KR0148404B1 - 부하로 동작하는 박막 트랜지스터를 가진 정적 램 - Google Patents

부하로 동작하는 박막 트랜지스터를 가진 정적 램

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KR0148404B1
KR0148404B1 KR1019940040789A KR19940040789A KR0148404B1 KR 0148404 B1 KR0148404 B1 KR 0148404B1 KR 1019940040789 A KR1019940040789 A KR 1019940040789A KR 19940040789 A KR19940040789 A KR 19940040789A KR 0148404 B1 KR0148404 B1 KR 0148404B1
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히데따까 나쯔메
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가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
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    • Y10S257/903—FET configuration adapted for use as static memory cell

Abstract

본 발명의 SRAM셀은 제1노드(N1)에 접속된 입력 및 제2노드(N2)에 접속된 출력을 가지는 두개의 교차 결합 인버터를 포함하는데, 각 인버터는 제1전도형의 부하 TFT(Qp1,Qp2)및 제2전도형의 구동 MOS트랜지스터(Qd1,Qd2)를 가지며, 각TFT의 드레인이 접속 플러그(21a,21b)를 통해 상기 제1및 제2노드중 대응하는 하나에 접속된다.

Description

부하로 동작하는 박막 트랜지스터를 가진 정적 램
제1도는 종래 SRAM셀을 시하는 등가 회로도.
제2도는 제1도의 SRAM셀을 도시하는 평면도.
제3도는 제2도의 SRAM셀의 횡단면도.
제4도는 제1도의 SRAM셀의 동작을 보여주는 그래프도.
제5도는 본 발명에 따른 SRAM셀의 일실시예를 도시하는 평면도.
제6도는 제5도의 SRAM셀의 횡단면도.
제7도는 제5도의 접속 플러그의 부분 절단 사시도.
제8도는 제5도의 SRAM셀의 등가 회로도.
제9a도는 내지 제 9e도는 제5도의 SRAM셀의 제조 공정을 설명하기 위한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
7c : 제1전도층 7d : 제2전도층
10e : 제1불순물 영역 10f : 제2불순물 영역
21a : 제1접속 플러그 21b : 제2접속 플러그
Qp1: 제1부하 박막 트랜지스터 Qp2: 제2부하 박막 트랜지스터
Qd1: 제1구동 MOS 트랜지스터 Qd2: 제2구동 MOS 트랜지스터
[발명분야]
본 발명은 부하로서 동작하는 박막 트랜지스터를 가진 정적 램(SRAM)에 관한것이다.
[관련기술의 설명]
일반적으로, SRAM셀은 두개의 교차 결합된 인버터로 형성된 플립플롭과, 플립플롭의 노드와 데이타 라인 사이에 접속된 전달 게이트로 구성된다. 도한, 특히 4메가 비트 SRAM디바이스등에 있어, 각각의 인버터는 P채널 부하 트랜지스터와 N채널 MOS 구동 트랜지스터로 구성된다.
또한,종래 기술에 있어, 셀 사이즈를 줄이기 위해 부하 트랜지스터는 P채널 TFT로 구성되며, 구동 트랜지스터는 N채널 MOS(벌크)트랜지스터로 구성된다(1991년 IEEE IEDM Techical Digest pp.481-484에서 H.Ohkubo et al., 16 Mbit SRAM Cell Technologies for 2.0V Operation.을 참조). 이에 대해서는 이후 보다 상세히 설명하기로 한다.
상기한 종래 방법에 있어, 부하 TFT의 P+형 불순물 확산 드레인 영역과 구동 MOS트랜지스터의 N+형 불순물 확산 드레인 영역은 고온의 가열처리에 의해 재배열된다. 따라서, 부하 TFT의 드레인과 플립플롭의 노드 사이에는 PN접합 다이오드가 형성된다. 이것은 전압 마진을 감소시키며 그결과, 셀 동작의 안정화를 저감하고 데이타 보존 특성을 저하시킨다.
[발명의 요약]
본 발명의 목적은 셀 동작이 안정되고 데이타 보존 특성이 개선된 부하로 동작하는 TFT를 가진 SRAM셀을 제공하는 것이다.
본 발명에 따르면, 제1노드에 연결된 입력과 제2노드에 연결된 출력을 가진 두개의 교차 결합된 인버터를 포함한 SRAM에 있어, 각가의 인버터는 제1전도성 부하 TFT와 제2전도성 구동 MOS트랜스터를 가지며, 각각의 부하 TFT의 드레인은 접속 플러그를 통해 제1 및 제2노드중 해당하는 하나에 접속된다. 접속 플러그가 형성된 다음, 고온의 가열 처리는 행해지지 않는다. 따라서 부하 TFT의 드레인과 노드 사이에는 PN접합 다이오드가 생성되지 않는다.
[양호한 실시예의 설명]
양호한 실시예까 설명되기 전 제1도 내지 제4도를 참조하여 종래 SRAM셀에 대해서 설명하기도 한다.
제1도는 종래 SRAM셀을 도시한 등가 회로도이며, 두 워드 라인(WL1 및 WL2)과, 두 상보형 데이타 라인(DL1 및 DL2)사이의 교차점에 하나의 메모리 셀이 제공된다. 이러한 메모리 셀은 두개의 교차 결합 인버터로 형성된 플립플롬과, 플립플롬과 데이타 라인(DL1 및 DL2)사이에 접속된 N채널 전달 MOS트랜지스터(Qt2및 Qt2)로 구성된다. 전달 트랜지스터(Qt2및Qt2)는 각각 워드 라인(WL1및 WL2)에서의 전압으로 제어된다.
각각의 인버터는 전원 라인(Vcc)과 접지 라인(Vss)사이의 P채널 부하 TFT(QP1(QP2))과 NCOSJF 구동 벌크 MOS트랜지스터(Qd1및 Qd2)를 포함한다.
다이오드 D1과 D2에대해서는 나중에 설명하기로 한다.
워드 라인(WL및 WL2)에서의 전압이 하이 상태일 때 전달 트랜지스터(Qt2및 Qt2)를 턴온시켜 데이타 라인(DL1과 DL2)을 부터의 데이타는 플립플롭의 노드(N1 과 N2)에 기록되거나, 데이타는 노드(N1 및 N2)에서 데이타 라인(DL1 및 DL2)으로 판독된다.
제1도의 SRAM셀의 구조에 대해서는 제2도의 라인 III-III을 따라 절단된 단면도인 제2도와 제3도를 참조하여 설명하기로 한다.
참조 부호(1)는 P형 웰(2)이 형성되는 N형 단결정 실리콘 기판을 나타낸다. 참조부호(3)는 필드 실리콘 산화물층을, (4)는 상기필드 실리콘 산화물층(3)아래의 기판(1)내의 채널스토퍼(정지부)를 나타낸다.
전달 트랜지스터(Qt1및 Qt2)와 구동 트랜지스터(Qd1및 Qd2)는 상기 필드 실리콘 산화물층(3)으로 에워 싸여진 P웰(2)의 액티브 영역(5a, 5b)내에 형성된다. 또한 트랜지스터 (Qt1및 Qt2 ,Qd1및 Qd2)는 게이트 실리콘 산화물층(6)에서 각각 게이트 전극(7a,7b,7c,7d)을 가지며, 각 전극은 제1다결정 실리콘 층으로 구성된다.
게이트 전극(7d)은 콘택홀(31a)을 통해 엑티브 영역(5a)에 접속된다. 이 경우, 열확산 공정을 이용하여 콘택홀(31a)바로 아래의 엑티브 영역(5a)내에 N형 불순물 영역(32a)이 형성된다. 유사하게, 게이트 전극(7c)은 콘택홀(31b)을 통해 엑티브 영역(5b)에 접속된다. 이 경우, 열확산 공정을 이용하여 콘택홀(31b)바로 아래의 엑티브영역(5b)내에 N형 불순물 영역(32b)(도시하지 않음)이 형성된다.
게이트 전극(7a,7b,7c,7d)의 마스크로 제조되는 N-형 불순물 확산 영역(8)에 엑티브 영역(5a,5b)이 제공된다. 또한, N-형 불순물 확산 영역(8)의 측면에는 게이트 전극(7a,7b,7c,7d)의 마스크와 전극들의 측벽 실리콘 산화물층(9)과 함께 N+형 불순물 확산 영역(10a,10b,10c,10d,10e,10f)이 제공된다. 이 경우 고온의 가열 처리가 행해진다. 따라서, 고농도의 도핑된 들인(LDD)구조의 MOS트랜지스터가 형성된다. N+형 불순물 확산영역(10e, 10f)은 제1도의 노드(N1 및 N2)에 각각 대응한다.
(32a)와 같은 불순물 확산 영역은 (10d)와 같은 N+형 불순물 확산 영역에 접속된다. 그러므로, 구동트랜지스터(Qd1)의 께이트 전극(7c)은 N+형 불순물 확산 영역(10f), 즉 노드(N2)에 접속되며, 구동 트랜지스터(Qd2)의 게이트 전극(7d)은 N+형 불순물 확산 영역(10e),즉 노드(N1)에 접속된다.
또한,참조 부호(11)는 접지 라인층(13)이 형성된 실리콘 산화물 패턴층을 나타낸다. 접지 라인층(13)을 제2다결정 실리콘 층으로 만들어 지며, 콘택홀(12a,12b) 에서 N+형 불순물 확산 영역(10c,10d)과 접속된다.
참조 부호(15a,15b)는 제3다결성 실리콘 층으로 제조되는 부하 TFT(QP1및 QP2)의 게이트 전극을 각각 나타낸다. 또한 참조 부호(17a,17b)는 부하 TFT(QP1및 QP2)의 소스/채널/드레인 영역을 나타내며,상기 영역은 제4다결성 실리콘 층에 의해 게이트 실리콘 산화물 층(16)에서 제조된다.부하 TFT(QP1)의 게이트 전극 (15a)은 콘택홀(33a)을 거쳐 구동 트랜지스터 (Qd1)의 게이트 전극(7c)에 접속된다.
또한,부하 TFT(QP2)의 게이트 전극(15b)은 콘택홀(33b)을 거쳐 구동 트랜지스터 (Qd2)의 게이트 전극 (7d)에 접속된다.
부하 TFT(QP1및 QP2)의 소스(42a,42b)와 드레인(43a,43b)를 형성하도록 (41 a,41b,41c)로 둘러 싸여진 소스/채널/드레인 영역(17a,17b) 의 소스/드레인 영역내로 P형 불순물이 도핑된다. 이경우, 고온의 가열 처리가 향해진다. P+형 소스(42a,42b)는 제1도의 전원 라인(Vcc) 으로서 기능을 한다.
부하 TFT(QP1)의 드레인 (43a)은 콘택홀(34a)을 거쳐 부하 TFT(QP2)의 게이트 전극(15b)에 접속되고,부하 TFT(QP2)의 드레인 (43b)은 콘택홀(34b)을 거쳐 부하 TFT(QP1)의 게이트 전극(15a)에 접속된다.
또한, 참조 부호(18)는 실리콘 산화물층을,(19)는 붕소 도핑된 인 규산염 유리(boron-doped phospho silicate glass : BPSG)층을 나타낸다. 이 경우, 고온 가열 작업이 수행되어 BPSG층(19)의 표면을 평탄화 한다. 또한,조합된 금속 접속층(24)과 알루미늄 합금층(25)은 데이타 라인(DL1,DL2)를 위한 스택화된층(26a,26b)를 형성한다. 스택화된층 (26a,26b) 는 콘택홀(23a,23b) 을 통해 N+형 불순물 확산 영역(10a,10b)에 각각 접속된다.
또한, 도면 부호(27)은 부동태화 층을 나타낸다.
그런, 제2도 및 제3도에 도시된 바와 같은 SRAM셀에서는, 제1도에 도시된 것과 같은 PN접합 다이오드(D1,D2)가 부하 TFT(QP1 ,QP2)과 노드(N1,N2)사이에서 생성된다. 즉,부하 TFT(QP1)의 드레인 (43a)이 P+형이고, 구동 트랜지스터(Qd2)의 게이트 전극 (7d)이 N+형이기 때문에, 드레인(43a)과 게이트전극(7d)내의 불순물들은 BPSG층의(19)을 평탄화하기 위한 고온 가열 공정에 의해 재배열되고,그 결과 PN접합 다이오드(D1)가 부하 TFT(QP1)의 드레인 (43a)과 노드(N1)사이, 즉, 드레인(43a), 콘택홀(34a), 제3다결정 층(15b), 콘택홀(33b)또는 게이트 전극(7d)내의 통로에서 생성된다. 이 PN접합 다이오드(D2)는 PN접합 다이오드(D1)와 동일한 방식으로 생성된다.
PN접합 다이오드(D1,D2)는 SRAM셀의 동작에 영향을 미친다. PN접합 다이오드(D1)가 제1도에 도시된 부하 TFT(QP1)의 드레인(A)과 노드(N1)사이에 접속되고, 따라서 PN접합 다이오드(D1)가 순방향으로 바이어스 되었다고 가정하자, 제4도에서 X1로 표시된 바와같이, PN접합 다이오드(D1)가 존재하지 않는다면, 약 500pA의 전류 IL이 이곳을 흐를때 부하 TFT(QP1)의 드레인과 노드(N1)간의 접압VA, 즉 PN접합 다이오드(D1)의 애노드와 캐소드간의 전압 VA는 거의 0이 된다. 이와달리 제4도에서 X2로 표시한 바와 같이 PN 접합 다이오드(D2)가 존재한다면, 전압 VA는 PN접합 다이오드(D2)의 상승 전압 VF가 되고, 그 결과, 노드(N1)에서의 전압이 부하 TFT(QP1)의 드레인(A)에 비해 VF만큼 감소된다.
이 경우, SRAM셀에 대한 라이트(write)동작은 워드라인(WL1,WL2)에서의 전압을 높게(high)하여 전달트랜지스터(Qt1및 Qt2)를 턴 온신킴으로서 수행된다. 예를들어, 데이타 하이 레벨(high level)이 데이타라인(DL1)으로부터 노드(N1)로 라이트 되고, 데이타 로우 레벨(low level) 이 데이타 라인(DL2)으로부터 노드(N2)로 라이트 된다. 그러나, 워드 라인(WL1,WL2)이 로우로 되어 전달트랜지스터(Qt1및 Qt2)가 턴 오프된 직후의 상태에서는, 노드(N1)에서의 데이타 하이 레벨이 Vcc레벨에 도달하지 못한다. 이 상태에서 전류는 부하 TFT(QP1)에서 노드(N1)로 공급되고, 어떤 한정된 시간이 경과된 다음 노드(N1)에서 데이타 하이 레벨이 Vcc 레벨에 도달할 수 있다.
그러나, PN접합 다이오드(D1)가 부하 트랜지스터(QP1)의 드레인(A)과 노드(N1)사이에 존재한다면, 노드(N1)에서의 데이타 하이 레벨은 상기 한정된 시간이 경과한 후에도 PN접합 다이오드(D1)의 전압 감소 때문에 Vcc레벨까지도 도달할 수 없다. 그러므로 PN접합 다이오드(D1)가 존재하지 않는 경우에 비해, 노드(N1)에서의 데이타 하이 레벨과 노드(N2)에서의 데이타 로우 레벨사이의 전압 마진이 더 작아지게 되고, 따라서 SRAM셀 동작의 안정화를 저하시킨다. 이는 또한, SRAM셀의 데이타 보존 특성(data retention characteristics)을 크게 저하시킨다.
특히 전원 공급 전압 Vcc까 예로서 2.0V로 낮을때, sram셀 동작의 안정화를 더욱 저하시키고, SRAM셀의 데이타 보존 특성을 더욱 저하시킨다.
제5도는 본 발명에 따른 SRAM셀의 일실시예를 나타내는 평면도이고, 제6도는 제5도의 VI-VI라인을 따라 절단한 횡단면도이다. 제5도 및 제6도에 도시된 바와 같이 콘택홀(20a,20b)에 접속플러그(21a,21b)가 각각 제공된다. 즉, 더 상세히 설명하자면, 제7도에 도시된 바와같이 전달 트랜지스터(Qt1)의 드레인과, 구동 트랜지스터(Qd1)의 드레인 및 노드(N1)을 위한 N+형 불순물 영역(10e)과, 구동 트랜지스터Qd2)의 게이트 전극(7d)과, 부하 TFT(QP1)의 게이트 전극(15a), 및 부하 TFT(QP1)의 게이트 전극(15b), 및 부하 TFT(QP2)의의 게이트 전극(15b), 및 부하 TFT(QP1)의 드레인(43a(17a))은 각각 접속 플러그(21a)에 의하여 서로 접속된다. 이와 유사하게, 전달 트랜지스터(Qt2)의 드레인과 구동 트랜지스터((Qd2)의 드레인 및 노드(N2)를 위한 N+형 불순물 영역(10f)과, 구동 트랜지스터(Qd1)의 게이트 전극(7c)과, 부하 (QP2)의 드레인(43b(17b))이 접속 플러그(21b)에 의해 서로 접속된다.
접속 플러그(21a,21b)가 존재하기 때문에, 제1도에 도시된 바와같은 PN접합 다이오드(D1,D2)는 부하 트랜지스터(QP1 ,QP2)의 드레인들 간에 나타나지 않으며, 따라서 제5도의 SRAM셀의 등가 회로는 제8도에 도시된다. 제5도 및 제6도의 SRAM셀 제조 공정은 제9a도 내지 제9e도를 참조로하여 이후 설명된다.
먼저, 제9a도에 있어서, ㎤ 당 약 1018내지 1019개의 붕소 농도와 약2내지 3чm의 두꼐를 갖는 P형 웰(p-type well)(2)은 N형 단결정 실리콘 기판 내에서 열확산 공정에 의해 형성된다. 이후, 400내지 500nm두께의 필드 실리콘 산화물 층(3)이 실리콘 국부 산화(local oxidation of silicon : LOCOS)공정의 사용에 의해 기판(1)을 열적으로 산화시킴으로써 성장한다. 이 경우, P형 채널 스토퍼(4)가 필드 실리콘 산화물 층(3) 바로 밑에 형성된다. 이후, ㎠당 1012개의 붕소 이온과 같은 불순물이 약 30KeV의 에너지로 주입되어 트랜지스터(Qt1, Qt2,Qd1,Qd2)의 임계 전압을 조정한다.
그후, 약10내지 15nm 두께의 게이트 실리콘 산화물층(6)이 기판(1)을 열적 산화시켜 성장된다. 게이트 실리콘 산화물 층(6)은 전달 트랜지스터(Qt1,Qt2)와 구동 트랜지스터(Qd1,Qd)의 게이트 절연층으로 기능한다.
그 다음 제9b도에서, 약 200nm두께의 제1다결정 실리콘 층은 저압 화학 반응 기상 증착(low press chemical vapor deposition : LPCVD)공정을 사용하여 증착되고, 인이온들과 같은 N형 불순물들이 열 확산 공정의 사용에 의해 이 실리콘 층에 도핑된다. 이후,이 제1다결정 실리콘 층은 포토리소그래피 공정과 드라이 에칭 공정의 사용에 의해 패턴화 되어, 트랜지스터(Qt1,Qt2, Qd1,Qd2)의 게이트 전극(7a, 7b, 7c)(제5도) 및 (7d)을 각각 형성한다. 이 경우, 게이트 전극(7a, 7b)은 각각 워드 라인(WL1 , WL2)로서 역할을 한다.
N형 불순물들의 제1다결정 실리콘 층으로의 주입은 이온 주입 공정 또는 도핑 공정에 의해 LPCVD공정과 동시에 수행 될 수 있다. 또한 텅스텐 또는 티타늄과 실리콘 및 다결정 실리콘과 같은 고온에서 용융되는 금속으로 만든 실리사이드로 형성된 폴리사이드 구조는 게이트 전극(7a, 7b, 7c, 7d)의 저항을 감소시키기 위하여 제1다결정 실리콘 층 대신 사용될 수 있다.
이후 ㎠당 1013개의 인 이온과 같은 N형 불순물들이 약 40KeV의 에너지로 게이트 전극(7a, 7b, 7c, 7d)의 마스크와 함께 주입되어, 기판(1)내에 N-형 불순물 확산 영역(8)을 형성한다.
이후에는, 약 150 내지 200nm 두께의 실리콘 산화물 층이 LPCVD 공정의 사용에 의해 증착되고, 이 층은 비등방성 드라이에칭 공정에 의해 패턴화되어 게이트 전극 (7a, 7b, 7c, 7d)의 양옆에서 측벽 실리콘 산화물 층(9)을 형성한다. 이후, ㎠당 약 1015개의 비소 이온들과 같은 N형 불순물들이 약 30KeV의 에너지로 게이트 전극(7a, 7b, 7c, 7d)와 이들의 측벽 실리콘 산화물 층(9)의 마스크와 함께 이온 주입되어, 기판(1)내에서 N+형 불순물 확산 영역(10a 내지 10f)을 형성한다.
이후, 800내지 900℃에서 약 10내지 15분 동안 고운 가열 작업이 수행되어, 불순물이 주입된 영역들을 어닐링 한다. 따라서, N-형 불순물 확산 영역(8)과 N+형 불순물 확산 영역(10a 내지 10f)들이 LDD구조의 MOS트랜지스터들을 생성한다.
이후 약100nm 두께의 실리콘 산화물 층(11)이 LPCVD공정에 의해 전체 표면위에 증착된다.
다음으로 제9c도에 있어서, 콘택홀(12a,12b)(제5도)이 포토리소그래피 공정과 드라이 애칭 공정에 의해 실리콘 산화물 층(11)내에서 관통된다.
이후 약100nm의 두께를 지닌 제2다결정 실리콘층(13)이 LPCVD공정에 의해 증착되고, ㎠당 약 1016개의 비소이온들과 같은 N형 불순물들이 약 20KeV의 에너지로 주입되어 제2다결저 실리콘 층의 저항을 감소시킨다. 이 제2다결정 실리콘 층은 포토리소그래피 공정과 드라이 애칭 공정에 의해 패턴화 되어, 접지 라인(Vass)를 형성한다. 이후, 구동트랜지스터(Qd1)의 N+형 불순물 확산 영역(10c)이 콘택홀(12a)을 통해 접지 라인(Vss)에 접속되고, 구동 트랜지스터(Qd2)의 N+형 불순물 확산 영역(10d)이 콘택홀(12b)를 통해 접지 라인(Vss)에 접속된다. 또한, 텅스텐 또는 티타늄 및 실리사이드와 같은 고융점 금속에 의해 형성된 폴리사이드 구조는 접지 라인(Vss)의 저항을 감소시키기 위하여 제2다결정 실리콘 층(13)대신에 사용될 수 있다.
이후 약 100nm두께의 실리콘 산화물 층(14)이 LPCVD공정에 의해 전체 표면상에 증착된다.
다음에 대략 100nm의 두께를 갖는 제3다결정 실리콘층은 LPCVD공정을 사용하므로서 증착되고, 대략 1015인(phosphorous)이온/㎠당 정도의 N타입 불순물이 대략 20KeV정도의 에너지로 상기 층으로 주입되어 그 층의 저항을 감소시킨다. 다음에, 상기 제3다결정 실리콘 층은 포토리스그래피 공정 및 드라이 에칭 공정을 사용함을써 패턴되어 상기 부하 TFT(QP1,QP2)의 게이트전극(15a,15b)을 형성한다. 이 경우, 상기 게이트 전극(15a,15b)은 N타입이다.
만약 대략1015붕소 이온/ ㎠의 P형 불순물이 상기 제3다결정 실리콘 층내에 주입된다면, 상기 게이트 전극(15a,15b)은 P형이 될 수 있다.
다음에, 상기TFT(QP1,QP2)은 게이트 절연층 기능을 하는 대략 20내지 30nm두께의 실리콘 산화물층(16)은 LPCVD긍정을 사용하므로서 전체 표면상에 증착된다.
다음에, 대략 50nm 두께의 비결정 실리콘 층은 SiH6의 소스 가스를 사용해 증착되고, 대략 600℃의 온도에서 3내지 12시간 동안 질소 분위기에서 어닐링되어 제4다결정 실리콘 층을 형성한다. 다음에, 대략1012인 이온/㎠의 N형 불순물이 상기 제4다결정 실리콘 층에 주입되어, 상기 부하 TFT(QP1,QP2)의 임계 전압을 조정한다. 다음에, 상기 제4다결정 실리콘 층은 포토리소그래피 공정 및 드라이 에칭 공정을 사용하므로서 패턴되어, 상기 부하 TFT(QP1,QP2)의 소스/채널/드레인 영역(17a,17b)을 형성한다. 이 경우, 상기 영역(17a,17b)은 전원 라인(Vcc)으로서 기능한다. 다음에, 제5도에서 41a,41b 및 41c로 도시된 포토 저항 패턴이 형성되고, 대략 1015BF2이온/㎠의 P형 불순물이 대략 40KeV의 에너지로 주입된다. 그 결과, 패턴(41a)에 의해 중첩되는 영역(17a)의 영역(42a)의 상기 부하 TFT(QP1)의 소스를 형성하고, 패턴(41c)에 의해 중첩되는 영역(17a)의 영역(43a)은 상기 부하 TFT(QP1)의 드레인을 형성한다. 비슷하게, 상기 패턴(41b)에 의해 중첩되는 영역(17b)의 영역(42b)은 상기 부하 TFT(QP2)의 소스를 형성하고, 패턴(41c)에 의해 중첩되는 영역(17b)의 영역(43b)은 상기 부하 TFT(QP1)의 드레인을 형성한다. 또한, 영역(42a,42b)은 전원 라인(Vcc)으로서 기능한다.
다음에, 제9d도를 참조하면, 대략 100nm 두께의 실리콘 산화물층(18)이 LPCVD공정에 의해 전체 표면상에 형성되고, 대략 300nm두께의 BPSG층(19)이 LPCVD공정에 의해 상기 전체 표면상에 형성된다. 다음에, 대략 800내지 900℃의 온도에서 대략 10내지 15분 동안 열을 가해서 상기 BPSG층(19)을 리플로우(reflow), 즉 상기 BPSG층(19)의 표면을 평탄하게 한다. 이러한 열을 가한 결과, 상기 영역(17a,17b)의 소스영역(42a,42b) 및 드레인 영역(43a,43b)은 또한 어닐링 된다.
상기 시리콘 산화물층(18)은 상기 BPSG층의 붕소 및 인과 같은 불순물이 상기 실리콘 산화물층(18)아래의 층내로 확산되는 것을 방해하는 불순물 확산 방해 층으로서 기능한다는 것을 주목해야 한다.
다음에,콘택홀(20a,20b)은 포토리소그래피 공정 및 드라이 에칭 공정에 의해 층(19, 18, 17a (17b), 16, 15a (15b), 14, 11 및 6)내에서 관통된다. 이 경우, 상기 드라이 에칭공정은 실리콘 산화물층 및 다결정 실리콘 층을 에칭한다.
다음에, 접속 플러그(21a,21b)가 형성된다. 즉, 텅스텐으로 이루어진 고온 융점 금속층은 LPCVD 공정에 의해 증착된다. 이 경우, 상기 텅스텐 층의 두께는 대략 상기 콘택홀(20a,20b)의 깊이와 동일하다. 다음에, 상기 텅스텐층은 비등방성 드라이 에칭 공정에 의해 다시 에칭되어 그 결과 상기 텅스텐 층은 단지 상기 콘택홀(20a,20b)내에만 남아 있다. 따라서, 상기 제1다결정 실리콘 층(7d), 상기 제3다결정 실리콘 층(15b) 및 상기 제4다결정 실리콘 층(17a)을 서로 전기적으로 접속하는 접속 플러그(21a)가 형성되고, 상기 제1다결정 실리콘 층(7c), 제3다결정 실리콘 층(15a) 및 제4실리콘 층(17b)을 서로 전기적으로 접속하는 접속 플러그(21b)가 형성된다. 더욱 상세히, 상기 접속 플러그(21a)는 전달 트랜지스터(Qt1)의 N+형 불순물 확산 영역, 구동 트랜지스터(Qd1)의 드레인 및 노드(N1)에 대한 N+형 불순물 확산 영역(10e), 상기 구동 트랜지스터(Qd2)의 게이트 전극(7d), 부하 TFT(QP2)의 게이트 전극(15b), 및 상기 부하TFT(QP1)의 드레인(43a)을 서로 접속한다. 유사하게 접속플러그(21b)는 전달 트랜지스터(Qt2)의 N+형 불순물 확산 영역, 구동 트랜지스터(Qd2)의 드레인 및 노드(N2)에 대한 N+형 불순물 확산 영역(10f), 상기 구동 트랜지스터(Qd2)의 게이트 전극(7c), 부하 TFT(QP1)의 게이트 전극(15a), 및 상기 부하TFT(QP2)의 드레인(43b)을 서로 접속한다.
다음에, 상기 접속 플러그(21a(21b))와 상기 다결정 실리콘 층(7d,15b 및 17a (7c, 15a 및 17b))사이의 콘택저항을 줄이기 위해, 600℃정도의 비교적 저온의 질소 분위기에서 열을 가한다. 이 경우, 상기 영역(10e(10f))에 포함된 N형 불순물, 상기 제1다결정 실리콘 층(7d(7c)), 제4다결정 실리콘 층(17a(17b))내에 포함된 N형 및 P형 불순물인 경우의 제3다결정 실리콘 층(15b(15a))과 P형 불순물인 경우의 제3다결정 실리콘 층(15b(15a))사이의 재배열은 거의 일어나지 않는다. 그 이유는 상기 열의 온도가 낮기 때문이다. 따라서, 상시 사이에서 PN접합 다이오드가 생성되지 않는다.
다음에, 제9e도를 참조하면, 대략 100nm두께의 실리콘 산화물층(22)이 LPCVD공정에 의해 형성되고, 콘택홀(23a,23b)(제5도 참조)은 포토리소그래피 공정 및 드라이 에칭 공정에 의해층(22,18,16,14 및 11)내에서 관통된다.다음에, 장벽 금속층(barrier matal layer)(24)및 알루미늄 합금층(25)이 형성된다. 이 경우, 상기 장벽 금속층(24)은 스퍼터링 공정에 의해 제조된 텅스텐으로 이루어진 대략 100내지 200nm두께의 고온 융점 금속층에 의해 형성된다. 상기 알루미늄 합금층(25)은 대략 500내지 800nm두께의 알루미늄에 부가되는 스퍼터링된 Cu 또는 Si로 이루어진다. 상기 장벽 금속층(24) 및 알루미늄 합금층(25)은 포토시소그래피 공정 및 드라이 에칭 공정에 의해 패턴되어, 데이타 라인 26a (DL1) 및 26b (DL2))을 형성한다.
최종적으로, 부동태화 층(27)이 전체 표면상에 형성되어 제5도 및 제6도의 SRAM셀을 완성한다.
따라서, 상술의 실시예에서, 상기 N+형 불순물(10e(10f))및 제1다결정 실리콘 층(7d(7c))은 상기 접속 플러그(21a(21b))의 기저부에 접속되고, 상기 제3다결정 실리콘 층(15b(15a))과 상기 다결정 실리콘 층(17a(17b))은 상기 접속 플러그(21a(21b))의 측면부에 접속된다. 따라서, 상기 N+형 불순물 영역(10e(10f))과 상기 다결정 실리콘 층(7d(7c)), (15b(15a)) , 및 (17a(17b))은 상기 접속 플러그(21a(21b))에 의해 서로 전기적으로 접속된다.
또한, 상기 접속 플러그(21a(21b))는 상기 BPSG층(19)의 표면을 평탄하게 하기 위한 고온 열처리 후에 형성되기 때문에, 상기 N형 불순물(7d, 7c, 10e, 10f)과 상기 P형 불순물(17a,17b)사이의 재배열은 거의 일어나지 않으며, 그결과, 제1도의 PN접합 다이오드(D1,D2)는 나타나지 않는다. 따라서, 제1도의 PN접합 다이오드(D1,D2)에 의한 상기 SRAM의 역효과가 제거되고, 그 결과 상기 SRAM셀의 동작을 안정화시키겨 우수한 데이타 보존 특성을 나타낸다.
또한, 종래 기술의 SRAM셀의 콘택홀(31a, 31b, 33a, 33b, 34a, 및 34b)을 관통시키는 공정은 상기 접속 플러그(21a,21b)를 형성하는 공정에 의해 감소되고, 따라서 제조 단가를 현저히 감소시킬 수 있다.
상술의 실시예에서, 비록 상기 제4다결정 실리콘 층(17a,17b)이 제3다결정 실리콘 층(15a,15b)상에 위치한다 할지라도, 상기 제3다결정 실리콘 층은 상기 제4다결정 실리콘 층상에 위치될 수 있다. 즉, 상기 부하 TFT(QP1 ,QP2)의 소스, 채널 및 드레인과 상기 전원 라인(Vcc)은 제3다결정 실로콘 층(15a(15b))내에 형성될 수 있고, 상기 부하 TFT(QP1 ,QP2)의 게이트 전극은 상기 제4다결정 실리콘 층(17a(17b))내에 형성될 수 있다.
본 발명에 따라 상술된 바와같이, SRAM셀에서 RN접합 다이오드가 제거되기 때문에, 상기 SRAM셀의 동작이 안정화될수 있고, SRAM셀의 데이타 보존 특성이 향상되며, 또한 제조단가를 현저히 줄일 수 있다.

Claims (10)

  1. 정적 램(RAM)장치로서, 제1및 제2전원라인(Vcc,Vss); 제1및 제2노드(N1,N2); 상기 제1전원 라인과 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1); 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2); 상기 제1노드와 제2전원 라인 사이에 접속된 제1구동 MOS트랜지스터((Qd1); 상기 제2노드와 제2전원 라인 사이에 접속된 제2구동 MOS트랜지스터((Qd2); 상기 제1부하 박막 트랜지스터의 드레인과 제1노드 사이에 접속된 제1접속 풀러그(21a); 및 상기 제2부하 박막 트랜지스터의 드레인과 제2노드 사이에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  2. 제1항에 있어서, 상기 제1및 제2접속 플러그는 각기 제1 및 제2교차 접속 라인으로서 가능하며; 상기 제1교차 접속 라인은 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이에 접속되며; 상기 제2교차 접속 라인은 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 제1구동 MOS트랜지스터의 게이트 사이에 접속되는 것을 특징으로 하는 정적 램 장치.
  3. 정적 램 장치로서, 제1 및 제2전원 라인(VCc,Vss), 제1 및 제2노드(N1,N2),상기 제1전원 라인과 상기 제1전원 라인과 상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1), 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2), 상기 제1노드와 상기 전원 라인 사이에 접속된 제1구동 MOS트랜지스터((Qd1),상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터((Qd2), 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속라인 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며,각기 제1 및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1및 제2불순물 영역(10e,10f); 상기 반도체 기판위에 형성되며, 상기 제1 및 제2박막 트랜지스터의 소스/채널/드레인 영역으로서 각각 기능하는 제1 및 제2전도층(17a,17b); 상기 제1전도층과 제1노드 사이에 접속된 제1접속 플러그(21a); 및 상기 제2전도층과 제2노드 사이에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  4. 제3항에 있어서, 상기 제1및 제2접속 플러그는 제1 및 제2교차 접속 라인으로 각각 기능하는 것을 특징으로 하는 정적 램 장치.
  5. 정적 램 장치로서,제1및 제2전원 라인(VCc,Vss), 제1및 제2노드(N1,N2),상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1), 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2), 상기 제1노드와 상기 전원 라인 사이에 접속된 제1구동 MOS트랜지스터((Qd1),상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터((Qd2), 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속라인 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며,각기 제1 및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1및 제2불순물 영역(10e,10f); 상기 반도체 기판위에 형성되며, 상기 제1및 제2구동 MOS트랜지스터의 게이트 전극으로서 각각 기능하는 제1및 제2전도층(7c,7d); 상기 제1및 제2전도층 위에 형성되며, 상기 제1 및 제2박막 트랜지스터의 소스/채널/드레인 영역으로서 각각 기능하는 제3및 제4전도층(17a,17b); 상기 제1불순물 영역과 제1및 제3전도층에 접속된 제1접속 플러그(21a); 및 상기 제2불순물 영역과 제2및 제4전도층에 접속된 제2플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  6. 제5항에 있어서, 상기 제1및 제2접속 플러그는 각기 제1 및 제2교차 접속 라인으로서 기능하는 것을 특징으로 하는 정적 램 장치.
  7. 정적 램 장치로서,제1및 제2전원 라인(VCc,Vss),제1및 제2노드(N1,N2),상기 제1전원 라인과 상기 제1노드 사이에 접속된 제1부하 박막 트랜지스터(Qp1), 상기 제1전원 라인과 제2노드 사이에 접속된 제2부하 박막 트랜지스터(Qp2), 상기 제1노드와 상기 전원 라인 사이에 접속된 제1구동 MOS트랜지스터((Qd1),상기 제2노드와 상기 전원 라인 사이에 접속된 제2구동 MOS트랜지스터((Qd2), 상기 제1노드와 상기 제2부하 박막 트랜지스터 및 제2구동 MOS트랜지스터의 게이트 사이의 제1교차 접속라인, 및 상기 제2노드와 상기 제1부하 박막 트랜지스터 및 상기 제1구동 MOS트랜지스터의 게이트 사이의 제2교차 접속 라인을 포함하는 정적 램 장치에 있어서, 제1전도형의 반도체 기판(2); 상기 반도체 기판내에 형성되며,각기 제1 및 제2노드로서 기능하는 제1전도형과 반대의 제2전도형을 갖는 제1및 제2불순물 영역(10e,10f); 상기 반도체 기판위에 형성되며, 상기 제1및 제2구동 MOS트랜지스터의 게이트 전극으로서 각각 기능하는 제1및 제2전도층(7c,7d); 상기 제1및 제2전도층 위에 형성되며, 상기 제1 및 제2박막 트랜지스터의 게이트 전극으로서 각각 기능하는 제3 및 제4전도층(15a,15b); 상기 제1 및 제2전도층 위에 형성되며, 상기 제1및 제2 박막 소스/채널/드레인 영역으로서 각각 기능하는 제5 및 제6전도층(17a),17b); 및 상기 제1불순물 영역,상기 제1,제4 및 제5전도층에 접속된 제1접속 플러그(21a); 상기 제2불순물 영역,상기 제2,제3 및 제6전도층에 접속된 제2접속 플러그(21b)를 포함하는 것을 특징으로 하는 정적 램 장치.
  8. 제7항에 있어서,상기 제3및 제4전도층은 상기 제5 및 제6전도층 아래에 있는 것을 특징으로 하는 정적 램 장치.
  9. 제7항에 있어서, 상기 제3및 제4전도층은 제5 및 제6전도층 위에 있는 것을 특징으로 하는 정적 램 장치.
  10. 제7항에 있어서, 상기 제1및 제2접속 플러그는 각각 제1 및 제2교차 접속 라인으로서 기능하는 것을 특징으로 하는 정적 램 장치.
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