JP3583153B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、例えばスタティックメモリのメモリセル等に利用される薄膜トランジスタ等のトランジスタに関し、特に薄膜多結晶シリコン等をチャネル部に有するトランジスタの特性改善のための技術及びその製造方法に関するものである。
【０００２】
【従来の技術】
薄膜多結晶シリコントランジスタ（以下、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴという）を含む従来の半導体装置について説明する。現在、高集積化が進むＳＲＡＭにおいて、小面積で低待機時電流（または低スタンバイ電流という）を実現するために、ＮチャネルＭＯＳトランジスタ上にＰチャネルＭＯＳ薄膜多結晶シリコントランジスタ（以下、ＰＭＯＳ−ＴＦＴという）を積み重ねたメモリセル（以下、完全ＣＭＯＳ型メモリセルという）等が要求されている。例えば、ＴＦＴを用いたＣＭＯＳ型低消費ＳＲＡＭのスタンバイ電流Ｉｓｂは、ＴＦＴのオフ電流Ｉｏｆｆ によって決定される。１ＭビットＳＲＡＭを例にとればＩｓｂ＝Ｉｏｆｆ ×１０６ であり、４ＭビットＳＲＡＭではＩｓｂ＝Ｉｏｆｆ ×４×１０６ である。このようにスタンバイ電流Ｉｓｂは、ＴＦＴのオフ電流をメモリセルの個数倍した値になる。そのためＴＦＴ１個１個のオフ電流Ｉｏｆｆ を低減することにより、ＳＲＡＭ全体のスタンバイ電流Ｉｓｂを大きく削減することができる。
【０００３】
このＴＦＴのオフ電流の発生原因は、ドレインとチャネル間の空乏層内での発生電流と考えられている。この発生電流は、多結晶シリコンの粒界や結晶粒内の欠陥にあるトラップ準位に起因する。従って、多結晶シリコンを使ったＴＦＴのオフ電流を減らす一つの方法は、このトラップ準位を形成するダングリングボンドを水素等によって終端することである。それによって、バンドギャップ中のトラップ準位が減少し、トラップを介して発生電流、つまりＴＦＴのオフ電流を減らすことができる。水素化の方法としては、アルミ配線を形成した後に、プラズマ窒化膜を堆積する方法が一般的であるが、水素イオンを注入する方法や、水素プラズマ中でアニールする方法でも水素化の効果を得ることができる。ここでプラズマ窒化膜とは、プラズマＣＶＤ法により形成された窒化膜である。
【０００４】
また、同時にサブミクロンデバイスにおいては、絶対段差が高くなることが予想でき、コンタクト孔のアスペクト比が高くなるため、プラグ技術が必須となってきている。従って、層間膜の平坦化が必要となり、平坦化のため酸化膜のウエットリフローを用いる場合、ＯＨ基ストッパーとしてシリコン窒化膜が設けられる。この様なプラグ技術を必須とする大容量のＳＲＡＭのメモリセルの構造について述べる。
【０００５】
ＴＦＴを含む従来の半導体装置について図５を用いて説明する。図５は、ＴＦＴを含むＳＲＡＭの構造の一部を示した断面図である。図において、１は単結晶シリコン基板、２は多結晶シリコンで形成したメモリセルの負荷として用いられるＴＦＴのゲート電極、２ａは多結晶シリコンで形成したメモリセルの負荷として用いられるもう一方のＴＦＴのゲート電極、３は薄膜多結晶シリコンで形成したＴＦＴのソース・ドレイン領域、４は薄膜多結晶シリコンで形成されたＴＦＴのチャネル、５はＣＶＤ法で形成したゲート酸化膜、６はシリコン窒化膜、７はアルミ層間酸化膜である。
【０００６】
この半導体装置を製造するには、単結晶シリコン１の上にＮチャネルＭＯＳ−ＦＥＴ等を形成したのち、層間絶縁膜を介してＴＦＴのゲート電極２及びもう一方のＴＦＴのゲート電極２ａを多結晶シリコンで形成する。
【０００７】
次に、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によってゲート酸化膜用のシリコン酸化膜５を例えば４０ｎｍ堆積し、続いて、能動体として働く第２層多結晶シリコン３，４を例えば３０ｎｍ堆積する。
【０００８】
この状態で、フォトリソグラフィ法によってチャネルとなるべき領域４にレジストを残してソース・ドレイン用のイオン注入を行う。その後、熱処理を施すことによってイオン種を活性化し、ソース・ドレイン領域３を形成してＴＦＴを構成する。
【０００９】
更に、層間絶縁膜を堆積したのち、ＯＨ基ストッパー用のシリコン窒化膜６を例えば１００ｎｍ堆積する。その上に不純物が添加された酸化膜７を堆積したのち、ウエット雰囲気中で熱処理することで表面を平坦化させる。
【００１０】
その後、図には示されていないが、平坦化した酸化膜７及びシリコン窒化膜６を開口する工程とプラグを埋め込む工程が上層に形成されるアルミ配線との接続のために行われる。
【００１１】
次に、図６及び図７を用いて、従来の半導体装置の水素の拡散について説明する。図６は、従来の半導体装置のＴＦＴ周辺の断面図である。図６及び図７において、３１は基板、３２は酸化膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、３７はコンタクトホール、４１はチタンナイトライド、４２はタングステンプラグ、４３はアルミ配線、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された層間膜（平坦膜）である。プラズマ窒化膜５４を堆積する時に、プラズマ窒化膜中の水素が図６中の拡散経路５０を通って薄膜トランジスタに達し、ＴＦＴを水素化するので、オフ電流の小さいＴＦＴを作ることができるのである。
【００１２】
アルミ配線の断線防止に下層膜の平坦化が重要であるが、平坦化の方法として、ボロンやリン等を多く含む酸化膜を約１μｍ堆積し、約７００℃から１０００℃で水蒸気中で熱処理を加えてリフローさせるウエットリフローは、酸素Ｏ２ や窒素Ｎ２ 雰囲気中での熱処理に比べてリフロー効果が大きい。しかし、ＴＦＴを用いたＳＲＡＭの層間膜平坦化にこのウエットリフロー法を適用する場合、ウエットリフロー時の雰囲気中に含まれるＯＨ基がＴＦＴを酸化して、そのチャネル領域が消滅してしまうという問題がある。そこで、ＯＨ基を通さない窒化膜（層間窒化膜３６）を、ボロン、リン等を多く含む酸化膜とＴＦＴとの間にはさみ、ＴＦＴの酸化を防いでいる。この層間窒化膜３６は温度約７８０℃で減圧ＣＶＤ法（以下、ＬＰＣＶＤ法という）によって形成する。ＬＰＣＶＤ法による窒化膜は、水素を含まず、また膜質が緻密なため水素の拡散係数も極めて小さい。プラズマ窒化膜は、逆に水素を多く含み後の熱処理で水素を放出する。
【００１３】
ところが、ここで層間窒化膜３６を用いたことにより、新しい問題が生じてくる。層間窒化膜３６は、ＯＨ基を通さないだけでなく、プラズマ窒化膜４４中の水素の拡散も妨げるため、ＴＦＴに対する水素化の効果を著しく減少させ、そのためＴＦＴのチャネル部のダングリングボンドを終結することができず、オフ電流を増加させてしまうという問題を引き起こす。水素は、約２００オングストロームの層間窒化膜でさえほとんど透過しないことが我々の鋭意研究の結果わかっている。水素は、図７のコンタクトホール３７を開口する時に同時に開けられた層間窒化膜３６の穴からしか（図７中の経路５０）ＴＦＴに達することができない。
【００１４】
【発明が解決しようとする課題】
ＴＦＴのチャネル部及びソース・ドレイン領域に用いられている薄膜多結晶シリコンは、多数のダングリングボンドを含んでいる。このダングリングボンドを終結させることによって、ＴＦＴの特性のうちオフ電流特性並びにオン電流特性が改善されることが知られている。ダングリングボンドを終結させる方法として、アルミ配線工程が終了したのち、パッシベーション膜に用いられるプラズマ窒化膜中に十数パーセント程度含まれる水素を拡散させてその終結を行うことがある。
【００１５】
しかし、従来の半導体記憶装置は以上のように構成されているので、負荷として用いられるＰＭＯＳ─ＴＦＴの上層にシリコン窒化膜が堆積される構造となる。そして、構造が緻密なシリコン窒化膜が水素の拡散を妨害し、ＴＦＴのチャネル部に水素が到達することを妨げる。このため、ＴＦＴのダングリングボンドを水素により終結することができず、ＴＦＴの特性を向上させることができないという問題点があった。
【００１６】
この発明は上記のような問題点を解消するためになされたもので、ウエットリフローによって層間膜を平坦化する際、多結晶半導体を用いたＴＦＴのチャネル部をＯＨ基等による酸化で消滅させることなく、水素拡散等のＴＦＴのダングリングボンド終結に必要な物質の拡散をはかることにより、ＴＦＴの特性を向上することを目的としており、さらにそのようなＴＦＴの製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板の上方に形成され、水素により終結されるダングリングボンドを持つ多結晶半導体薄膜を用いたトランジスタと、前記トランジスタの上方で前記トランジスタのソース・ドレイン領域を露出させる開口を有し、ＬＰＣＶＤ法で形成されてＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記第１のシリコン窒化膜の上方にプラズマＣＶＤ法で形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００１８】
請求項２に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、前記トランジスタの上方にＯＨ基の拡散を抑制できる第１のシリコン窒化膜をＬＰＣＶＤ法で形成する工程と、前記トランジスタの上方で前記第１のシリコン窒化膜に前記トランジスタのソース・ドレイン領域を露出させる開口を形成する工程と、前記第１のシリコン窒化膜の上方に、水素を含む第２のシリコン窒化膜をプラズマＣＶＤ法で形成する工程と、前記第２のシリコン窒化膜から前記開口を通って水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００１９】
請求項３に係る半導体装置は、いずれも半導体基板の上方に形成された、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極と、前記一のトランジスタ及び前記ゲート電極の上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記第１のシリコン窒化膜に形成され、前記一のトランジスタのソース・ドレイン領域及び前記ゲート電極の上方で、前記ソース・ドレイン領域及び前記ゲート電極を露出させる開口と、前記開口内に配設され、前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続されるプラグと、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続される配線と、前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００２０】
請求項４に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極とを形成する工程と、前記一のトランジスタ及び前記ゲート電極の上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記ゲート電極及び前記一のトランジスタのソース・ドレイン領域の上方で、前記ゲート電極及び前記ソース・ドレイン領域を露出させる開口を前記第１のシリコン窒化膜に形成する工程と、前記開口内に、前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００２１】
請求項５に係る半導体装置は、半導体基板の上方に形成された、多結晶半導体薄膜を用いたトランジスタと、前記トランジスタの上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記トランジスタのソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成され、前記ソース・ドレイン領域を露出させる開口と、前記開口内に配設され、前記ソース・ドレイン領域と電気的に接続されるプラグと、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線と、前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００２２】
請求項６に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、前記トランジスタの上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記トランジスタの上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記トランジスタのソース・ドレイン領域を露出させる開口を前記ソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成する工程と、前記開口内に、前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００３２】
【作用】
請求項１に係る半導体装置及び請求項２に係る半導体装置の製造方法においては、多結晶半導体薄膜を用いたトランジスタの上方に形成された第２のシリコン窒化膜から水素を前記トランジスタのチャネル部に導入するため、第１のシリコン窒化膜を開口したことを特徴としているので、トランジスタの持っているダングリングボンドを終結するための物質を開口部を通してトランジスタのチャネル部へ導入することができ、トランジスタが有しているダングリングボンドを容易に終結させることができる。
【００３６】
請求項３，５に係る半導体装置、及び請求項４，６に係る半導体装置の製造方法では、半導体装置を得るのに簡単な工程で済み、かつ面積を増加させない。
【００４７】
【実施例】
以下、この発明の第１実施例について図１を用いて説明する。図１はこの発明によるＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１は単結晶シリコン基板、２は多結晶シリコンで形成したメモリセルの負荷を構成するＴＦＴのゲート電極、２ａはメモリセルの負荷を構成するもう一方のＴＦＴのゲート電極であり多結晶シリコンで形成され、３は薄膜多結晶シリコンで形成したＴＦＴのソース・ドレイン領域、４は薄膜多結晶シリコンで形成されたＴＦＴのチャネル、５はＣＶＤ法で形成したゲート酸化膜、６はシリコン窒化膜、７はアルミ層間酸化膜、８はアルミ層間酸化膜７及びシリコン窒化膜６の開口部のホールである。
【００４８】
以下、製造工程について説明する。単結晶シリコン１の上にＮチャネルＭＯＳＦＥＴ等を形成したのち、層間絶縁膜を介してＴＦＴのゲート電極２及びもう一方のＴＦＴのゲート電極２ａを多結晶シリコンで形成する。
【００４９】
次に、減圧ＣＶＤ（Ｃｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によってゲート酸化膜用のシリコン酸化膜５を例えば４０ｎｍ堆積し、続いて、能動体として働く第２層多結晶シリコン３，４を例えば３０ｎｍ堆積する。
【００５０】
この状態で、フォトリソグラフィ法によってチャネルとなるべき領域４にレジストを残してソース・ドレイン用のイオン注入を行う。その後、熱処理を施すことによってイオン種を活性化し、ソース・ドレイン領域３を形成してＴＦＴを構成する。
【００５１】
更に、層間絶縁膜を堆積したのち、ＯＨ基ストッパー用のシリコン窒化膜６を例えばＬＰＣＶＤ法で１００ｎｍ堆積する。その上に不純物が添加された酸化膜７を堆積したのち、ウエット雰囲気中で熱処理することで表面を平坦化させる。
【００５２】
ここで、ゲート電極２ａと薄膜多結晶シリコン３のコンタクト部上層のシリコン窒化膜６及び酸化膜７を開口し、ＯＨ基ストッパー用のシリコン窒化膜６にホール８を開ける。一般的に、ホール８を開口する位置はＴＦＴのチャネ部４に水素を導入することが可能なＴＦＴの近傍で、かつ下地及び上層に悪影響を及ぼさない所である。ＴＦＴのチャネル部４に水素を導入することを考慮すれば、シリコン窒化膜６はチャネル部４の真上で開口することが望ましい。しかし、エッチングによりシリコン窒化膜６を開口する際、エッチングの深さを制御することが難しく、ＴＦＴのチャネル部４を損傷する可能性が大きいため、ゲート電極２ａと薄膜多結晶シリコン３の上部のシリコン窒化膜６を開口するのが望ましい。こうすることにより、ゲート電極２ａと薄膜多結晶シリコン３をエッチングのストッパーとして働かせることもでき、装置の製造が容易になる。
【００５３】
その後、図には示されていないが、平坦化した酸化膜７及びシリコン窒化膜６を開口する工程とプラグを埋め込む工程が合わせて平坦化のため、あるいは上層に形成されるアルミ配線との接続のために行われる。この時、ホール８にはタングステンプラグが形成される。最後に、これらの上にパッシベーション膜が例えばプラズマ窒化膜で形成される。そして、パッシベーション膜を形成するとき、基板温度は３５０℃程度になっており、この熱によりパッシベーション膜に含まれる水素が拡散し、ホール８を通り、ホール８に形成されたタングステンプラグの界面をつたい、ＴＦＴのチャネル部４及びソース・ドレイン領域３に達する。そして、このことにより、ＴＦＴのチャネル部４及びソース・ドレイン領域３に含まれるダングリングボンドを終結して、ＴＦＴの特性を向上することができる。
【００５４】
上記実施例では、ホール８を開口したのち、タングステンプラグを埋め込んだが、ホール８を開口したのち平坦化のためにホール８に酸化膜を埋め込んでもよい。
【００５５】
次に、図２を用いて第２実施例について説明する。図２はこの発明によるＳＲＡＭのメモリセルの一部分を示す断面図である。図２において、９は金属プラグ、１０はシリコン窒化膜６、アルミ層間酸化膜７及び薄膜多結晶シリコン３の開口したホール、その他の図１と同一符号は図１と同一内容を示す。図１に示した第１実施例と図２に示した第２実施例が異なる点は、以下のとおりである。
【００５６】
まず、図１における半導体装置は、フォトリソグラフィ法を用いてコンタクトパターンを形成した後、ゲート電極２ａとソース・ドレイン領域３との間のゲート酸化膜５をエッチングによって開口してコンタクトを取っていた。
【００５７】
それと比べ、図２における半導体装置は、ゲート電極２ａとソース・ドレイン領域３との間にコンタクトを形成する工程を削除して、アルミ層間酸化膜７を形成したのち（図２（ａ））、ホール１０を形成して金属プラグ９を埋め込み、ゲート電極２ａとソース・ドレイン領域３とのコンタクトを取っている（図２（ｂ））。
【００５８】
以上のように、第２実施例によれば、シリコン窒化膜６の開口とゲート電極２ａとソース・ドレイン領域３との接続を同時に行うことができる。
【００５９】
なお、第２実施例においても、第１実施例と同様に、シリコン窒化膜６の開口部であるホール１０を用いてＴＦＴのチャネル部４及びソース・ドレイン領域３のダングリングボンドを終結でき、ＴＦＴの特性を向上することができる。
【００６０】
また、第２実施例では、ホール１０に埋め込むプラグ材料として金属を用いたが、オーミック接続ができる材料ならば、不純物を添加した多結晶シリコンなど他の材料でもよく、上記実施例と同様の効果を奏する。
【００６１】
次に、第１参考例について図３を用いて説明する。図３は第１参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１１は第１層アルミ配線、１２は単結晶シリコン基板１に形成された素子と第１層アルミ配線１１との接続を取るための金属プラグ、１３は金属プラグ、１４は第１層アルミ配線と第２層アルミ配線との間に形成された層間絶縁膜、１５は層間絶縁膜１４の上に形成された第２層アルミパッド、１６はプラズマシリコン窒化膜、１８は層間絶縁膜１４に設けられたダミーのスルーホールであり、その他の図２と同一符号のものは図２と同一内容を示す。
【００６２】
このように、配線が多層化されるにしたがって、ＴＦＴのチャネル部等とパッシベーション膜であるプラズマシリコン窒化膜１６との距離が遠くなり、プラズマシリコン窒化膜１６からの水素の拡散が困難になる。そこで、ダミーのスルーホールを設け、そこから水素を拡散することによって容易に薄膜多結晶シリコンの持つダングリングボンドを終結することができる。
【００６３】
以下、製造工程について説明する。図２（ｂ）に示した工程が終了したのち、層間膜７をさらに形成して金属プラグ９の上部を覆う。次に、アルミコンタクト部をフォトリソグラフィ法と異方性エッチングによって開口し、金属プラグ１２を埋め込む。その後、第１層アルミ配線１１をパターニングして形成する。
【００６４】
次に、第１層アルミ配線と第２層アルミ配線の間に層間絶縁膜１４を堆積する。その後、層間絶縁膜１４にダミーのスルーホール１８を形成し、そのスルーホール１８に金属プラグ１３を埋め込む。次に、スルーホール１８を第２層アルミパッドを用いてキャップする。このスルーホール１８より水素が拡散されるので、ＴＦＴのチャネル部４に効率よく水素が到達し、ダングリングボンドを終結することができる。なお、このスルーホール１８は第２層アルミ配線の阻害にならないように設けることが必要である。
【００６５】
上記構成では、第１層アルミ配線と第２層アルミ配線との間に形成されたスルーホール１８を金属プラグ１３を用いて埋めたが、金属プラグ１３を用いず、第２層アルミパッド１５のみでスルーホール１８を埋めてもよい。
【００６６】
次に、第２参考例について図４を用いて説明する。図４は第２参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１７は第２層アルミ配線であり、図３と同一符号は同一内容を示す。図３に示した半導体記憶装置においては、ダミーのスルーホール１８を金属プラグ１２の真上に取ることを特徴としたが、この参考例に示す半導体記憶装置は薄膜多結晶シリコンで形成されたＴＦＴのソース・ドレイン領域３と多結晶シリコンで形成されたゲート電極２ａを接続するために形成された金属プラグ９の上に形成する。このスルーホール１８より水素が拡散されるので、ＴＦＴのチャネル部４に効率よく水素が到達し、ダングリングボンドを終結することができる。なお、このスルーホール１８は第２層アルミ配線の阻害にならないように設けることが必要である。
【００６７】
また、上記第２参考例では、スルーホール１８内に何も埋め込まない例をあげたが、酸化膜以外の別の材料を埋め込んでもよく、例えば、第２層アルミ配線を阻害しないように金属プラグを埋め込んでもよい。
【００６８】
また、第１、第２実施例及び第１、第２参考例では、ダングリングボンドを終結する物質として水素を用いたが、ダングリングボンドを終結できる物質であれば、他の物質であっても良く、上記参考例と同様の効果を奏する。
【００６９】
次に、この発明の第３参考例を図について説明する。図８乃至図１５はこの発明の第３参考例をプロセスフローに従って示した断面図である。図において３１は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、３７はコンタクトホール、３８ａ，３８ｂはウエットエッチングによって窒化膜が取り除かれた部分、３９はＣＶＤ法により形成した酸化膜、４０ａ，４０ｂはドライエッチングで取り除かれる酸化膜、４１はチタンナイトライド、４２はタングステンプラグ、４３はアルミ配線、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された層間膜である。
【００７０】
図８は、基板３１上の酸化膜３２中にゲート３３、ソース３４、ドレイン３５を有するＴＦＴを形成し、下から酸化膜３２、層間窒化膜３６、ボロン、リン等を多く含む酸化膜をウエットリフロー法によって平坦化した酸化膜５４の順に形成した状態を示す図である。
【００７１】
図９は、通常の写真製版法とエッチング法により、コンタクトホール３７を開けた状態を示す図である。
【００７２】
ここで、熱燐酸（温度約１７０℃）に約５時間浸す。図１０は、熱燐酸により横方向に層間窒化膜３６だけが２μｍ程度エッチングされた状態である。この層間窒化膜３６の取り除かれた部分３８ａ，３８ｂを通ってより多くのプラズマ窒化膜中の水素が薄膜トランジスタまで達することになるのである。
【００７３】
ＴＦＴのオフ電流Ｉｏｆｆ は数１に示すように、ドレイン注入端部にかかる電界Ｅとそこに含まれるポリシリコンのダングリングボンドの数Ｎによって決まる。
【００７４】
【数１】
【００７５】
そのため、ドレイン端部のダングリングボンドを十分に終端すれば、層間窒化膜がなく水素化が充分になされた従来の半導体装置のＴＦＴ（図６）と、ほとんど同じレベルまでオフ電流を減らすことができる。熱燐酸によって層間窒化膜３６をウエットエッチングする量は、コンタクトホール３７とＴＦＴのドレイン注入端５８の間の距離と同程度かあるいはそれより長く設定すれば良い。
【００７６】
図１１は、熱燐酸で一部の窒化膜を取り除いた後にＣＶＤ法によって酸化膜３９を堆積したところを示す図である。ＣＶＤ法による酸化膜３９は、カバレッジが良いため３８ａ，３８ｂのような隙間部分にも堆積し、その隙間を埋め込んでしまうことができる。この工程は、後でチタンをスパッタする時に窒化膜を取り除いた部分３８ａ，３８ｂでのチタンの密着性を上げるため必要な工程である。従って、層間窒化膜３６が薄く、チタンの密着性に問題がない場合には、図１１、図１２の工程は省くことができる。
【００７７】
図１２は、酸化膜ドライエッチによりコンタクトホール３７になる部分４０ｂを開口する工程を示す図である。酸化膜３９の変わりに、他のカバレッジの良い膜を用いても良い。たとえば、ＣＶＤ法により形成するポリシリコンを用いることができる。この場合ポリシリコンは導電性がであるので、コンタクトホール３７になる部分４０ｂを開口することなくコンタクトを取ることができ、そのコンタクト抵抗はＣＶＤ法による酸化膜３９を用いた場合に比べて小さくすることができる。ただし、埋め込みに導電膜を用いた場合には、図１２における埋め込みに用いた膜の一部分４０ａで、アルミ配線がショートしないようにしなければならない。そのためには、予め、この部分４０ａを取り除くか、アルミ配線のパターニングと同時にこの部分４０ａも切り落とす等のプロセスを追加すれば良い。
【００７８】
図１３は、チタンをスパッタし、窒素雰囲気でアニールして、チタンナイトライド４１を形成したところを示す図である。
【００７９】
図１４は、タングステンプラグ４２を形成したところを示す図である。
【００８０】
図１５は、アルミ配線４３を形成し、プラズマ窒化膜４４を堆積したところである。図７に示した従来の半導体装置に比べて、より多くのプラズマ窒化膜４４中の水素が拡散層経路５０を通って拡散し、ＴＦＴを水素化するため、オフ電流の小さいＴＦＴを形成することができる。また、プラズマ窒化膜４４を堆積する代わりにプラズマ水素雰囲気中に浸すことによっても同様の効果が得られる。チタンナイトライド４１やタングステンプラグ４２はなくてもよく、上記参考例と同様の効果が得られる。
【００８１】
次に、第４参考例を図について説明する。図１６、図１７は第４参考例による半導体装置をプロセスフローに従って示した断面図である。図において３１は基板、３２は酸化膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４４はプラズマ窒化膜、４８はシリコン注入によるポーラスな窒化膜、４９はシリコン注入、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された平坦膜である。
【００８２】
図１６は、ウエットリフローによって膜５４の平坦化が終了し、シリコン注入４９している状態を示す図である。シリコン注入は、層間窒化膜３６中のシリコンの割合を増すことにより格子間隔を拡げ、層間窒化膜３６をポーラスするため行うので、層間窒化膜３６の深さに注入ピークがくるようにする。たとえば深さ４０００オングストロームの位置に層間窒化膜３６がある場合には、２００ｋｅＶ程度のエネルギーで注入する。注入量は、１０１５／ｃｍ２ 以上に設定する。このシリコン注入の目的は、水素の膜中での拡散係数を増やして上から下へ透過しやすいよう層間窒化膜３６をポーラスにするため行うものであり、その目的が達成できるものであれば酸素イオンやその他のイオンを注入しても良い。
【００８３】
図１７は、プラズマ窒化膜４４を堆積したところを示す図である。簡単のためコンタクトホール、アルミ配線、タングステンプラグ等は省いてある。層間窒化膜４８をシリコン注入によってポーラスな状態なので、プラズマ窒化膜４８中では水素が透過しやすく、水素が拡散経路５０を通ってＴＦＴに達し、ＴＦＴが水素化されるため、オフ電流の少ないＴＦＴを作ることができる。
【００８４】
第３、第４参考例では、層間窒化膜３６を用い平坦化を行った後、ウエットエッチング、シリコン注入で、プラズマ窒化膜からの水素の拡散経路５０を確保した。次に述べる第５、第６参考例は、層間窒化膜３６以外の膜を用いて平坦化時のＯＨ基をストップするところに特徴がある。
【００８５】
次に、この発明の第５参考例を図について説明する。図１８は第５参考例による半導体装置の製造工程の一つを示す断面図である。図１８において３１は基板、３２ａ，３２ｂは絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、４６はＯＨ基、５４はウエットリフローにより平坦化される平坦膜、５５はＮ型不純物が多く注入された領域、５６はＰ型不純物が多く含まれた領域、５７は領域５５と領域５６の電荷によって形成された電界である。
【００８６】
図１８は、ＴＦＴゲート３３、ソース３４、ドレイン３５を形成した後、層間窒化膜３２ａを約３０００オングストローム堆積し、その表面にボロンを注入してＰ型不純物の多い領域５６を形成する。この注入はＴＦＴに届かないように注入する必要がある。次に、層間窒化膜３２ｂを１０００オングストローム堆積し、その表面にリンを注入してＮ型不純物の多い領域５５を形成する。この二つの層に含まれる不純物によって２層の間には電界５７が生まれる。この電界によってウエットリフロー時にＯＨ基が薄膜トランジスタに達するのを防ぐのである。
【００８７】
２層５５，５６を平行平板コンデンサと考えると、その電極間に捕らえることができるＯＨ基のエネルギーと等しい加速電圧Ｖ（Ｖ）は、数２で表される。
【００８８】
【数２】
【００８９】
ただし、ｑは電荷素量（Ｃ）、Ｎは不純物の注入量（／ｃｍ２ ）、Ｃはコンデンサの容量（Ｆ）で、ある。
【００９０】
【数３】
【００９１】
ここでＫ０ は酸化膜の比誘電率、ε０ は真空の誘電率（Ｆ／ｃｍ）、ｄ（ｃｍ）は層５５と層５６の間の距離である。２層５５，５６への不純物の注入量を共に６×１０１４ ／ｃｍ２ にすると、数２、数３から、約１ｋｅＶのエネルギーを持ったＯＨ基をこの膜中で減速させて捕らえることができる。２層の注入量を合わせておけば、電界５７を層５５，５６の間にだけ形成することができ、他へ電界が漏れてＴＦＴの動作に影響を与えることがない。
【００９２】
以上のように結果としてＴＦＴを酸化することなく層間の平坦化をすることができる。つまり、この上に平坦化のためにボロンとリンを多く含む酸化膜２４を堆積してウエットリフローを行えば、ウエットリフロー時の雰囲気中に含まれるＯＨ基は経路４６を通って酸化膜５４を平坦化し、層５５，５６で形成される領域に達し、そこでエネルギーを失い、ＴＦＴの領域には侵入しない。ここではこの二つの不純物を含む層５５，５６は注入によって形成しているが、予め不純物を含んだ酸化膜を堆積しても良い。また、不純物を含んだポリシリコンを堆積しても良いが、コンタクトホールを開けた時にショートしないように側壁を酸化することや他から絶縁することにより電荷を蓄積しておくことが必要である。
【００９３】
そして、層間窒化膜を使わないので、コンタクトホール、タングステンプラグ、アルミ配線を形成した後、プラズマ窒化膜の堆積中に、プラズマ窒化膜中の水素によって薄膜トランジスタを水素化することができる。ＯＨ基とは逆に、水素イオンＨ＋ は電界５７によって加速される方向にあるため、水素化の効果は得られることになる。
【００９４】
つまり、この構造を用いれば、ＴＦＴの水素化の効果を減じることなく、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【００９５】
この発明の第５参考例は、層間窒化膜の代わりに別の膜を用いて、ＴＦＴの水素化の効果を減じることなく、ウエットリフローによって平坦化することを実現していた。次に挙げる第６，第７参考例では、層間窒化膜の水素を通さない性質を利用して、予め層間窒化膜の下に水素を介在させておくものである。
【００９６】
次に、第６参考例を図について説明する。図１９は第６参考例による半導体装置の製造工程の一つを示す断面図である。図１９において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４７は水素注入である。
【００９７】
図１９は、ＴＦＴを形成後、酸化膜３２、層間窒化膜３６の順に堆積したところである。ここ層間窒化膜３６の下のＴＦＴ中に水素注入（注入量１０１６／ｃｍ２ ）をして、ＴＦＴを水素化する。
【００９８】
この後、ボロン、リンを多く含む酸化膜を堆積し、ウエットリフローによって平坦化する。通常ダングリングボンドのターミネーターとしての水素は、８００℃から９００℃の熱処理を加えると、外へ拡散してその働きをなくしてしまう。しかし、層間窒化膜３６には水素の拡散を抑制する効果があるため、ウエットリフロー（８００℃から９００℃の熱処理）中に、ポリシリコンの外へ拡散した水素は、層間窒化膜３６の外へは拡散しない。そして、アルミ配線を形成した後の熱処理（約４００℃）に於いて、再びＴＦＴのポリシリコンチャネル中に拡散し、水素化することになる（再水素化）。なお、この構造における層間窒化膜３６に対する要求は、第３，第４参考例とは逆に水素を透さないことであるため、数１０００オングストローム程度に厚く堆積することが望ましい。
【００９９】
この構造を用いれば、再水素化によりＴＦＴの水素化の効果を得ることができ、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【０１００】
次に、第７参考例を図について説明する。図２０は第７参考例による半導体装置の製造工程の一つを示す断面図である。図２０において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路である。
【０１０１】
図２０は、ＴＦＴ（ゲート３３，ソース３４，ドレイン３５）形成した後、プラズマ窒化膜４４を約５０００オングストローム堆積し、次に層間窒化膜３６を１０００オングストローム堆積したところを示す図である。プラズマ窒化膜４４の堆積中にＴＦＴの水素化が行われる。拡散経路５０に示すように、プラズマ窒化膜４４とＴＦＴの間に水素を遮るものが何もないので、ＴＦＴは充分に水素化される。
【０１０２】
この後、ボロン、リンを多く含む酸化膜を堆積し、ウエットリフローによって平坦化する。層間窒化膜３６には水素の拡散を抑制する効果があるため、ウエットリフロー（８００℃から９００℃の熱処理）中に、ポリシリコンの外へ拡散した水素は、層間窒化膜３６の外へは拡散しない。そして、アルミ配線を形成した後の熱処理（約４００℃）に於いて、再びＴＦＴのポリシリコンチャネル中に拡散し、水素化することになる（再水素化）。
【０１０３】
第６参考例同様、この構造を用いれば、再水素化によりＴＦＴの水素化の効果を得ることができ、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【０１０４】
以上の第３参考例乃至第７参考例は、ウエットリフロー時にＴＦＴが酸化されないことを第１に考えた上で、平坦化と水素化を行うという発明であった。次に挙げる第８参考例は、ウエットリフロー時にＴＦＴが酸化されるのを見込んで予め厚く形成しておくことに特徴がある。
【０１０５】
以下、この発明による第８参考例を図について説明する。図２１，図２２は、第８参考例による半導体装置の製造工程の一つを示す断面図である。図において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、４６はＯＨ基、５１は予めチャネルポリシリコンを厚く形成したポリシリコン厚膜、５２はウエットリフローにより酸化され、薄膜化されたポリシリコン薄膜、５３は段差の多い層間膜、５４はウエットリフローにより平坦化された層間膜である。
【０１０６】
図２１は、予めポリシリコン５１を厚く（４００オングストローム）堆積したＴＦＴを形成した後、ボロン、リンを多く含む酸化膜５３を堆積しウエットリフロー法によって平坦化していることろを示す図である。この構造は、ＴＦＴの上に層間窒化膜を持たないので、ＯＨ基によってＴＦＴが酸化される。その分薄膜化トランジスタのチャネルを厚く形成しておく。
【０１０７】
図２３は、形成直後膜厚４００オングストロームのポリシリコン上に、ボロン、リンを多く含む酸化膜を１００００オングストローム堆積して８２０℃でウエットリフローした場合の、残ったポリシリコンの膜厚とウエットリフロー時間の関係を示す図である。我々の鋭意研究の結果、１時間以内の時間領域では、ポリシリコンの膜厚はほとんどリニアに減少し、そのウエハ面内のポリシリコン膜の均一性は非常に高く±５％以下であることが確かめられている。図２３によると、６０分の８２０℃ウエットリフローによって、膜厚４００オングストロームのポリシリコンは約１５０オングストロームに膜減りすることが解る。
【０１０８】
図２２は、８２０℃６０分のウエットリフロー処理を行って層間膜５３が平坦化されて層間膜５４となり、ポリシリコン５１が薄膜化されてポリシリコン５２が形成されたところである。先に述べたように、このＴＦＴのポリシリコン５２の膜厚は約１５０オングストロームになっている。この構造では層間窒化膜を使わないため、プラズマ窒化膜の堆積中にプラズマ窒化膜中の水素が自由にＴＦＴ中に拡散することができ、ＴＦＴのオフ電流を小さくすることができる。また、ウエットリフローによるポリシリコンの酸化のウエハ面内における均一性が非常によい場合は、初めに堆積するチャネル部にポリシリコンを薄く（例えば３５０オングストローム）設定しておけばさらに薄膜化（約１００オングストローム）することができ、ＴＦＴのオフ電流をさらに小さくすることができる。
【０１０９】
ウエットリフローによる酸化は、ポリシリコンの表面でのみ起こるが、プラズマ窒化膜からの水素はポリシリコン膜中をある程度拡散してくれる。次の第９参考例はこの違いを利用したものである。図２４はＴＦＴの断面図であり、図２５は図２４のＡ−Ａ′における断面図である。ポリシリコン５９の上に層間窒化膜３６が同じパターンで重なっている構造になっている。この構造を実現する製造法を次に説明する。
【０１１０】
図２６は、基板上に酸化膜３２を形成し、ゲート電極３３を形成し、ゲート絶縁膜６０とチャネル部にポリシリコン５９を堆積した工程を示す図である。ここまでは、従来と同じである。
【０１１１】
次にＬＰＣＶＤ法によって、層間窒化膜３６を堆積する（図２７）。
【０１１２】
次に所望のチャネルパターンと同じレジストパターン６１を写真製版技術で形成する（図２８）。
【０１１３】
次にエッチング法によって、層間窒化膜３６とポリシリコン５９をパターン化する（図２９）ただし、チャネルを構成するポリシリコン５９が後のリフローで酸化されてなくなるほどの厚さ以下であれば、ここでポリシリコン５９をパターン化してなくても、リフロー時に層間窒化膜３６のパターンと同じようにポリシリコン５９が酸化されずに残る。
【０１１４】
次にリンやボロンを含んだシリコン酸化膜５３をＣＶＤ法で堆積し、水蒸気４６を含んだ雰囲気でリフロー熱処理を施して、シリコン酸化膜５３を平坦化する（図３０）。
【０１１５】
最後にプラズマＣＶＤ法でプラズマ窒化膜４４を堆積する（図３１）。
【０１１６】
図３０において、層間窒化膜３６が全面にないためチャネル部にポリシリコン５９のパターン端が酸化されて少し細るが、０．０１〜０．０５μｍ程度でありチャネル幅０．５〜０．１０μｍに比べると十分小さい。また、プラズマ窒化膜４４からの水素は、堆積中やその後のシンタ（４５０℃程度）において１．０μｍ以上拡散するため、層間窒化膜３６があっても図２８に示すようにチャネル部のポリシリコン５９の側面から拡散することにより問題なくチャネル部のポリシリコン５９全体に拡散してトラップ準位を減少せしめる。
【０１１７】
従って、この方法によれば、後工程での水素のポリシリコン中への拡散を妨げることなく、ウエットリフローによるチャネル部のポリシリコン５９の酸化による膜減りや消失を防止することができる。
【０１１８】
【発明の効果】
以上のように、請求項１に記載の半導体装置または請求項２に記載の半導体装置の製造方法によれば、チャネル部に多結晶半導体薄膜を用いたトランジスタの上方に形成された第２のシリコン窒化膜から水素を前記トランジスタのチャネル部に導入するため、第１のシリコン窒化膜を開口したことを特徴としているので、トランジスタの持っているダングリングボンドを終結するための物質をトランジスタのチャネル部へ導入でき、トランジスタの特性を向上することができるという効果がある。
【０１２２】
請求項３，５に記載の半導体装置あるいは請求項４，６に記載の半導体装置の製造方法によれば、面積を増加させずに、簡単な工程でトランジスタのチャネルに、水素を導入することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施例によるＳＲＡＭのメモリセルの一部分を示す断面図である。
【図２】この発明の第２実施例によるＳＲＡＭのメモリセルの一部分を示す断面図である。
【図３】この発明の第１参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。
【図４】この発明の第２参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。
【図５】従来のＳＲＡＭのメモリセルの一部分を示す断面図である。
【図６】ウエットリフローを用いない従来の半導体装置の薄膜トランジスタ周辺の断面図である。
【図７】ウエットリフローを用いた従来の半導体装置の薄膜トランジスタ周辺の断面図である。
【図８】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図９】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１０】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１１】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１２】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１３】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１４】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１５】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１６】この発明の第４参考例による半導体装置の製造工程を示した断面図である。
【図１７】この発明の第４参考例による半導体装置の製造工程を示した断面図である。
【図１８】この発明の第５参考例による半導体装置の製造工程の断面図である。
【図１９】この発明の第６参考例による半導体装置の製造工程の断面図である。
【図２０】この発明の第７参考例による半導体装置の製造工程の断面図である。
【図２１】この発明の第８参考例による半導体装置の製造工程の断面図である。
【図２２】この発明の第８参考例による半導体装置の製造工程の断面図である。
【図２３】ポリシリコンの膜厚とウエットリフロー時間の関係を示す図である。
【図２４】この発明の第９参考例における薄膜トランジスタの平面図である。
【図２５】図２４のＡ−Ａ′における断面図である。
【図２６】この発明の第９参考例における製造工程の断面図である。
【図２７】この発明の第９参考例における製造工程の断面図である。
【図２８】この発明の第９参考例における製造工程の断面図である。
【図２９】この発明の第９参考例における製造工程の断面図である。
【図３０】この発明の第９参考例における製造工程の断面図である。
【図３１】この発明の第９参考例における製造工程の断面図である。
【符号の説明】
１ 単結晶シリコン基板
２ ゲート電極
２ａ ゲート電極
３ ソース・ドレイン領域
４ チャネル部
５ ゲート酸化膜
６ シリコン窒化膜
７，１４ 層間酸化膜
８，１０，１８ スルーホール
９，１１，１３ 金属プラグ
１２ 第１層アルミ配線
１５ 第２層アルミパッド
１７ 第２層アルミ配線
３１ 基板
３２ 酸化膜
３３ ゲート
３４ ソース
３５ ドレイン
３６ 層間窒化膜
３７ コンタクトホール
３９ 酸化膜
４１ チタンナイトライド
４２ タングステンプラグ
４３ アルミ配線
４４ プラズマ窒化膜
４５ イオン交換膜
４８ 層間窒化膜
５０ 水素の拡散経路
５１ ポリシリコン
５２ ポリシリコン
５５ Ｎ型不純物が多く注入された領域
５６ Ｐ型不純物が多く注入された領域
５９ ポリシリコン
６０ ゲート絶縁膜
【産業上の利用分野】
この発明は、例えばスタティックメモリのメモリセル等に利用される薄膜トランジスタ等のトランジスタに関し、特に薄膜多結晶シリコン等をチャネル部に有するトランジスタの特性改善のための技術及びその製造方法に関するものである。
【０００２】
【従来の技術】
薄膜多結晶シリコントランジスタ（以下、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴという）を含む従来の半導体装置について説明する。現在、高集積化が進むＳＲＡＭにおいて、小面積で低待機時電流（または低スタンバイ電流という）を実現するために、ＮチャネルＭＯＳトランジスタ上にＰチャネルＭＯＳ薄膜多結晶シリコントランジスタ（以下、ＰＭＯＳ−ＴＦＴという）を積み重ねたメモリセル（以下、完全ＣＭＯＳ型メモリセルという）等が要求されている。例えば、ＴＦＴを用いたＣＭＯＳ型低消費ＳＲＡＭのスタンバイ電流Ｉｓｂは、ＴＦＴのオフ電流Ｉｏｆｆ によって決定される。１ＭビットＳＲＡＭを例にとればＩｓｂ＝Ｉｏｆｆ ×１０６ であり、４ＭビットＳＲＡＭではＩｓｂ＝Ｉｏｆｆ ×４×１０６ である。このようにスタンバイ電流Ｉｓｂは、ＴＦＴのオフ電流をメモリセルの個数倍した値になる。そのためＴＦＴ１個１個のオフ電流Ｉｏｆｆ を低減することにより、ＳＲＡＭ全体のスタンバイ電流Ｉｓｂを大きく削減することができる。
【０００３】
このＴＦＴのオフ電流の発生原因は、ドレインとチャネル間の空乏層内での発生電流と考えられている。この発生電流は、多結晶シリコンの粒界や結晶粒内の欠陥にあるトラップ準位に起因する。従って、多結晶シリコンを使ったＴＦＴのオフ電流を減らす一つの方法は、このトラップ準位を形成するダングリングボンドを水素等によって終端することである。それによって、バンドギャップ中のトラップ準位が減少し、トラップを介して発生電流、つまりＴＦＴのオフ電流を減らすことができる。水素化の方法としては、アルミ配線を形成した後に、プラズマ窒化膜を堆積する方法が一般的であるが、水素イオンを注入する方法や、水素プラズマ中でアニールする方法でも水素化の効果を得ることができる。ここでプラズマ窒化膜とは、プラズマＣＶＤ法により形成された窒化膜である。
【０００４】
また、同時にサブミクロンデバイスにおいては、絶対段差が高くなることが予想でき、コンタクト孔のアスペクト比が高くなるため、プラグ技術が必須となってきている。従って、層間膜の平坦化が必要となり、平坦化のため酸化膜のウエットリフローを用いる場合、ＯＨ基ストッパーとしてシリコン窒化膜が設けられる。この様なプラグ技術を必須とする大容量のＳＲＡＭのメモリセルの構造について述べる。
【０００５】
ＴＦＴを含む従来の半導体装置について図５を用いて説明する。図５は、ＴＦＴを含むＳＲＡＭの構造の一部を示した断面図である。図において、１は単結晶シリコン基板、２は多結晶シリコンで形成したメモリセルの負荷として用いられるＴＦＴのゲート電極、２ａは多結晶シリコンで形成したメモリセルの負荷として用いられるもう一方のＴＦＴのゲート電極、３は薄膜多結晶シリコンで形成したＴＦＴのソース・ドレイン領域、４は薄膜多結晶シリコンで形成されたＴＦＴのチャネル、５はＣＶＤ法で形成したゲート酸化膜、６はシリコン窒化膜、７はアルミ層間酸化膜である。
【０００６】
この半導体装置を製造するには、単結晶シリコン１の上にＮチャネルＭＯＳ−ＦＥＴ等を形成したのち、層間絶縁膜を介してＴＦＴのゲート電極２及びもう一方のＴＦＴのゲート電極２ａを多結晶シリコンで形成する。
【０００７】
次に、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によってゲート酸化膜用のシリコン酸化膜５を例えば４０ｎｍ堆積し、続いて、能動体として働く第２層多結晶シリコン３，４を例えば３０ｎｍ堆積する。
【０００８】
この状態で、フォトリソグラフィ法によってチャネルとなるべき領域４にレジストを残してソース・ドレイン用のイオン注入を行う。その後、熱処理を施すことによってイオン種を活性化し、ソース・ドレイン領域３を形成してＴＦＴを構成する。
【０００９】
更に、層間絶縁膜を堆積したのち、ＯＨ基ストッパー用のシリコン窒化膜６を例えば１００ｎｍ堆積する。その上に不純物が添加された酸化膜７を堆積したのち、ウエット雰囲気中で熱処理することで表面を平坦化させる。
【００１０】
その後、図には示されていないが、平坦化した酸化膜７及びシリコン窒化膜６を開口する工程とプラグを埋め込む工程が上層に形成されるアルミ配線との接続のために行われる。
【００１１】
次に、図６及び図７を用いて、従来の半導体装置の水素の拡散について説明する。図６は、従来の半導体装置のＴＦＴ周辺の断面図である。図６及び図７において、３１は基板、３２は酸化膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、３７はコンタクトホール、４１はチタンナイトライド、４２はタングステンプラグ、４３はアルミ配線、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された層間膜（平坦膜）である。プラズマ窒化膜５４を堆積する時に、プラズマ窒化膜中の水素が図６中の拡散経路５０を通って薄膜トランジスタに達し、ＴＦＴを水素化するので、オフ電流の小さいＴＦＴを作ることができるのである。
【００１２】
アルミ配線の断線防止に下層膜の平坦化が重要であるが、平坦化の方法として、ボロンやリン等を多く含む酸化膜を約１μｍ堆積し、約７００℃から１０００℃で水蒸気中で熱処理を加えてリフローさせるウエットリフローは、酸素Ｏ２ や窒素Ｎ２ 雰囲気中での熱処理に比べてリフロー効果が大きい。しかし、ＴＦＴを用いたＳＲＡＭの層間膜平坦化にこのウエットリフロー法を適用する場合、ウエットリフロー時の雰囲気中に含まれるＯＨ基がＴＦＴを酸化して、そのチャネル領域が消滅してしまうという問題がある。そこで、ＯＨ基を通さない窒化膜（層間窒化膜３６）を、ボロン、リン等を多く含む酸化膜とＴＦＴとの間にはさみ、ＴＦＴの酸化を防いでいる。この層間窒化膜３６は温度約７８０℃で減圧ＣＶＤ法（以下、ＬＰＣＶＤ法という）によって形成する。ＬＰＣＶＤ法による窒化膜は、水素を含まず、また膜質が緻密なため水素の拡散係数も極めて小さい。プラズマ窒化膜は、逆に水素を多く含み後の熱処理で水素を放出する。
【００１３】
ところが、ここで層間窒化膜３６を用いたことにより、新しい問題が生じてくる。層間窒化膜３６は、ＯＨ基を通さないだけでなく、プラズマ窒化膜４４中の水素の拡散も妨げるため、ＴＦＴに対する水素化の効果を著しく減少させ、そのためＴＦＴのチャネル部のダングリングボンドを終結することができず、オフ電流を増加させてしまうという問題を引き起こす。水素は、約２００オングストロームの層間窒化膜でさえほとんど透過しないことが我々の鋭意研究の結果わかっている。水素は、図７のコンタクトホール３７を開口する時に同時に開けられた層間窒化膜３６の穴からしか（図７中の経路５０）ＴＦＴに達することができない。
【００１４】
【発明が解決しようとする課題】
ＴＦＴのチャネル部及びソース・ドレイン領域に用いられている薄膜多結晶シリコンは、多数のダングリングボンドを含んでいる。このダングリングボンドを終結させることによって、ＴＦＴの特性のうちオフ電流特性並びにオン電流特性が改善されることが知られている。ダングリングボンドを終結させる方法として、アルミ配線工程が終了したのち、パッシベーション膜に用いられるプラズマ窒化膜中に十数パーセント程度含まれる水素を拡散させてその終結を行うことがある。
【００１５】
しかし、従来の半導体記憶装置は以上のように構成されているので、負荷として用いられるＰＭＯＳ─ＴＦＴの上層にシリコン窒化膜が堆積される構造となる。そして、構造が緻密なシリコン窒化膜が水素の拡散を妨害し、ＴＦＴのチャネル部に水素が到達することを妨げる。このため、ＴＦＴのダングリングボンドを水素により終結することができず、ＴＦＴの特性を向上させることができないという問題点があった。
【００１６】
この発明は上記のような問題点を解消するためになされたもので、ウエットリフローによって層間膜を平坦化する際、多結晶半導体を用いたＴＦＴのチャネル部をＯＨ基等による酸化で消滅させることなく、水素拡散等のＴＦＴのダングリングボンド終結に必要な物質の拡散をはかることにより、ＴＦＴの特性を向上することを目的としており、さらにそのようなＴＦＴの製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板の上方に形成され、水素により終結されるダングリングボンドを持つ多結晶半導体薄膜を用いたトランジスタと、前記トランジスタの上方で前記トランジスタのソース・ドレイン領域を露出させる開口を有し、ＬＰＣＶＤ法で形成されてＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記第１のシリコン窒化膜の上方にプラズマＣＶＤ法で形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００１８】
請求項２に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、前記トランジスタの上方にＯＨ基の拡散を抑制できる第１のシリコン窒化膜をＬＰＣＶＤ法で形成する工程と、前記トランジスタの上方で前記第１のシリコン窒化膜に前記トランジスタのソース・ドレイン領域を露出させる開口を形成する工程と、前記第１のシリコン窒化膜の上方に、水素を含む第２のシリコン窒化膜をプラズマＣＶＤ法で形成する工程と、前記第２のシリコン窒化膜から前記開口を通って水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００１９】
請求項３に係る半導体装置は、いずれも半導体基板の上方に形成された、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極と、前記一のトランジスタ及び前記ゲート電極の上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記第１のシリコン窒化膜に形成され、前記一のトランジスタのソース・ドレイン領域及び前記ゲート電極の上方で、前記ソース・ドレイン領域及び前記ゲート電極を露出させる開口と、前記開口内に配設され、前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続されるプラグと、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続される配線と、前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００２０】
請求項４に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極とを形成する工程と、前記一のトランジスタ及び前記ゲート電極の上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記ゲート電極及び前記一のトランジスタのソース・ドレイン領域の上方で、前記ゲート電極及び前記ソース・ドレイン領域を露出させる開口を前記第１のシリコン窒化膜に形成する工程と、前記開口内に、前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００２１】
請求項５に係る半導体装置は、半導体基板の上方に形成された、多結晶半導体薄膜を用いたトランジスタと、前記トランジスタの上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、前記トランジスタのソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成され、前記ソース・ドレイン領域を露出させる開口と、前記開口内に配設され、前記ソース・ドレイン領域と電気的に接続されるプラグと、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線と、前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜とを備え、前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする。
【００２２】
請求項６に係る半導体装置の製造方法は、半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、前記トランジスタの上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記トランジスタの上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、前記トランジスタのソース・ドレイン領域を露出させる開口を前記ソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成する工程と、前記開口内に、前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程とを備えたことを特徴とする。
【００３２】
【作用】
請求項１に係る半導体装置及び請求項２に係る半導体装置の製造方法においては、多結晶半導体薄膜を用いたトランジスタの上方に形成された第２のシリコン窒化膜から水素を前記トランジスタのチャネル部に導入するため、第１のシリコン窒化膜を開口したことを特徴としているので、トランジスタの持っているダングリングボンドを終結するための物質を開口部を通してトランジスタのチャネル部へ導入することができ、トランジスタが有しているダングリングボンドを容易に終結させることができる。
【００３６】
請求項３，５に係る半導体装置、及び請求項４，６に係る半導体装置の製造方法では、半導体装置を得るのに簡単な工程で済み、かつ面積を増加させない。
【００４７】
【実施例】
以下、この発明の第１実施例について図１を用いて説明する。図１はこの発明によるＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１は単結晶シリコン基板、２は多結晶シリコンで形成したメモリセルの負荷を構成するＴＦＴのゲート電極、２ａはメモリセルの負荷を構成するもう一方のＴＦＴのゲート電極であり多結晶シリコンで形成され、３は薄膜多結晶シリコンで形成したＴＦＴのソース・ドレイン領域、４は薄膜多結晶シリコンで形成されたＴＦＴのチャネル、５はＣＶＤ法で形成したゲート酸化膜、６はシリコン窒化膜、７はアルミ層間酸化膜、８はアルミ層間酸化膜７及びシリコン窒化膜６の開口部のホールである。
【００４８】
以下、製造工程について説明する。単結晶シリコン１の上にＮチャネルＭＯＳＦＥＴ等を形成したのち、層間絶縁膜を介してＴＦＴのゲート電極２及びもう一方のＴＦＴのゲート電極２ａを多結晶シリコンで形成する。
【００４９】
次に、減圧ＣＶＤ（Ｃｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によってゲート酸化膜用のシリコン酸化膜５を例えば４０ｎｍ堆積し、続いて、能動体として働く第２層多結晶シリコン３，４を例えば３０ｎｍ堆積する。
【００５０】
この状態で、フォトリソグラフィ法によってチャネルとなるべき領域４にレジストを残してソース・ドレイン用のイオン注入を行う。その後、熱処理を施すことによってイオン種を活性化し、ソース・ドレイン領域３を形成してＴＦＴを構成する。
【００５１】
更に、層間絶縁膜を堆積したのち、ＯＨ基ストッパー用のシリコン窒化膜６を例えばＬＰＣＶＤ法で１００ｎｍ堆積する。その上に不純物が添加された酸化膜７を堆積したのち、ウエット雰囲気中で熱処理することで表面を平坦化させる。
【００５２】
ここで、ゲート電極２ａと薄膜多結晶シリコン３のコンタクト部上層のシリコン窒化膜６及び酸化膜７を開口し、ＯＨ基ストッパー用のシリコン窒化膜６にホール８を開ける。一般的に、ホール８を開口する位置はＴＦＴのチャネ部４に水素を導入することが可能なＴＦＴの近傍で、かつ下地及び上層に悪影響を及ぼさない所である。ＴＦＴのチャネル部４に水素を導入することを考慮すれば、シリコン窒化膜６はチャネル部４の真上で開口することが望ましい。しかし、エッチングによりシリコン窒化膜６を開口する際、エッチングの深さを制御することが難しく、ＴＦＴのチャネル部４を損傷する可能性が大きいため、ゲート電極２ａと薄膜多結晶シリコン３の上部のシリコン窒化膜６を開口するのが望ましい。こうすることにより、ゲート電極２ａと薄膜多結晶シリコン３をエッチングのストッパーとして働かせることもでき、装置の製造が容易になる。
【００５３】
その後、図には示されていないが、平坦化した酸化膜７及びシリコン窒化膜６を開口する工程とプラグを埋め込む工程が合わせて平坦化のため、あるいは上層に形成されるアルミ配線との接続のために行われる。この時、ホール８にはタングステンプラグが形成される。最後に、これらの上にパッシベーション膜が例えばプラズマ窒化膜で形成される。そして、パッシベーション膜を形成するとき、基板温度は３５０℃程度になっており、この熱によりパッシベーション膜に含まれる水素が拡散し、ホール８を通り、ホール８に形成されたタングステンプラグの界面をつたい、ＴＦＴのチャネル部４及びソース・ドレイン領域３に達する。そして、このことにより、ＴＦＴのチャネル部４及びソース・ドレイン領域３に含まれるダングリングボンドを終結して、ＴＦＴの特性を向上することができる。
【００５４】
上記実施例では、ホール８を開口したのち、タングステンプラグを埋め込んだが、ホール８を開口したのち平坦化のためにホール８に酸化膜を埋め込んでもよい。
【００５５】
次に、図２を用いて第２実施例について説明する。図２はこの発明によるＳＲＡＭのメモリセルの一部分を示す断面図である。図２において、９は金属プラグ、１０はシリコン窒化膜６、アルミ層間酸化膜７及び薄膜多結晶シリコン３の開口したホール、その他の図１と同一符号は図１と同一内容を示す。図１に示した第１実施例と図２に示した第２実施例が異なる点は、以下のとおりである。
【００５６】
まず、図１における半導体装置は、フォトリソグラフィ法を用いてコンタクトパターンを形成した後、ゲート電極２ａとソース・ドレイン領域３との間のゲート酸化膜５をエッチングによって開口してコンタクトを取っていた。
【００５７】
それと比べ、図２における半導体装置は、ゲート電極２ａとソース・ドレイン領域３との間にコンタクトを形成する工程を削除して、アルミ層間酸化膜７を形成したのち（図２（ａ））、ホール１０を形成して金属プラグ９を埋め込み、ゲート電極２ａとソース・ドレイン領域３とのコンタクトを取っている（図２（ｂ））。
【００５８】
以上のように、第２実施例によれば、シリコン窒化膜６の開口とゲート電極２ａとソース・ドレイン領域３との接続を同時に行うことができる。
【００５９】
なお、第２実施例においても、第１実施例と同様に、シリコン窒化膜６の開口部であるホール１０を用いてＴＦＴのチャネル部４及びソース・ドレイン領域３のダングリングボンドを終結でき、ＴＦＴの特性を向上することができる。
【００６０】
また、第２実施例では、ホール１０に埋め込むプラグ材料として金属を用いたが、オーミック接続ができる材料ならば、不純物を添加した多結晶シリコンなど他の材料でもよく、上記実施例と同様の効果を奏する。
【００６１】
次に、第１参考例について図３を用いて説明する。図３は第１参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１１は第１層アルミ配線、１２は単結晶シリコン基板１に形成された素子と第１層アルミ配線１１との接続を取るための金属プラグ、１３は金属プラグ、１４は第１層アルミ配線と第２層アルミ配線との間に形成された層間絶縁膜、１５は層間絶縁膜１４の上に形成された第２層アルミパッド、１６はプラズマシリコン窒化膜、１８は層間絶縁膜１４に設けられたダミーのスルーホールであり、その他の図２と同一符号のものは図２と同一内容を示す。
【００６２】
このように、配線が多層化されるにしたがって、ＴＦＴのチャネル部等とパッシベーション膜であるプラズマシリコン窒化膜１６との距離が遠くなり、プラズマシリコン窒化膜１６からの水素の拡散が困難になる。そこで、ダミーのスルーホールを設け、そこから水素を拡散することによって容易に薄膜多結晶シリコンの持つダングリングボンドを終結することができる。
【００６３】
以下、製造工程について説明する。図２（ｂ）に示した工程が終了したのち、層間膜７をさらに形成して金属プラグ９の上部を覆う。次に、アルミコンタクト部をフォトリソグラフィ法と異方性エッチングによって開口し、金属プラグ１２を埋め込む。その後、第１層アルミ配線１１をパターニングして形成する。
【００６４】
次に、第１層アルミ配線と第２層アルミ配線の間に層間絶縁膜１４を堆積する。その後、層間絶縁膜１４にダミーのスルーホール１８を形成し、そのスルーホール１８に金属プラグ１３を埋め込む。次に、スルーホール１８を第２層アルミパッドを用いてキャップする。このスルーホール１８より水素が拡散されるので、ＴＦＴのチャネル部４に効率よく水素が到達し、ダングリングボンドを終結することができる。なお、このスルーホール１８は第２層アルミ配線の阻害にならないように設けることが必要である。
【００６５】
上記構成では、第１層アルミ配線と第２層アルミ配線との間に形成されたスルーホール１８を金属プラグ１３を用いて埋めたが、金属プラグ１３を用いず、第２層アルミパッド１５のみでスルーホール１８を埋めてもよい。
【００６６】
次に、第２参考例について図４を用いて説明する。図４は第２参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。図において、１７は第２層アルミ配線であり、図３と同一符号は同一内容を示す。図３に示した半導体記憶装置においては、ダミーのスルーホール１８を金属プラグ１２の真上に取ることを特徴としたが、この参考例に示す半導体記憶装置は薄膜多結晶シリコンで形成されたＴＦＴのソース・ドレイン領域３と多結晶シリコンで形成されたゲート電極２ａを接続するために形成された金属プラグ９の上に形成する。このスルーホール１８より水素が拡散されるので、ＴＦＴのチャネル部４に効率よく水素が到達し、ダングリングボンドを終結することができる。なお、このスルーホール１８は第２層アルミ配線の阻害にならないように設けることが必要である。
【００６７】
また、上記第２参考例では、スルーホール１８内に何も埋め込まない例をあげたが、酸化膜以外の別の材料を埋め込んでもよく、例えば、第２層アルミ配線を阻害しないように金属プラグを埋め込んでもよい。
【００６８】
また、第１、第２実施例及び第１、第２参考例では、ダングリングボンドを終結する物質として水素を用いたが、ダングリングボンドを終結できる物質であれば、他の物質であっても良く、上記参考例と同様の効果を奏する。
【００６９】
次に、この発明の第３参考例を図について説明する。図８乃至図１５はこの発明の第３参考例をプロセスフローに従って示した断面図である。図において３１は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、３７はコンタクトホール、３８ａ，３８ｂはウエットエッチングによって窒化膜が取り除かれた部分、３９はＣＶＤ法により形成した酸化膜、４０ａ，４０ｂはドライエッチングで取り除かれる酸化膜、４１はチタンナイトライド、４２はタングステンプラグ、４３はアルミ配線、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された層間膜である。
【００７０】
図８は、基板３１上の酸化膜３２中にゲート３３、ソース３４、ドレイン３５を有するＴＦＴを形成し、下から酸化膜３２、層間窒化膜３６、ボロン、リン等を多く含む酸化膜をウエットリフロー法によって平坦化した酸化膜５４の順に形成した状態を示す図である。
【００７１】
図９は、通常の写真製版法とエッチング法により、コンタクトホール３７を開けた状態を示す図である。
【００７２】
ここで、熱燐酸（温度約１７０℃）に約５時間浸す。図１０は、熱燐酸により横方向に層間窒化膜３６だけが２μｍ程度エッチングされた状態である。この層間窒化膜３６の取り除かれた部分３８ａ，３８ｂを通ってより多くのプラズマ窒化膜中の水素が薄膜トランジスタまで達することになるのである。
【００７３】
ＴＦＴのオフ電流Ｉｏｆｆ は数１に示すように、ドレイン注入端部にかかる電界Ｅとそこに含まれるポリシリコンのダングリングボンドの数Ｎによって決まる。
【００７４】
【数１】
そのため、ドレイン端部のダングリングボンドを十分に終端すれば、層間窒化膜がなく水素化が充分になされた従来の半導体装置のＴＦＴ（図６）と、ほとんど同じレベルまでオフ電流を減らすことができる。熱燐酸によって層間窒化膜３６をウエットエッチングする量は、コンタクトホール３７とＴＦＴのドレイン注入端５８の間の距離と同程度かあるいはそれより長く設定すれば良い。
【００７６】
図１１は、熱燐酸で一部の窒化膜を取り除いた後にＣＶＤ法によって酸化膜３９を堆積したところを示す図である。ＣＶＤ法による酸化膜３９は、カバレッジが良いため３８ａ，３８ｂのような隙間部分にも堆積し、その隙間を埋め込んでしまうことができる。この工程は、後でチタンをスパッタする時に窒化膜を取り除いた部分３８ａ，３８ｂでのチタンの密着性を上げるため必要な工程である。従って、層間窒化膜３６が薄く、チタンの密着性に問題がない場合には、図１１、図１２の工程は省くことができる。
【００７７】
図１２は、酸化膜ドライエッチによりコンタクトホール３７になる部分４０ｂを開口する工程を示す図である。酸化膜３９の変わりに、他のカバレッジの良い膜を用いても良い。たとえば、ＣＶＤ法により形成するポリシリコンを用いることができる。この場合ポリシリコンは導電性がであるので、コンタクトホール３７になる部分４０ｂを開口することなくコンタクトを取ることができ、そのコンタクト抵抗はＣＶＤ法による酸化膜３９を用いた場合に比べて小さくすることができる。ただし、埋め込みに導電膜を用いた場合には、図１２における埋め込みに用いた膜の一部分４０ａで、アルミ配線がショートしないようにしなければならない。そのためには、予め、この部分４０ａを取り除くか、アルミ配線のパターニングと同時にこの部分４０ａも切り落とす等のプロセスを追加すれば良い。
【００７８】
図１３は、チタンをスパッタし、窒素雰囲気でアニールして、チタンナイトライド４１を形成したところを示す図である。
【００７９】
図１４は、タングステンプラグ４２を形成したところを示す図である。
【００８０】
図１５は、アルミ配線４３を形成し、プラズマ窒化膜４４を堆積したところである。図７に示した従来の半導体装置に比べて、より多くのプラズマ窒化膜４４中の水素が拡散層経路５０を通って拡散し、ＴＦＴを水素化するため、オフ電流の小さいＴＦＴを形成することができる。また、プラズマ窒化膜４４を堆積する代わりにプラズマ水素雰囲気中に浸すことによっても同様の効果が得られる。チタンナイトライド４１やタングステンプラグ４２はなくてもよく、上記参考例と同様の効果が得られる。
【００８１】
次に、第４参考例を図について説明する。図１６、図１７は第４参考例による半導体装置をプロセスフローに従って示した断面図である。図において３１は基板、３２は酸化膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４４はプラズマ窒化膜、４８はシリコン注入によるポーラスな窒化膜、４９はシリコン注入、５０はプラズマ窒化膜からの水素の拡散経路、５４はウエットリフローにより平坦化された平坦膜である。
【００８２】
図１６は、ウエットリフローによって膜５４の平坦化が終了し、シリコン注入４９している状態を示す図である。シリコン注入は、層間窒化膜３６中のシリコンの割合を増すことにより格子間隔を拡げ、層間窒化膜３６をポーラスするため行うので、層間窒化膜３６の深さに注入ピークがくるようにする。たとえば深さ４０００オングストロームの位置に層間窒化膜３６がある場合には、２００ｋｅＶ程度のエネルギーで注入する。注入量は、１０１５／ｃｍ２ 以上に設定する。このシリコン注入の目的は、水素の膜中での拡散係数を増やして上から下へ透過しやすいよう層間窒化膜３６をポーラスにするため行うものであり、その目的が達成できるものであれば酸素イオンやその他のイオンを注入しても良い。
【００８３】
図１７は、プラズマ窒化膜４４を堆積したところを示す図である。簡単のためコンタクトホール、アルミ配線、タングステンプラグ等は省いてある。層間窒化膜４８をシリコン注入によってポーラスな状態なので、プラズマ窒化膜４８中では水素が透過しやすく、水素が拡散経路５０を通ってＴＦＴに達し、ＴＦＴが水素化されるため、オフ電流の少ないＴＦＴを作ることができる。
【００８４】
第３、第４参考例では、層間窒化膜３６を用い平坦化を行った後、ウエットエッチング、シリコン注入で、プラズマ窒化膜からの水素の拡散経路５０を確保した。次に述べる第５、第６参考例は、層間窒化膜３６以外の膜を用いて平坦化時のＯＨ基をストップするところに特徴がある。
【００８５】
次に、この発明の第５参考例を図について説明する。図１８は第５参考例による半導体装置の製造工程の一つを示す断面図である。図１８において３１は基板、３２ａ，３２ｂは絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、４６はＯＨ基、５４はウエットリフローにより平坦化される平坦膜、５５はＮ型不純物が多く注入された領域、５６はＰ型不純物が多く含まれた領域、５７は領域５５と領域５６の電荷によって形成された電界である。
【００８６】
図１８は、ＴＦＴゲート３３、ソース３４、ドレイン３５を形成した後、層間窒化膜３２ａを約３０００オングストローム堆積し、その表面にボロンを注入してＰ型不純物の多い領域５６を形成する。この注入はＴＦＴに届かないように注入する必要がある。次に、層間窒化膜３２ｂを１０００オングストローム堆積し、その表面にリンを注入してＮ型不純物の多い領域５５を形成する。この二つの層に含まれる不純物によって２層の間には電界５７が生まれる。この電界によってウエットリフロー時にＯＨ基が薄膜トランジスタに達するのを防ぐのである。
【００８７】
２層５５，５６を平行平板コンデンサと考えると、その電極間に捕らえることができるＯＨ基のエネルギーと等しい加速電圧Ｖ（Ｖ）は、数２で表される。
【００８８】
【数２】
ただし、ｑは電荷素量（Ｃ）、Ｎは不純物の注入量（／ｃｍ２ ）、Ｃはコンデンサの容量（Ｆ）で、ある。
【００９０】
【数３】
ここでＫ０ は酸化膜の比誘電率、ε０ は真空の誘電率（Ｆ／ｃｍ）、ｄ（ｃｍ）は層５５と層５６の間の距離である。２層５５，５６への不純物の注入量を共に６×１０１４ ／ｃｍ２ にすると、数２、数３から、約１ｋｅＶのエネルギーを持ったＯＨ基をこの膜中で減速させて捕らえることができる。２層の注入量を合わせておけば、電界５７を層５５，５６の間にだけ形成することができ、他へ電界が漏れてＴＦＴの動作に影響を与えることがない。
【００９２】
以上のように結果としてＴＦＴを酸化することなく層間の平坦化をすることができる。つまり、この上に平坦化のためにボロンとリンを多く含む酸化膜２４を堆積してウエットリフローを行えば、ウエットリフロー時の雰囲気中に含まれるＯＨ基は経路４６を通って酸化膜５４を平坦化し、層５５，５６で形成される領域に達し、そこでエネルギーを失い、ＴＦＴの領域には侵入しない。ここではこの二つの不純物を含む層５５，５６は注入によって形成しているが、予め不純物を含んだ酸化膜を堆積しても良い。また、不純物を含んだポリシリコンを堆積しても良いが、コンタクトホールを開けた時にショートしないように側壁を酸化することや他から絶縁することにより電荷を蓄積しておくことが必要である。
【００９３】
そして、層間窒化膜を使わないので、コンタクトホール、タングステンプラグ、アルミ配線を形成した後、プラズマ窒化膜の堆積中に、プラズマ窒化膜中の水素によって薄膜トランジスタを水素化することができる。ＯＨ基とは逆に、水素イオンＨ＋ は電界５７によって加速される方向にあるため、水素化の効果は得られることになる。
【００９４】
つまり、この構造を用いれば、ＴＦＴの水素化の効果を減じることなく、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【００９５】
この発明の第５参考例は、層間窒化膜の代わりに別の膜を用いて、ＴＦＴの水素化の効果を減じることなく、ウエットリフローによって平坦化することを実現していた。次に挙げる第６，第７参考例では、層間窒化膜の水素を通さない性質を利用して、予め層間窒化膜の下に水素を介在させておくものである。
【００９６】
次に、第６参考例を図について説明する。図１９は第６参考例による半導体装置の製造工程の一つを示す断面図である。図１９において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４７は水素注入である。
【００９７】
図１９は、ＴＦＴを形成後、酸化膜３２、層間窒化膜３６の順に堆積したところである。ここ層間窒化膜３６の下のＴＦＴ中に水素注入（注入量１０１６／ｃｍ２ ）をして、ＴＦＴを水素化する。
【００９８】
この後、ボロン、リンを多く含む酸化膜を堆積し、ウエットリフローによって平坦化する。通常ダングリングボンドのターミネーターとしての水素は、８００℃から９００℃の熱処理を加えると、外へ拡散してその働きをなくしてしまう。しかし、層間窒化膜３６には水素の拡散を抑制する効果があるため、ウエットリフロー（８００℃から９００℃の熱処理）中に、ポリシリコンの外へ拡散した水素は、層間窒化膜３６の外へは拡散しない。そして、アルミ配線を形成した後の熱処理（約４００℃）に於いて、再びＴＦＴのポリシリコンチャネル中に拡散し、水素化することになる（再水素化）。なお、この構造における層間窒化膜３６に対する要求は、第３，第４参考例とは逆に水素を透さないことであるため、数１０００オングストローム程度に厚く堆積することが望ましい。
【００９９】
この構造を用いれば、再水素化によりＴＦＴの水素化の効果を得ることができ、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【０１００】
次に、第７参考例を図について説明する。図２０は第７参考例による半導体装置の製造工程の一つを示す断面図である。図２０において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、３６は層間窒化膜、４４はプラズマ窒化膜、５０はプラズマ窒化膜からの水素の拡散経路である。
【０１０１】
図２０は、ＴＦＴ（ゲート３３，ソース３４，ドレイン３５）形成した後、プラズマ窒化膜４４を約５０００オングストローム堆積し、次に層間窒化膜３６を１０００オングストローム堆積したところを示す図である。プラズマ窒化膜４４の堆積中にＴＦＴの水素化が行われる。拡散経路５０に示すように、プラズマ窒化膜４４とＴＦＴの間に水素を遮るものが何もないので、ＴＦＴは充分に水素化される。
【０１０２】
この後、ボロン、リンを多く含む酸化膜を堆積し、ウエットリフローによって平坦化する。層間窒化膜３６には水素の拡散を抑制する効果があるため、ウエットリフロー（８００℃から９００℃の熱処理）中に、ポリシリコンの外へ拡散した水素は、層間窒化膜３６の外へは拡散しない。そして、アルミ配線を形成した後の熱処理（約４００℃）に於いて、再びＴＦＴのポリシリコンチャネル中に拡散し、水素化することになる（再水素化）。
【０１０３】
第６参考例同様、この構造を用いれば、再水素化によりＴＦＴの水素化の効果を得ることができ、かつＴＦＴを酸化することなく、ウエットリフローによって平坦化することができる。
【０１０４】
以上の第３参考例乃至第７参考例は、ウエットリフロー時にＴＦＴが酸化されないことを第１に考えた上で、平坦化と水素化を行うという発明であった。次に挙げる第８参考例は、ウエットリフロー時にＴＦＴが酸化されるのを見込んで予め厚く形成しておくことに特徴がある。
【０１０５】
以下、この発明による第８参考例を図について説明する。図２１，図２２は、第８参考例による半導体装置の製造工程の一つを示す断面図である。図において３１は基板、３２は絶縁膜、３３はＴＦＴのゲート、３４はＴＦＴのソース、３５はＴＦＴのドレイン、４６はＯＨ基、５１は予めチャネルポリシリコンを厚く形成したポリシリコン厚膜、５２はウエットリフローにより酸化され、薄膜化されたポリシリコン薄膜、５３は段差の多い層間膜、５４はウエットリフローにより平坦化された層間膜である。
【０１０６】
図２１は、予めポリシリコン５１を厚く（４００オングストローム）堆積したＴＦＴを形成した後、ボロン、リンを多く含む酸化膜５３を堆積しウエットリフロー法によって平坦化していることろを示す図である。この構造は、ＴＦＴの上に層間窒化膜を持たないので、ＯＨ基によってＴＦＴが酸化される。その分薄膜化トランジスタのチャネルを厚く形成しておく。
【０１０７】
図２３は、形成直後膜厚４００オングストロームのポリシリコン上に、ボロン、リンを多く含む酸化膜を１００００オングストローム堆積して８２０℃でウエットリフローした場合の、残ったポリシリコンの膜厚とウエットリフロー時間の関係を示す図である。我々の鋭意研究の結果、１時間以内の時間領域では、ポリシリコンの膜厚はほとんどリニアに減少し、そのウエハ面内のポリシリコン膜の均一性は非常に高く±５％以下であることが確かめられている。図２３によると、６０分の８２０℃ウエットリフローによって、膜厚４００オングストロームのポリシリコンは約１５０オングストロームに膜減りすることが解る。
【０１０８】
図２２は、８２０℃６０分のウエットリフロー処理を行って層間膜５３が平坦化されて層間膜５４となり、ポリシリコン５１が薄膜化されてポリシリコン５２が形成されたところである。先に述べたように、このＴＦＴのポリシリコン５２の膜厚は約１５０オングストロームになっている。この構造では層間窒化膜を使わないため、プラズマ窒化膜の堆積中にプラズマ窒化膜中の水素が自由にＴＦＴ中に拡散することができ、ＴＦＴのオフ電流を小さくすることができる。また、ウエットリフローによるポリシリコンの酸化のウエハ面内における均一性が非常によい場合は、初めに堆積するチャネル部にポリシリコンを薄く（例えば３５０オングストローム）設定しておけばさらに薄膜化（約１００オングストローム）することができ、ＴＦＴのオフ電流をさらに小さくすることができる。
【０１０９】
ウエットリフローによる酸化は、ポリシリコンの表面でのみ起こるが、プラズマ窒化膜からの水素はポリシリコン膜中をある程度拡散してくれる。次の第９参考例はこの違いを利用したものである。図２４はＴＦＴの断面図であり、図２５は図２４のＡ−Ａ′における断面図である。ポリシリコン５９の上に層間窒化膜３６が同じパターンで重なっている構造になっている。この構造を実現する製造法を次に説明する。
【０１１０】
図２６は、基板上に酸化膜３２を形成し、ゲート電極３３を形成し、ゲート絶縁膜６０とチャネル部にポリシリコン５９を堆積した工程を示す図である。ここまでは、従来と同じである。
【０１１１】
次にＬＰＣＶＤ法によって、層間窒化膜３６を堆積する（図２７）。
【０１１２】
次に所望のチャネルパターンと同じレジストパターン６１を写真製版技術で形成する（図２８）。
【０１１３】
次にエッチング法によって、層間窒化膜３６とポリシリコン５９をパターン化する（図２９）ただし、チャネルを構成するポリシリコン５９が後のリフローで酸化されてなくなるほどの厚さ以下であれば、ここでポリシリコン５９をパターン化してなくても、リフロー時に層間窒化膜３６のパターンと同じようにポリシリコン５９が酸化されずに残る。
【０１１４】
次にリンやボロンを含んだシリコン酸化膜５３をＣＶＤ法で堆積し、水蒸気４６を含んだ雰囲気でリフロー熱処理を施して、シリコン酸化膜５３を平坦化する（図３０）。
【０１１５】
最後にプラズマＣＶＤ法でプラズマ窒化膜４４を堆積する（図３１）。
【０１１６】
図３０において、層間窒化膜３６が全面にないためチャネル部にポリシリコン５９のパターン端が酸化されて少し細るが、０．０１〜０．０５μｍ程度でありチャネル幅０．５〜０．１０μｍに比べると十分小さい。また、プラズマ窒化膜４４からの水素は、堆積中やその後のシンタ（４５０℃程度）において１．０μｍ以上拡散するため、層間窒化膜３６があっても図２８に示すようにチャネル部のポリシリコン５９の側面から拡散することにより問題なくチャネル部のポリシリコン５９全体に拡散してトラップ準位を減少せしめる。
【０１１７】
従って、この方法によれば、後工程での水素のポリシリコン中への拡散を妨げることなく、ウエットリフローによるチャネル部のポリシリコン５９の酸化による膜減りや消失を防止することができる。
【０１１８】
【発明の効果】
以上のように、請求項１に記載の半導体装置または請求項２に記載の半導体装置の製造方法によれば、チャネル部に多結晶半導体薄膜を用いたトランジスタの上方に形成された第２のシリコン窒化膜から水素を前記トランジスタのチャネル部に導入するため、第１のシリコン窒化膜を開口したことを特徴としているので、トランジスタの持っているダングリングボンドを終結するための物質をトランジスタのチャネル部へ導入でき、トランジスタの特性を向上することができるという効果がある。
【０１２２】
請求項３，５に記載の半導体装置あるいは請求項４，６に記載の半導体装置の製造方法によれば、面積を増加させずに、簡単な工程でトランジスタのチャネルに、水素を導入することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施例によるＳＲＡＭのメモリセルの一部分を示す断面図である。
【図２】この発明の第２実施例によるＳＲＡＭのメモリセルの一部分を示す断面図である。
【図３】この発明の第１参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。
【図４】この発明の第２参考例による多層配線されたＳＲＡＭのメモリセルの一部分を示す断面図である。
【図５】従来のＳＲＡＭのメモリセルの一部分を示す断面図である。
【図６】ウエットリフローを用いない従来の半導体装置の薄膜トランジスタ周辺の断面図である。
【図７】ウエットリフローを用いた従来の半導体装置の薄膜トランジスタ周辺の断面図である。
【図８】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図９】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１０】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１１】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１２】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１３】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１４】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１５】この発明の第３参考例による半導体装置の製造工程を示した断面図である。
【図１６】この発明の第４参考例による半導体装置の製造工程を示した断面図である。
【図１７】この発明の第４参考例による半導体装置の製造工程を示した断面図である。
【図１８】この発明の第５参考例による半導体装置の製造工程の断面図である。
【図１９】この発明の第６参考例による半導体装置の製造工程の断面図である。
【図２０】この発明の第７参考例による半導体装置の製造工程の断面図である。
【図２１】この発明の第８参考例による半導体装置の製造工程の断面図である。
【図２２】この発明の第８参考例による半導体装置の製造工程の断面図である。
【図２３】ポリシリコンの膜厚とウエットリフロー時間の関係を示す図である。
【図２４】この発明の第９参考例における薄膜トランジスタの平面図である。
【図２５】図２４のＡ−Ａ′における断面図である。
【図２６】この発明の第９参考例における製造工程の断面図である。
【図２７】この発明の第９参考例における製造工程の断面図である。
【図２８】この発明の第９参考例における製造工程の断面図である。
【図２９】この発明の第９参考例における製造工程の断面図である。
【図３０】この発明の第９参考例における製造工程の断面図である。
【図３１】この発明の第９参考例における製造工程の断面図である。
【符号の説明】
１ 単結晶シリコン基板
２ ゲート電極
２ａ ゲート電極
３ ソース・ドレイン領域
４ チャネル部
５ ゲート酸化膜
６ シリコン窒化膜
７，１４ 層間酸化膜
８，１０，１８ スルーホール
９，１１，１３ 金属プラグ
１２ 第１層アルミ配線
１５ 第２層アルミパッド
１７ 第２層アルミ配線
３１ 基板
３２ 酸化膜
３３ ゲート
３４ ソース
３５ ドレイン
３６ 層間窒化膜
３７ コンタクトホール
３９ 酸化膜
４１ チタンナイトライド
４２ タングステンプラグ
４３ アルミ配線
４４ プラズマ窒化膜
４５ イオン交換膜
４８ 層間窒化膜
５０ 水素の拡散経路
５１ ポリシリコン
５２ ポリシリコン
５５ Ｎ型不純物が多く注入された領域
５６ Ｐ型不純物が多く注入された領域
５９ ポリシリコン
６０ ゲート絶縁膜
Claims (6)
- 半導体基板の上方に形成され、水素により終結されるダングリングボンドを持つ多結晶半導体薄膜を用いたトランジスタと、
前記トランジスタの上方で前記トランジスタのソース・ドレイン領域を露出させる開口を有し、ＬＰＣＶＤ法で形成されてＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、
前記第１のシリコン窒化膜の上方にプラズマＣＶＤ法で形成され、水素を含む第２のシリコン窒化膜とを備え、
前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする半導体装置。 - 半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、
前記トランジスタの上方にＯＨ基の拡散を抑制できる第１のシリコン窒化膜をＬＰＣＶＤ法で形成する工程と、
前記トランジスタの上方で前記第１のシリコン窒化膜に前記トランジスタのソース・ドレイン領域を露出させる開口を形成する工程と、
前記第１のシリコン窒化膜の上方に、水素を含む第２のシリコン窒化膜をプラズマＣＶＤ法で形成する工程と、
前記第２のシリコン窒化膜から前記開口を通って水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程と
を備えたことを特徴とする半導体装置の製造方法。 - いずれも半導体基板の上方に形成された、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極と、
前記一のトランジスタ及び前記ゲート電極の上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、
前記第１のシリコン窒化膜に形成され、前記一のトランジスタのソース・ドレイン領域及び前記ゲート電極の上方で、前記ソース・ドレイン領域及び前記ゲート電極を露出させる開口と、
前記開口内に配設され、前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続されるプラグと、
前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域及び前記ゲート電極と電気的に接続される配線と、
前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜と
を備え、
前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする半導体装置。 - 半導体基板の上方に、多結晶半導体薄膜を用いた一のトランジスタと、他のトランジスタのゲート電極とを形成する工程と、
前記一のトランジスタ及び前記ゲート電極の上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、
前記ゲート電極及び前記一のトランジスタのソース・ドレイン領域の上方で、前記ゲート電極及び前記ソース・ドレイン領域を露出させる開口を前記第１のシリコン窒化膜に形成する工程と、
前記開口内に、前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、
前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ゲート電極及び前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、
前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の上方に形成された、多結晶半導体薄膜を用いたトランジスタと、
前記トランジスタの上方に形成され、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜と、
前記トランジスタのソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成され、前記ソース・ドレイン領域を露出させる開口と、
前記開口内に配設され、前記ソース・ドレイン領域と電気的に接続されるプラグと、
前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線と、
前記第１のシリコン窒化膜及び前記配線の上方に形成され、水素を含む第２のシリコン窒化膜と
を備え、
前記多結晶半導体薄膜のチャネル部には前記第２のシリコン窒化膜から前記開口を通って水素が拡散されたことを特徴とする半導体装置。 - 半導体基板の上方に、多結晶半導体薄膜を用いたトランジスタを形成する工程と、
前記トランジスタの上方に、水素の拡散及びＯＨ基の拡散を抑制できる第１のシリコン窒化膜を形成する工程と、
前記トランジスタのソース・ドレイン領域を露出させる開口を前記ソース・ドレイン領域の上方で前記第１のシリコン窒化膜に形成する工程と、
前記開口内に、前記ソース・ドレイン領域と電気的に接続されるプラグを配設する工程と、
前記第１のシリコン窒化膜の上方に設けられ、前記プラグを介して前記ソース・ドレイン領域と電気的に接続される配線を形成する工程と、
前記第１のシリコン窒化膜及び前記配線の上方に、水素を含む第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜から前記開口を通して水素を拡散させて前記多結晶半導体薄膜のチャネル部に達せさせる工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09263292A JP3583153B2 (ja) | 1991-09-13 | 1992-04-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-234326 | 1991-09-13 | ||
| JP23432691 | 1991-09-13 | ||
| JP09263292A JP3583153B2 (ja) | 1991-09-13 | 1992-04-13 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000340479A Division JP3493389B2 (ja) | 1991-09-13 | 2000-11-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129333A JPH05129333A (ja) | 1993-05-25 |
| JP3583153B2 true JP3583153B2 (ja) | 2004-10-27 |
Family
ID=33436376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09263292A Expired - Fee Related JP3583153B2 (ja) | 1991-09-13 | 1992-04-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3583153B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7678714B2 (en) | 2006-10-23 | 2010-03-16 | Elpida Memory, Inc. | Method for manufacturing dynamic random access memory |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2906971B2 (ja) * | 1993-12-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JP2914282B2 (ja) * | 1996-03-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100474190B1 (ko) * | 2000-12-19 | 2005-03-08 | 주식회사 하이닉스반도체 | 반도체 소자의 열처리 방법 |
| JP2004140329A (ja) | 2002-08-19 | 2004-05-13 | Seiko Epson Corp | 基板装置及びその製造方法、電気光学装置及び電子機器 |
| JP3791517B2 (ja) | 2002-10-31 | 2006-06-28 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP2007025611A (ja) * | 2005-06-17 | 2007-02-01 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714066B2 (ja) * | 1985-09-05 | 1995-02-15 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2806999B2 (ja) * | 1989-11-22 | 1998-09-30 | ティーディーケイ株式会社 | 多結晶シリコン薄膜トランジスタ及びその製造方法 |
-
1992
- 1992-04-13 JP JP09263292A patent/JP3583153B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7678714B2 (en) | 2006-10-23 | 2010-03-16 | Elpida Memory, Inc. | Method for manufacturing dynamic random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05129333A (ja) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |