JP3127451B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02E60/10—Energy storage using batteries
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置、特に薄膜トランジスタ
（TFT）を有するSRAM（スタティック・ランダム・アク
セス・メモリ）の製造方法に係わる。
（TFT）を有するSRAM（スタティック・ランダム・アク
セス・メモリ）の製造方法に係わる。
本発明は、ゲート電極層上にゲート酸化膜を介して多
結晶シリコン層が形成されてなる薄膜トランジスタTFT
を有する半導体メモリ装置の製造方法において、そのゲ
ート電極層上にシリコン層を含む材料層を化学的気相成
長法によって形成し、この材料層を熱酸化することによ
ってゲート酸化膜として安定した特性を有するTFTを有
する半導体メモリ装置を構成する。
結晶シリコン層が形成されてなる薄膜トランジスタTFT
を有する半導体メモリ装置の製造方法において、そのゲ
ート電極層上にシリコン層を含む材料層を化学的気相成
長法によって形成し、この材料層を熱酸化することによ
ってゲート酸化膜として安定した特性を有するTFTを有
する半導体メモリ装置を構成する。
SRAM特に高抵抗負荷型SRAMにおいて、そのメモリ容量
の増大化に伴ってそのメモリセルの高抵抗負荷が全体的
に見て動作電源VCCに対して並列に接続された構成とな
ることによって全体のスタンバイ電流に対する抵抗が小
となることから、高抵抗負荷に変えて薄膜トランジスタ
TFTを用いることの提案がなされている。第３図はこのT
FT型のSRAMのメモリセルの回路図を示すもので、この場
合、ｐチャンネル型の薄膜トランジスタのTFT1及びTFT2
と、例えばｎチャンネル電界効果トランジスタ（以下nM
OSトランジスタという）によるドライバートランジスタ
Q1及びQ2の対のインバータ回路によるフリップフロップ
回路と、ワードトランジスタとしてのnMOSトランジスタ
Q3及びQ4によって構成される。
の増大化に伴ってそのメモリセルの高抵抗負荷が全体的
に見て動作電源VCCに対して並列に接続された構成とな
ることによって全体のスタンバイ電流に対する抵抗が小
となることから、高抵抗負荷に変えて薄膜トランジスタ
TFTを用いることの提案がなされている。第３図はこのT
FT型のSRAMのメモリセルの回路図を示すもので、この場
合、ｐチャンネル型の薄膜トランジスタのTFT1及びTFT2
と、例えばｎチャンネル電界効果トランジスタ（以下nM
OSトランジスタという）によるドライバートランジスタ
Q1及びQ2の対のインバータ回路によるフリップフロップ
回路と、ワードトランジスタとしてのnMOSトランジスタ
Q3及びQ4によって構成される。
このようなメモリセルにおけるTFT部分、つまり、TFT
1及びTFT2は、第４図にその要部の略線的断面図を示す
ように、半導体メモリ、この例ではTFT型SRAMを構成す
る半導体基体（１）の例えば第３図で説明したMOSトラ
ンジスタQ1〜Q4が形成される部分以外のフィールド部に
厚い熱酸化によって形成された絶縁層いわゆるLOCOS上
に例えば多結晶シリコン層よりなるゲート電極（３）が
形成され、これの上にゲート絶縁層（４）を介してチャ
ンネル形成層（５）と高い不純物濃度をもって不純物イ
オン注入が行われたソース／ドレイン領域（６）を形成
する多結晶シリコン半導体層（７）がCVD（化学的気相
成長）法によって被着形成された構成が採られる。
1及びTFT2は、第４図にその要部の略線的断面図を示す
ように、半導体メモリ、この例ではTFT型SRAMを構成す
る半導体基体（１）の例えば第３図で説明したMOSトラ
ンジスタQ1〜Q4が形成される部分以外のフィールド部に
厚い熱酸化によって形成された絶縁層いわゆるLOCOS上
に例えば多結晶シリコン層よりなるゲート電極（３）が
形成され、これの上にゲート絶縁層（４）を介してチャ
ンネル形成層（５）と高い不純物濃度をもって不純物イ
オン注入が行われたソース／ドレイン領域（６）を形成
する多結晶シリコン半導体層（７）がCVD（化学的気相
成長）法によって被着形成された構成が採られる。
このようなTFT（TFT1,TFT2）を構成する場合、そのゲ
ート絶縁層（４）は通常例えばそのゲート電極（３）を
構成する多結晶シリコン層の表面を直接酸化して形成す
るとか、CVD法によって形成するなどの方法が採られて
いる。
ート絶縁層（４）は通常例えばそのゲート電極（３）を
構成する多結晶シリコン層の表面を直接酸化して形成す
るとか、CVD法によって形成するなどの方法が採られて
いる。
しかしながら、この多結晶シリコン層を直接酸化して
ゲート酸化膜を形成する場合、その多結晶シリコンによ
る酸化膜の膜質は緻密性に欠け、耐圧に劣り、ブレーク
ダウン電圧VBDが低く信頼性に劣るという問題点があ
る。
ゲート酸化膜を形成する場合、その多結晶シリコンによ
る酸化膜の膜質は緻密性に欠け、耐圧に劣り、ブレーク
ダウン電圧VBDが低く信頼性に劣るという問題点があ
る。
また、一方CVD法によって形成したゲート酸化膜にお
いては、表面準位によるフラットバント電圧VFBのシフ
トの問題が生じる。また、特に酸化膜を構成する下地層
となるゲート電極（３）が、例えば多結晶シリコン層上
にWSi等の金属シリサイドを形成したいわゆるポリサイ
ド構造とする場合においては、さらにそのゲート酸化膜
の形成が困難であり、酸化方法を採る場合にはそのシリ
サイド層に剥離が生じて誤動作あるいは不良品の発生、
したがって信頼性の低下を来すという問題がある。
いては、表面準位によるフラットバント電圧VFBのシフ
トの問題が生じる。また、特に酸化膜を構成する下地層
となるゲート電極（３）が、例えば多結晶シリコン層上
にWSi等の金属シリサイドを形成したいわゆるポリサイ
ド構造とする場合においては、さらにそのゲート酸化膜
の形成が困難であり、酸化方法を採る場合にはそのシリ
サイド層に剥離が生じて誤動作あるいは不良品の発生、
したがって信頼性の低下を来すという問題がある。
本発明は、半導体メモリ装置、特にTFTを有するSRAM
においてその良好な特性を有するTFT、特に特性に優れ
たゲート酸化膜を確実に形成して耐圧、したがって信頼
性に優れ、歩留りの向上をはかった半導体メモリ装置の
製造方法を提供する。
においてその良好な特性を有するTFT、特に特性に優れ
たゲート酸化膜を確実に形成して耐圧、したがって信頼
性に優れ、歩留りの向上をはかった半導体メモリ装置の
製造方法を提供する。
本発明においては、第３図にその回路図を示し、第１
図にその一例の製造工程図を示すように、第１図Ｄで示
す金属Ｗ（タングステンを含むゲート電極層（11）上に
ゲート酸化膜（12）を介して多結晶シリコン層（13）が
形成されてなる薄膜トランジスタTFTが半導体基体上に
形成される半導体メモリ装置の製造方法において、第１
図Ａで示すように、そのゲート電極層（11）上に、シリ
コンSiを含む材料層（14）を化学的気相成長法（CVD）
によって形成し、第１図Ｃに示すように、この材料層
（14）を熱酸化することによってゲート酸化膜（12）を
形成する。
図にその一例の製造工程図を示すように、第１図Ｄで示
す金属Ｗ（タングステンを含むゲート電極層（11）上に
ゲート酸化膜（12）を介して多結晶シリコン層（13）が
形成されてなる薄膜トランジスタTFTが半導体基体上に
形成される半導体メモリ装置の製造方法において、第１
図Ａで示すように、そのゲート電極層（11）上に、シリ
コンSiを含む材料層（14）を化学的気相成長法（CVD）
によって形成し、第１図Ｃに示すように、この材料層
（14）を熱酸化することによってゲート酸化膜（12）を
形成する。
上述の本発明製造方法によるときは、ゲート電極層
（11）上に、ゲート酸化膜（12）を直接的に形成するも
のではなく、まずシリコンを含む材料層（14）を形成
し、これを熱酸化するようにしたことによって膜質に優
れたゲート酸化膜（12）を形成することができ、ゲート
電極層（11）がＷを含むポリサイド構造としたにもかか
わらず、そのシリサイド層を剥離するなどの不都合が回
避され、信頼性に優れ、特性の安定したTFTしたがって
例えばTFT型SRAMの半導体メモリ装置を構成することが
できる。
（11）上に、ゲート酸化膜（12）を直接的に形成するも
のではなく、まずシリコンを含む材料層（14）を形成
し、これを熱酸化するようにしたことによって膜質に優
れたゲート酸化膜（12）を形成することができ、ゲート
電極層（11）がＷを含むポリサイド構造としたにもかか
わらず、そのシリサイド層を剥離するなどの不都合が回
避され、信頼性に優れ、特性の安定したTFTしたがって
例えばTFT型SRAMの半導体メモリ装置を構成することが
できる。
第１図を参照して本発明の一例を詳細に説明する。
まず第１図Ａに示すように、下地層例えば第４図で説
明した半導体基体に形成した絶縁層（LOCOS）（２）上
に、ゲート電極層（11）を形成する。このゲート電極層
（11）は、例えばSRAMの第３図で説明した全トランジス
タQ1〜Q4の各ゲート電極として同時に形成することがで
きるものであり、このゲート電極層（11）としては、例
えば低比抵抗多結晶シリコン層（11A）上に例えばWSiに
よる金属シリサイド層（11B）が積層されたポリサイド
構造を有し、これがフォトリソグラフィによる選択的エ
ッチングによって所定のパターンによって形成されてな
る。そして、このゲート電極層（11）の上に、このゲー
ト電極層上を覆ってシリコンSiを含む材料層（14）とし
ての例えば多結晶シリコン層を通常のCVD法によって形
成する。
明した半導体基体に形成した絶縁層（LOCOS）（２）上
に、ゲート電極層（11）を形成する。このゲート電極層
（11）は、例えばSRAMの第３図で説明した全トランジス
タQ1〜Q4の各ゲート電極として同時に形成することがで
きるものであり、このゲート電極層（11）としては、例
えば低比抵抗多結晶シリコン層（11A）上に例えばWSiに
よる金属シリサイド層（11B）が積層されたポリサイド
構造を有し、これがフォトリソグラフィによる選択的エ
ッチングによって所定のパターンによって形成されてな
る。そして、このゲート電極層（11）の上に、このゲー
ト電極層上を覆ってシリコンSiを含む材料層（14）とし
ての例えば多結晶シリコン層を通常のCVD法によって形
成する。
さらに、第１図Ｂに示すように、この多結晶シリコン
層による材料層（14）上に、TEOS（テトラ・エチル・オ
ルソ・シリケート）によるCVDによってSiO2層（12A）を
形成する。このTEOSによって形成したSiO2層（12A）
は、緻密性にすぐれた良質の膜として形成される。
層による材料層（14）上に、TEOS（テトラ・エチル・オ
ルソ・シリケート）によるCVDによってSiO2層（12A）を
形成する。このTEOSによって形成したSiO2層（12A）
は、緻密性にすぐれた良質の膜として形成される。
その後、第１図Ｃに示すように、熱酸化処理を施して
材料層（14）に対して酸化を進行させて成る全体の厚さ
が例えば200Åとされたゲート酸化膜（12）を形成す
る。この熱酸化は、例えば酸素を含む乾燥雰囲気中ある
いは湿潤雰囲気中によって形成することができる。
材料層（14）に対して酸化を進行させて成る全体の厚さ
が例えば200Åとされたゲート酸化膜（12）を形成す
る。この熱酸化は、例えば酸素を含む乾燥雰囲気中ある
いは湿潤雰囲気中によって形成することができる。
その後、第１図Ｄに示すように、通常のように多結晶
シリコン層（13）を形成し、選択的に不純物のイオン注
入を行ってソース／ドレイン領域（15）を形成し、両者
間に高抵抗のチャンネル形成領域（16）を形成する。こ
のようにして目的とするTFTしたがって第３図における
各TFT1及びTFT2を構成することができる。
シリコン層（13）を形成し、選択的に不純物のイオン注
入を行ってソース／ドレイン領域（15）を形成し、両者
間に高抵抗のチャンネル形成領域（16）を形成する。こ
のようにして目的とするTFTしたがって第３図における
各TFT1及びTFT2を構成することができる。
また、本発明製法の他の例を、第２図を参照して説明
する。
する。
この例においても、第２図Ａに示すように、ゲート電
極層（11）として例えば多結晶シリコン層（11A）とこ
れの上にWSi等よりなる金属シリサイド層（11B）が形成
されたいわゆるポリサイド構造を採り得る。そしてこの
ゲート電極層（11）を覆って例えば厚さ200ÅのTEOSに
よるCVDによって緻密なSiO2の酸化物膜（12B）を生成す
る。次に、これを例えば乾燥酸素雰囲気中で熱酸化処理
する。このようにすると上述したCVDによる酸化物膜（1
2B）の膜厚が増加して第２図Ｂに示すように例えば260
Å程度の厚さのゲート酸化膜（12）が形成される。
極層（11）として例えば多結晶シリコン層（11A）とこ
れの上にWSi等よりなる金属シリサイド層（11B）が形成
されたいわゆるポリサイド構造を採り得る。そしてこの
ゲート電極層（11）を覆って例えば厚さ200ÅのTEOSに
よるCVDによって緻密なSiO2の酸化物膜（12B）を生成す
る。次に、これを例えば乾燥酸素雰囲気中で熱酸化処理
する。このようにすると上述したCVDによる酸化物膜（1
2B）の膜厚が増加して第２図Ｂに示すように例えば260
Å程度の厚さのゲート酸化膜（12）が形成される。
その後、第２図Ｃに示すように第１図Ｄで説明したと
同様の工程を採って目的とするTFT（TFT1及びTFT2）を
得る。
同様の工程を採って目的とするTFT（TFT1及びTFT2）を
得る。
尚、第２図において第１図と対応する部分には同一符
号を付して重複説明を省略する。
号を付して重複説明を省略する。
上述の本発明製造方法では、ゲート電極層（11）上に
ゲート酸化膜（12）を直接的に形成するものではなく、
まずシリコンを含む材料層（14）を形成し、これを熱酸
化するようにしたことによって膜質に優れたゲート酸化
膜（12）を形成することができる。このようにしたこと
によってゲート電極層（11）がＷを含むポリサイド構造
を有する場合においてもそのシリサイド層を剥離するな
どの払暁が回避された。したがって、本発明製法方法に
ほりえ得たメモリ装置は、信頼性に優れ、特性の安定し
たTFTしたがって例えばTFT型SRAMの半導体メモリ装置を
構成することができ、その実用上の利益は大なるもので
ある。
ゲート酸化膜（12）を直接的に形成するものではなく、
まずシリコンを含む材料層（14）を形成し、これを熱酸
化するようにしたことによって膜質に優れたゲート酸化
膜（12）を形成することができる。このようにしたこと
によってゲート電極層（11）がＷを含むポリサイド構造
を有する場合においてもそのシリサイド層を剥離するな
どの払暁が回避された。したがって、本発明製法方法に
ほりえ得たメモリ装置は、信頼性に優れ、特性の安定し
たTFTしたがって例えばTFT型SRAMの半導体メモリ装置を
構成することができ、その実用上の利益は大なるもので
ある。
第１図及び第２図はそれぞれ本発明製法の各例の各工程
における略線的断面図を示す工程図、第３図はTFT−SRA
Mの回路図、第４図は従来のTFT−SRAMの一例の要部の断
面図である。 （11）はゲート電極層、（12）はゲート酸化膜、（15）
はソース／ドレイン領域、（16）はチャンネル形成領域
である。
における略線的断面図を示す工程図、第３図はTFT−SRA
Mの回路図、第４図は従来のTFT−SRAMの一例の要部の断
面図である。 （11）はゲート電極層、（12）はゲート酸化膜、（15）
はソース／ドレイン領域、（16）はチャンネル形成領域
である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11 H01L 29/786
Claims (4)
- 【請求項１】低比抵抗多結晶シリコン層上に、金属Ｗ
（タングステン）シリサイド層が積層されたポリサイド
構造によるゲート電極層を有し、該ゲート電極層上にゲ
ート酸化膜を介してチャネル形成領域を構成する多結晶
シリコン層が形成されて成る薄膜トランジスタが半導体
基体上に形成されて成る半導体メモリ装置の製造方法で
あって、 上記ゲート電極層上にシリコンを含む材料層を形成し、 この材料層を熱酸化することによって、上記ゲート酸化
膜を形成することを特徴とする半導体メモリ装置の製造
方法。 - 【請求項２】上記シリコンを含む材料層を、TEOS（テト
ラ・エチル・オルソ・シリケート）によって形成するこ
とを特徴とする特徴とする請求項１に記載の半導体メモ
リ装置の製造方法。 - 【請求項３】ゲート電極上にゲート酸化膜を介してチャ
ネル形成領域を構成する多結晶シリコン層が形成されて
成る薄膜トランジスタを有する半導体メモリ装置の製造
方法であって、 上記ゲート電極層上にシリコンを含む第１の材料層を形
成し、 上記第１の材料層上にシリコンを含む第２の材料層を形
成し、 上記第１および第２の材料層を熱酸化することによっ
て、上記ゲート酸化膜を形成することを特徴とする半導
体メモリ装置の製造方法。 - 【請求項４】上記シリコンを含む第２の材料層を、TEOS
（テトラ・エチル・オルソ・シリケート）によって形成
したことを特徴とする請求項３に記載の半導体メモリ装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02187497A JP3127451B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02187497A JP3127451B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0473965A JPH0473965A (ja) | 1992-03-09 |
| JP3127451B2 true JP3127451B2 (ja) | 2001-01-22 |
Family
ID=16207101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02187497A Expired - Fee Related JP3127451B2 (ja) | 1990-07-16 | 1990-07-16 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127451B2 (ja) |
-
1990
- 1990-07-16 JP JP02187497A patent/JP3127451B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0473965A (ja) | 1992-03-09 |
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