JP2699891B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に高融点金属シリサイド膜を半導体基板の領
域に接続しかつ半導体基板上に多結晶シリコン膜の素子
が形成される半導体装置の製造方法に関する。
係わり、特に高融点金属シリサイド膜を半導体基板の領
域に接続しかつ半導体基板上に多結晶シリコン膜の素子
が形成される半導体装置の製造方法に関する。
【０００２】
【従来の技術】図６を用いて従来技術の製造方法を説明
する。
する。
【０００３】まず図６（Ａ）において、Ｐ型シリコン基
板１にＮ型不純物領域２が形成され、基板の主面にフィ
ールドシリコン酸化膜および層間絶縁膜からなる絶縁膜
３が形成される。その後、絶縁膜３に設けられたコンタ
クト孔５を通してＮ型不純物領域２の表面に接触し絶縁
膜３上を延在する高融点金属シリサイド膜９６の電極配
線９６が形成される。その後、シリコン酸化膜の層間絶
縁膜４が全体的に形成される。
板１にＮ型不純物領域２が形成され、基板の主面にフィ
ールドシリコン酸化膜および層間絶縁膜からなる絶縁膜
３が形成される。その後、絶縁膜３に設けられたコンタ
クト孔５を通してＮ型不純物領域２の表面に接触し絶縁
膜３上を延在する高融点金属シリサイド膜９６の電極配
線９６が形成される。その後、シリコン酸化膜の層間絶
縁膜４が全体的に形成される。
【０００４】次に、図６（Ｂ）において、層間絶縁膜４
上に多結晶シリコン膜８を堆積しこれをパターニングす
ることにより多結晶シリコン膜の高層抵抗の部分に抵抗
素子８が形成される。
上に多結晶シリコン膜８を堆積しこれをパターニングす
ることにより多結晶シリコン膜の高層抵抗の部分に抵抗
素子８が形成される。
【０００５】あるいは、層間絶縁膜４と多結晶シリコン
膜８との間にゲート電極とゲート絶縁膜とを積層介在さ
せ、ゲート絶縁膜上の多結晶シリコン膜８の箇所をチャ
ネル領域としその両サイドの多結晶シリコン膜の箇所を
ソースおよびドレイン領域としたＴＦＴ（薄膜トランジ
スタ）を形成することもできる。
膜８との間にゲート電極とゲート絶縁膜とを積層介在さ
せ、ゲート絶縁膜上の多結晶シリコン膜８の箇所をチャ
ネル領域としその両サイドの多結晶シリコン膜の箇所を
ソースおよびドレイン領域としたＴＦＴ（薄膜トランジ
スタ）を形成することもできる。
【０００６】ここで電極配線に高融点シリサイド膜を用
いる理由は、アルミ等の低融点金属を用いると電極配線
後の高温の熱処理がいっさいできないからである。ま
た、一般に高融点金属シリサイド膜はタングステンシリ
サイド（ＷＳｉ）膜、モリブデンシリサイド（ＭｏＳ
ｉ）膜あるいはチタンシリサイド（ＴｉＳｉ）膜であ
る。ＷＳｉ膜の原子数組成はＷ：Ｓｉ＝１：２〜３であ
り、ＭｏＳｉ膜の原子数組成はＭｏ：Ｓｉ＝１：２〜３
であり、ＴｉＳｉ膜の原子数組成はＷ：Ｓｉ＝１：２〜
３である。すなわち上記のいずれの高融点金属シリサイ
ドでも基本的な化学量論的にはＷ，Ｍｏ，Ｔｉの１に対
してＳｉが２であるが、半導体ＬＳＩの配線材料として
は化学量論的な組成よりＳｉを幾分過飽和にした方が安
定なので、上記したようにＳｉを２〜３にしている。
いる理由は、アルミ等の低融点金属を用いると電極配線
後の高温の熱処理がいっさいできないからである。ま
た、一般に高融点金属シリサイド膜はタングステンシリ
サイド（ＷＳｉ）膜、モリブデンシリサイド（ＭｏＳ
ｉ）膜あるいはチタンシリサイド（ＴｉＳｉ）膜であ
る。ＷＳｉ膜の原子数組成はＷ：Ｓｉ＝１：２〜３であ
り、ＭｏＳｉ膜の原子数組成はＭｏ：Ｓｉ＝１：２〜３
であり、ＴｉＳｉ膜の原子数組成はＷ：Ｓｉ＝１：２〜
３である。すなわち上記のいずれの高融点金属シリサイ
ドでも基本的な化学量論的にはＷ，Ｍｏ，Ｔｉの１に対
してＳｉが２であるが、半導体ＬＳＩの配線材料として
は化学量論的な組成よりＳｉを幾分過飽和にした方が安
定なので、上記したようにＳｉを２〜３にしている。
【０００７】
【発明が解決しようとする課題】しかしながら図６
（Ｂ）のままでは、同一半導体ウエハの各箇所に同様に
形成された抵抗素子８間の層抵抗が大きくばらついた状
態である。
（Ｂ）のままでは、同一半導体ウエハの各箇所に同様に
形成された抵抗素子８間の層抵抗が大きくばらついた状
態である。
【０００８】またＴＦＴの場合は、同一半導体ウエハの
各箇所に同様に形成されたＴＦＴのＯＮ／ＯＦＦ比が小
の状態である。このＯＮ／ＯＦＦ比とは、ＴＦＴがＯＮ
した時のドレイン電流とＴＦＴがＯＦＦした時のドレイ
ン電流（リーク電流）との比であり、当然この比は大き
い方が好ましい。
各箇所に同様に形成されたＴＦＴのＯＮ／ＯＦＦ比が小
の状態である。このＯＮ／ＯＦＦ比とは、ＴＦＴがＯＮ
した時のドレイン電流とＴＦＴがＯＦＦした時のドレイ
ン電流（リーク電流）との比であり、当然この比は大き
い方が好ましい。
【０００９】これら抵抗素子間の層抵抗のばらつきの範
囲を縮小する改善やＴＦＴのＯＮ／ＯＦＦ比を大きくす
る改善は、酸化性雰囲気で高温熱処理を行うことにより
達成することができる。
囲を縮小する改善やＴＦＴのＯＮ／ＯＦＦ比を大きくす
る改善は、酸化性雰囲気で高温熱処理を行うことにより
達成することができる。
【００１０】図７は抵抗素子の安定化のための上記高温
熱処理を行った後の状態を示す断面図であり、多結晶シ
リコン膜の抵抗素子８は層抵抗のばらつきが小の範囲内
に抑制された抵抗素子８Ａとなり、またこの高温熱処理
により抵抗素子の表面に熱酸化による薄いシリコン酸化
膜９が形成される。
熱処理を行った後の状態を示す断面図であり、多結晶シ
リコン膜の抵抗素子８は層抵抗のばらつきが小の範囲内
に抑制された抵抗素子８Ａとなり、またこの高温熱処理
により抵抗素子の表面に熱酸化による薄いシリコン酸化
膜９が形成される。
【００１１】ＴＦＴの場合も、高温熱処理により多結晶
シリコン膜のＴＦＴのＯＮ／ＯＦＦ比が向上したＴＦＴ
のチャネル領域となり、またこの高温熱処理によりチャ
ネル領域およびソース、ドレイン領域の面上に熱酸化に
よる薄いシリコン酸化膜９が形成される。
シリコン膜のＴＦＴのＯＮ／ＯＦＦ比が向上したＴＦＴ
のチャネル領域となり、またこの高温熱処理によりチャ
ネル領域およびソース、ドレイン領域の面上に熱酸化に
よる薄いシリコン酸化膜９が形成される。
【００１２】しかしながら上記高温熱処理を行うと、電
極配線の高融点金属シリサイド膜９６が接触しているＮ
型不純物領域２の表面にボイド（空洞）９８が形成され
て電極配線９６とＮ型不純物領域２との間のオープン不
良が発生する。例えば、コンタクト孔５が７００ｎｍ×
７００ｎｍの正方形の平面形状であり、Ｎ型不純物領域
２上のタングステンシリサイド膜９６の膜厚が８０ｎｍ
の場合、深さ５０ｎｍのボイド９８が形成されてしま
う。
極配線の高融点金属シリサイド膜９６が接触しているＮ
型不純物領域２の表面にボイド（空洞）９８が形成され
て電極配線９６とＮ型不純物領域２との間のオープン不
良が発生する。例えば、コンタクト孔５が７００ｎｍ×
７００ｎｍの正方形の平面形状であり、Ｎ型不純物領域
２上のタングステンシリサイド膜９６の膜厚が８０ｎｍ
の場合、深さ５０ｎｍのボイド９８が形成されてしま
う。
【００１３】これによりこれら抵抗素子やＴＦＴを負荷
素子としたのスタティックランダムアクセスメモリ（以
下、ＳＲＡＭ、と称す）装置の場合においては、全然動
作しないビット（ＳＲＡＭセル）が発生し、例えば、４
メガビットクラスの場合、リダンダンシー回路で救済し
ても、半導体ウエハ内の全チップ数（全ＳＲＡＭ装置の
数）のうち１０分の１乃至２分の１のチップ（ＳＲＡＭ
装置）が不良チップとなってしまう。
素子としたのスタティックランダムアクセスメモリ（以
下、ＳＲＡＭ、と称す）装置の場合においては、全然動
作しないビット（ＳＲＡＭセル）が発生し、例えば、４
メガビットクラスの場合、リダンダンシー回路で救済し
ても、半導体ウエハ内の全チップ数（全ＳＲＡＭ装置の
数）のうち１０分の１乃至２分の１のチップ（ＳＲＡＭ
装置）が不良チップとなってしまう。
【００１４】このボイドの発生は抵抗素子やＴＦＴの高
温熱処理において、シリコン基板のシリコンが高融点金
属シリサイド膜の電極配線に吸い寄せられるからであ
る。
温熱処理において、シリコン基板のシリコンが高融点金
属シリサイド膜の電極配線に吸い寄せられるからであ
る。
【００１５】一方、電極配線そのものを構成し不純物領
域に接触する高融点金属シリサイド膜のシリコン（Ｓ
ｉ）原子組成を増やしてしまうと、過飽和になりすぎた
シリコンが局所的に析出して製造工程途中で電極配線に
不都合な突起物を形成してしまう。他方、高融点金属シ
リサイド膜の下にシリコン膜を設けるとコンタクト孔内
で不純物領域に直接接する材料がシリコンとなるからコ
ンタクト抵抗が大きくなってしまう。
域に接触する高融点金属シリサイド膜のシリコン（Ｓ
ｉ）原子組成を増やしてしまうと、過飽和になりすぎた
シリコンが局所的に析出して製造工程途中で電極配線に
不都合な突起物を形成してしまう。他方、高融点金属シ
リサイド膜の下にシリコン膜を設けるとコンタクト孔内
で不純物領域に直接接する材料がシリコンとなるからコ
ンタクト抵抗が大きくなってしまう。
【００１６】したがって本発明の目的は、高融点金属シ
リサイド膜が半導体基板の領域に接触しかつ半導体基板
上に多結晶シリコン膜の抵抗素子やＴＦＴ等の素子が形
成される半導体装置の製造方法において、電極配線に不
都合な突起物が形成されずかつコンタクト抵抗が大きく
ならないで、さらに多結晶シリコン膜の抵抗素子やＴＦ
Ｔの熱処理の際に半導体基板の領域の表面にボイドが形
成されることによりオープン不良が発生することを防止
した半導体装置の製造方法を提供することである。
リサイド膜が半導体基板の領域に接触しかつ半導体基板
上に多結晶シリコン膜の抵抗素子やＴＦＴ等の素子が形
成される半導体装置の製造方法において、電極配線に不
都合な突起物が形成されずかつコンタクト抵抗が大きく
ならないで、さらに多結晶シリコン膜の抵抗素子やＴＦ
Ｔの熱処理の際に半導体基板の領域の表面にボイドが形
成されることによりオープン不良が発生することを防止
した半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】本発明の第１の特徴は、
半導体基板の一領域に接触する高融点金属シリサイド膜
および該高融点金属シリサイド膜上に被着されたシリコ
ン膜から該一領域に接続する電極配線を形成する工程
と、前記半導体基板の主面に設けられた絶縁膜上に多結
晶シリコン膜を堆積する工程と、前記多結晶シリコン膜
をパターニングして素子を形状形成する工程とを有し、
前記多結晶シリコン膜を堆積する工程以降の所定の時
点、例えば堆積後でパターニング前もしくはパターニン
グ後、あるいは堆積した多結晶シリコン膜への必要な不
純物の導入前もしくは導入後、に酸化性雰囲気で高温熱
処理を行なう半導体装置の製造方法にある。
半導体基板の一領域に接触する高融点金属シリサイド膜
および該高融点金属シリサイド膜上に被着されたシリコ
ン膜から該一領域に接続する電極配線を形成する工程
と、前記半導体基板の主面に設けられた絶縁膜上に多結
晶シリコン膜を堆積する工程と、前記多結晶シリコン膜
をパターニングして素子を形状形成する工程とを有し、
前記多結晶シリコン膜を堆積する工程以降の所定の時
点、例えば堆積後でパターニング前もしくはパターニン
グ後、あるいは堆積した多結晶シリコン膜への必要な不
純物の導入前もしくは導入後、に酸化性雰囲気で高温熱
処理を行なう半導体装置の製造方法にある。
【００１８】本発明の第２の特徴は、負荷素子、駆動用
絶縁ゲート電界効果トランジスタ（以下、駆動トランジ
スタ、と称す）および転送用絶縁ゲート電界効果トラン
ジスタ（以下、転送トランジスタ、と称す）を有し、前
記駆動トランジスタのソース領域が低電位電源線となる
電源電位膜に接続し、前記転送トランジスタのソースも
しくはドレイン領域となる不純物領域がビット線もしく
は反転ビット線に接続するＳＲＡＭを具備する半導体装
置を製造する方法において、高融点金属シリサイド膜お
よびシリコン膜を積層形成し、この両膜を同一平面形状
にパターニングすることにより、前記ソース領域に該高
融点金属シリサイド膜が被着しその上に該シリコン膜が
被着した前記電源電位膜を形成する工程と、前記電源電
位膜を被覆する層間絶縁膜を形成する工程と、前記層間
絶縁膜上に多結晶シリコン膜を堆積する工程と、前記多
結晶シリコン膜をパターニングして前記負荷素子を形状
形成する工程とを有し、前記多結晶シリコン膜を堆積す
る工程以降の所定の時点、例えば堆積後でパターニング
前もしくはパターニング後、あるいは堆積した多結晶シ
リコン膜への必要な不純物の導入前もしくは導入後、に
酸化性雰囲気で高温熱処理を行なう半導体装置の製造方
法にある。この際に前記不純物領域は、前記電源電位膜
の形成と同時に前記高融点金属シリサイド膜および前記
シリコン膜をパターニングして形成された接続パッド膜
を介して前記ビット線もしくは反転ビット線に接続する
ことができる。
絶縁ゲート電界効果トランジスタ（以下、駆動トランジ
スタ、と称す）および転送用絶縁ゲート電界効果トラン
ジスタ（以下、転送トランジスタ、と称す）を有し、前
記駆動トランジスタのソース領域が低電位電源線となる
電源電位膜に接続し、前記転送トランジスタのソースも
しくはドレイン領域となる不純物領域がビット線もしく
は反転ビット線に接続するＳＲＡＭを具備する半導体装
置を製造する方法において、高融点金属シリサイド膜お
よびシリコン膜を積層形成し、この両膜を同一平面形状
にパターニングすることにより、前記ソース領域に該高
融点金属シリサイド膜が被着しその上に該シリコン膜が
被着した前記電源電位膜を形成する工程と、前記電源電
位膜を被覆する層間絶縁膜を形成する工程と、前記層間
絶縁膜上に多結晶シリコン膜を堆積する工程と、前記多
結晶シリコン膜をパターニングして前記負荷素子を形状
形成する工程とを有し、前記多結晶シリコン膜を堆積す
る工程以降の所定の時点、例えば堆積後でパターニング
前もしくはパターニング後、あるいは堆積した多結晶シ
リコン膜への必要な不純物の導入前もしくは導入後、に
酸化性雰囲気で高温熱処理を行なう半導体装置の製造方
法にある。この際に前記不純物領域は、前記電源電位膜
の形成と同時に前記高融点金属シリサイド膜および前記
シリコン膜をパターニングして形成された接続パッド膜
を介して前記ビット線もしくは反転ビット線に接続する
ことができる。
【００１９】上記第１および第２の特徴において、高温
熱処理は酸素のみのドライ雰囲気もしくは酸素と水素を
混合したウエット雰囲気で７５０℃〜９５０℃の温度で
行なうことが好ましい。また、この高温熱処理は堆積さ
れた多結晶シリコン膜がその表面から２〜４０ｎｍの深
さ酸化されるように温度および時間を設定して行なうこ
とが好ましい。さらに、高融点金属シリサイド膜はスパ
ッタにより堆積されたモリブデンシリサイド膜，タング
ステンシリサイド膜またはチタンシリサイド膜であり、
また、シリコン膜はスパッタにより堆積された膜厚１０
〜５０ｎｍの膜であることが好ましい。またシリコン膜
は原子％で全体の８０％以上のシリコンを含有した膜で
あることが好ましい。また上記素子や負荷素子は抵抗素
子であることができる。あるいは上記素子や負荷素子は
ＴＦＴであることができる。
熱処理は酸素のみのドライ雰囲気もしくは酸素と水素を
混合したウエット雰囲気で７５０℃〜９５０℃の温度で
行なうことが好ましい。また、この高温熱処理は堆積さ
れた多結晶シリコン膜がその表面から２〜４０ｎｍの深
さ酸化されるように温度および時間を設定して行なうこ
とが好ましい。さらに、高融点金属シリサイド膜はスパ
ッタにより堆積されたモリブデンシリサイド膜，タング
ステンシリサイド膜またはチタンシリサイド膜であり、
また、シリコン膜はスパッタにより堆積された膜厚１０
〜５０ｎｍの膜であることが好ましい。またシリコン膜
は原子％で全体の８０％以上のシリコンを含有した膜で
あることが好ましい。また上記素子や負荷素子は抵抗素
子であることができる。あるいは上記素子や負荷素子は
ＴＦＴであることができる。
【００２０】
【作用】上記本発明の製造方法によれば、抵抗素子の抵
抗値のばらつきの抑制やＴＦＴのＯＮ／ＯＦＦ比を大き
くするための熱処理を酸化性雰囲気中で行なっても、上
面上のシリコン膜からシリコンの必要な供給を行ない、
これによりシリコン基板からのシリコンの供給を不必要
にするから、高融点シリサイド膜下にボイドが発生する
ことがない。
抗値のばらつきの抑制やＴＦＴのＯＮ／ＯＦＦ比を大き
くするための熱処理を酸化性雰囲気中で行なっても、上
面上のシリコン膜からシリコンの必要な供給を行ない、
これによりシリコン基板からのシリコンの供給を不必要
にするから、高融点シリサイド膜下にボイドが発生する
ことがない。
【００２１】したがって本発明をＳＲＡＭに適用した場
合、負荷抵抗素子の抵抗値のばらつきの抑制や負荷ＴＦ
ＴのＯＮ／ＯＦＦ比を大きくする向上のための高温熱処
理を行っても駆動トランジスタのソース領域と低電位電
源線となる電源電位膜（接地電位膜）とのオープン状態
による不良ＳＲＡＭ装置（不良チップ）が発生すること
がなくなる。
合、負荷抵抗素子の抵抗値のばらつきの抑制や負荷ＴＦ
ＴのＯＮ／ＯＦＦ比を大きくする向上のための高温熱処
理を行っても駆動トランジスタのソース領域と低電位電
源線となる電源電位膜（接地電位膜）とのオープン状態
による不良ＳＲＡＭ装置（不良チップ）が発生すること
がなくなる。
【００２２】
【実施例】以下図面を参照して本発明を説明する。
【００２３】図１は本発明の一実施例の半導体装置の製
造方法として多結晶シリコン膜から抵抗素子を形成する
一例を工程順に示した断面図である。
造方法として多結晶シリコン膜から抵抗素子を形成する
一例を工程順に示した断面図である。
【００２４】まず図１（Ａ）において、Ｐ型シリコン基
板１の主面にフィールドシリコン酸化膜およびその上の
ＢＰＳＧの層間絶縁膜から構成される絶縁膜３が形成さ
れ、主面より内部にトランジスタ等の素子を構成するソ
ース、ドレイン領域等のＮ型不純物領域２が形成され
る。このＮ型不純物領域２はリンまたは砒素を１０20／
ｃｍ2 程度に含有し、１００ｎｍ〜３００ｎｍの接合深
さを有している。
板１の主面にフィールドシリコン酸化膜およびその上の
ＢＰＳＧの層間絶縁膜から構成される絶縁膜３が形成さ
れ、主面より内部にトランジスタ等の素子を構成するソ
ース、ドレイン領域等のＮ型不純物領域２が形成され
る。このＮ型不純物領域２はリンまたは砒素を１０20／
ｃｍ2 程度に含有し、１００ｎｍ〜３００ｎｍの接合深
さを有している。
【００２５】また絶縁膜３の層間絶縁膜にＮ型不純物領
域２のコンタクト表面を露出するコンタクト孔５を形成
する。このコンタクト孔５は一辺が３００ｎｍ〜１μｍ
の四辺形の平面形状、例えば７００ｎｍ×７００ｎｍの
正方形の平面形状である。
域２のコンタクト表面を露出するコンタクト孔５を形成
する。このコンタクト孔５は一辺が３００ｎｍ〜１μｍ
の四辺形の平面形状、例えば７００ｎｍ×７００ｎｍの
正方形の平面形状である。
【００２６】その後、膜厚７０ｎｍ〜５００ｎｍのタン
グステンシリサイド（ＷＳｉ）膜，モリブデンシリサイ
ド（ＭｏＳｉ）膜，チタンシリサイド（ＴｉＳｉ）膜等
の高融点金属シリサイド膜６を全面にスパッタにより堆
積し、その上に膜厚１０〜５０ｎｍのシリコン膜７をス
パッタにより堆積する。下膜の高融点金属シリサイド膜
６にはＮ型不純物領域２とのコンタクト部におけるコン
タクト抵抗安定化のために、必要に応じて１０21／ｃｍ
3 程度のＮ型不純物をイオン注入により添加しておくこ
ともできる。
グステンシリサイド（ＷＳｉ）膜，モリブデンシリサイ
ド（ＭｏＳｉ）膜，チタンシリサイド（ＴｉＳｉ）膜等
の高融点金属シリサイド膜６を全面にスパッタにより堆
積し、その上に膜厚１０〜５０ｎｍのシリコン膜７をス
パッタにより堆積する。下膜の高融点金属シリサイド膜
６にはＮ型不純物領域２とのコンタクト部におけるコン
タクト抵抗安定化のために、必要に応じて１０21／ｃｍ
3 程度のＮ型不純物をイオン注入により添加しておくこ
ともできる。
【００２７】また上記タングステンシリサイド（ＷＳ
ｉ）膜，モリブデンシリサイド（ＭｏＳｉ）膜，チタン
シリサイド（ＴｉＳｉ）膜は半導体ＬＳＩ配線材料とし
ての前記した原子数組成比、すなわちＷ，Ｍｏ，Ｔｉ：
Ｓｉ＝１：２〜３となっている。
ｉ）膜，モリブデンシリサイド（ＭｏＳｉ）膜，チタン
シリサイド（ＴｉＳｉ）膜は半導体ＬＳＩ配線材料とし
ての前記した原子数組成比、すなわちＷ，Ｍｏ，Ｔｉ：
Ｓｉ＝１：２〜３となっている。
【００２８】またスパッタにより形成されたシリコン膜
７は多結晶もしくは非晶質の状態であり、シリコンが原
子％（モル％）で全体の８０％以上含有した組成となっ
ている。例えばシリコン膜がシリコンを主成分としてこ
れにＷを含有した膜である場合には、｛（Ｓｉの原子
数）／（Ｓｉの原子数＋Ｗの原子数）｝×１００が８０
以上で本発明の効果が得られる。したがってシリコン膜
７はＳｉ原子１００％の純シリコン膜であることができ
る。あるいはシリコン膜７はＳｉ原子９０％，Ｗ原子１
０％の膜、すなわち原子数組成比Ｗ：Ｓｉ＝１：９の膜
であることができる。
７は多結晶もしくは非晶質の状態であり、シリコンが原
子％（モル％）で全体の８０％以上含有した組成となっ
ている。例えばシリコン膜がシリコンを主成分としてこ
れにＷを含有した膜である場合には、｛（Ｓｉの原子
数）／（Ｓｉの原子数＋Ｗの原子数）｝×１００が８０
以上で本発明の効果が得られる。したがってシリコン膜
７はＳｉ原子１００％の純シリコン膜であることができ
る。あるいはシリコン膜７はＳｉ原子９０％，Ｗ原子１
０％の膜、すなわち原子数組成比Ｗ：Ｓｉ＝１：９の膜
であることができる。
【００２９】その後、積層された両膜７，６をパターニ
ングすることにより、コンタクト孔５を通してＮ型不純
物領域２の表面に接触し絶縁膜３上を延在する電極配線
１０を高融点金属シリサイド膜６およびシリコン膜７か
ら形成する。そして全体的に層間絶縁膜４をシリコン酸
化膜もしくはＢＰＳＧ膜から形成する。
ングすることにより、コンタクト孔５を通してＮ型不純
物領域２の表面に接触し絶縁膜３上を延在する電極配線
１０を高融点金属シリサイド膜６およびシリコン膜７か
ら形成する。そして全体的に層間絶縁膜４をシリコン酸
化膜もしくはＢＰＳＧ膜から形成する。
【００３０】次に、図１（Ｂ）において、層間絶縁膜４
上に多結晶シリコン膜８をＣＶＤ法により堆積しこれを
パターニングすることにより、多結晶シリコン膜８の高
抵抗部の抵抗素子８を形成する。このままでは同一半導
体ウエハもしくは同一半導体チップの各箇所に同様に形
成された抵抗素子８間の層抵抗が大きくばらついた状態
である。例えば、多結晶シリコン膜８の膜厚が１００ｎ
ｍの時に層抵抗は数百ＧΩ／□を平均として前後１桁ま
でばらついている。
上に多結晶シリコン膜８をＣＶＤ法により堆積しこれを
パターニングすることにより、多結晶シリコン膜８の高
抵抗部の抵抗素子８を形成する。このままでは同一半導
体ウエハもしくは同一半導体チップの各箇所に同様に形
成された抵抗素子８間の層抵抗が大きくばらついた状態
である。例えば、多結晶シリコン膜８の膜厚が１００ｎ
ｍの時に層抵抗は数百ＧΩ／□を平均として前後１桁ま
でばらついている。
【００３１】次に、図１（Ｃ）において、上記ばらつき
範囲を縮小するために、酸素単独（ドライ酸化雰囲気）
もしくは水素＋酸素（ウェット酸化雰囲気）の酸化性雰
囲気で７５０℃〜９５０℃の高温熱処理を常圧で行って
多結晶シリコン膜の表面から２ｎｍ〜２０ｎｍ深さ酸化
する。これにより表面に膜厚４ｎｍ〜４０ｎｍの薄いシ
リコン酸化膜９が形成して抵抗素子８を層抵抗のばらつ
きを抑制した抵抗素子８Ａにする。
範囲を縮小するために、酸素単独（ドライ酸化雰囲気）
もしくは水素＋酸素（ウェット酸化雰囲気）の酸化性雰
囲気で７５０℃〜９５０℃の高温熱処理を常圧で行って
多結晶シリコン膜の表面から２ｎｍ〜２０ｎｍ深さ酸化
する。これにより表面に膜厚４ｎｍ〜４０ｎｍの薄いシ
リコン酸化膜９が形成して抵抗素子８を層抵抗のばらつ
きを抑制した抵抗素子８Ａにする。
【００３２】このような熱処理を行った後の多結晶シリ
コン膜の抵抗素子８Ａの層抵抗のばらつきは、同一の半
導体ウエハ内で例えば、数ＴΩを平均値として１／２倍
〜２倍の範囲内に抑制され実用上支障がない状態とな
る。
コン膜の抵抗素子８Ａの層抵抗のばらつきは、同一の半
導体ウエハ内で例えば、数ＴΩを平均値として１／２倍
〜２倍の範囲内に抑制され実用上支障がない状態とな
る。
【００３３】一方このような高温熱処理を行なっても高
融点金属シリサイド膜６と接触しているＮ型不純物領域
２の表面には、シリコン膜７の存在によりボイド（図
７）は何ら発生せず良好コンタクト状態となっている。
融点金属シリサイド膜６と接触しているＮ型不純物領域
２の表面には、シリコン膜７の存在によりボイド（図
７）は何ら発生せず良好コンタクト状態となっている。
【００３４】図１では多結晶シリコン膜８から抵抗素子
を形成する場合を示したが、多結晶シリコン膜８からＴ
ＦＴを形成する場合は、図１（Ｂ）において、層間絶縁
膜４の所定箇所上にゲート電極およびゲート絶縁膜を積
層し、ゲート絶縁膜および層間絶縁膜４の上表面に多結
晶シリコン膜８を被着形成し、ゲート絶縁膜上の多結晶
シリコン膜８の箇所をチャネル領域とし、その両側の多
結晶シリコン膜８の箇所をソース、ドレイン領域とす
る。そして上記抵抗素子の熱処理と同様にＴＦＴのＯＮ
／ＯＦＦ比を向上するために、酸素単独（ドライ酸化雰
囲気）もしくは水素＋酸素（ウェット酸化雰囲気）の酸
化性雰囲気で７５０℃〜９５０℃の高温熱処理を常圧で
行って多結晶シリコン膜の表面から、すなわちチャネル
領域のゲート絶縁膜と反対方向の面およびこれにつなが
るソース、ドレインの面から、２ｎｍ〜２０ｎｍ深さ、
酸化する。これによりこの面に膜厚４ｎｍ〜４０ｎｍの
薄いシリコン酸化膜が形成してＯＮ／ＯＦＦ比を向上し
たＴＦＴとなる。
を形成する場合を示したが、多結晶シリコン膜８からＴ
ＦＴを形成する場合は、図１（Ｂ）において、層間絶縁
膜４の所定箇所上にゲート電極およびゲート絶縁膜を積
層し、ゲート絶縁膜および層間絶縁膜４の上表面に多結
晶シリコン膜８を被着形成し、ゲート絶縁膜上の多結晶
シリコン膜８の箇所をチャネル領域とし、その両側の多
結晶シリコン膜８の箇所をソース、ドレイン領域とす
る。そして上記抵抗素子の熱処理と同様にＴＦＴのＯＮ
／ＯＦＦ比を向上するために、酸素単独（ドライ酸化雰
囲気）もしくは水素＋酸素（ウェット酸化雰囲気）の酸
化性雰囲気で７５０℃〜９５０℃の高温熱処理を常圧で
行って多結晶シリコン膜の表面から、すなわちチャネル
領域のゲート絶縁膜と反対方向の面およびこれにつなが
るソース、ドレインの面から、２ｎｍ〜２０ｎｍ深さ、
酸化する。これによりこの面に膜厚４ｎｍ〜４０ｎｍの
薄いシリコン酸化膜が形成してＯＮ／ＯＦＦ比を向上し
たＴＦＴとなる。
【００３５】このような熱処理を行った場合のＴＦＴは
７〜８桁のＯＮ／ＯＦＦ比を確保している。
７〜８桁のＯＮ／ＯＦＦ比を確保している。
【００３６】次に図２乃至図５を参照して本発明をＳＲ
ＡＭ装置に適用した実施例を説明する。
ＡＭ装置に適用した実施例を説明する。
【００３７】図２はＳＲＡＭセルの回路を示す回路図で
あり、このようなＳＲＡＭセルがＳＲＡＭ装置のメモリ
ー領域に多数配列されている。高電位電源線である正電
位ののＶｃｃ線と低電位電源線である接地電位（零電
位）のＧＮＤ線との間に直列接続された第１の負荷素子
としての第１の負荷抵抗Ｒ1 および第１の駆動トランジ
スタＴ1 と、同様にＶｃｃ線とＧＮＤ線との間に直列接
続された第２の負荷素子としての第２の負荷抵抗Ｒ2 お
よび第２の駆動トランジスタＴ2 とを有し、第１の負荷
抵抗Ｒ1 の一端、第１の駆動トランジスタＴ1 のドレイ
ン領域および第２の駆動トランジスタＴ2 のゲート電極
が接続して第１の節点Ａ1 を形成し、第２の負荷抵抗Ｒ
2 の一端、第２の駆動トランジスタＴ2 のドレイン領域
および第１の駆動トランジスタＴ1 のゲート電極が接続
して第２の節点Ａ2 を形成してフリップフロップを構成
している。
あり、このようなＳＲＡＭセルがＳＲＡＭ装置のメモリ
ー領域に多数配列されている。高電位電源線である正電
位ののＶｃｃ線と低電位電源線である接地電位（零電
位）のＧＮＤ線との間に直列接続された第１の負荷素子
としての第１の負荷抵抗Ｒ1 および第１の駆動トランジ
スタＴ1 と、同様にＶｃｃ線とＧＮＤ線との間に直列接
続された第２の負荷素子としての第２の負荷抵抗Ｒ2 お
よび第２の駆動トランジスタＴ2 とを有し、第１の負荷
抵抗Ｒ1 の一端、第１の駆動トランジスタＴ1 のドレイ
ン領域および第２の駆動トランジスタＴ2 のゲート電極
が接続して第１の節点Ａ1 を形成し、第２の負荷抵抗Ｒ
2 の一端、第２の駆動トランジスタＴ2 のドレイン領域
および第１の駆動トランジスタＴ1 のゲート電極が接続
して第２の節点Ａ2 を形成してフリップフロップを構成
している。
【００３８】尚、負荷素子にＴＦＴを用いる場合には、
図２に示す第１および第２の負荷抵抗Ｒ1 ，Ｒ2 を第１
および第２のＴＦＴに置換えればよい。
図２に示す第１および第２の負荷抵抗Ｒ1 ，Ｒ2 を第１
および第２のＴＦＴに置換えればよい。
【００３９】さらに第１の転送トランジスタＴ3 のソー
スおよびドレイン領域のうちの一方の領域がビット線Ｂ
Ｌと接続して第３の節点Ｂ1 を形成し、他方の領域が第
１の駆動トランジスタＴ1 のドレイン領域と共通に形成
され、ゲート電極が第１のワード線Ｗ1 に接続してい
る。同様に、第２の転送転送トランジスタＴ4 のソース
およびドレイン領域のうちの一方の領域が反転ビット線
ＲＢＬと接続して第４の節点Ｂ2 を形成し、他方の領域
が第２の駆動トランジスタＴ2 のドレイン領域と共通に
形成され、ゲート電極が第２のワード線Ｗ2 に接続して
いる。尚、第１および第２のワ−ド線Ｗ1 ，Ｗ2 はメモ
リ−領域の外側でワード線Ｗから分岐した線であり、両
者には同一の信号が伝達される。
スおよびドレイン領域のうちの一方の領域がビット線Ｂ
Ｌと接続して第３の節点Ｂ1 を形成し、他方の領域が第
１の駆動トランジスタＴ1 のドレイン領域と共通に形成
され、ゲート電極が第１のワード線Ｗ1 に接続してい
る。同様に、第２の転送転送トランジスタＴ4 のソース
およびドレイン領域のうちの一方の領域が反転ビット線
ＲＢＬと接続して第４の節点Ｂ2 を形成し、他方の領域
が第２の駆動トランジスタＴ2 のドレイン領域と共通に
形成され、ゲート電極が第２のワード線Ｗ2 に接続して
いる。尚、第１および第２のワ−ド線Ｗ1 ，Ｗ2 はメモ
リ−領域の外側でワード線Ｗから分岐した線であり、両
者には同一の信号が伝達される。
【００４０】図２において２点鎖線８０で囲んだ二つの
部分および２点鎖線９０で囲んだ二つの部分はそれぞれ
同一の構造となっているから図３乃至図５において同じ
図面で製造方法を説明する。
部分および２点鎖線９０で囲んだ二つの部分はそれぞれ
同一の構造となっているから図３乃至図５において同じ
図面で製造方法を説明する。
【００４１】また図３乃至図５において部分８０と部分
９０とはたがいに直角方向の断面図であり、２点鎖線１
００はメモリー領域で第１の方向に配列するＳＲＡＭセ
ル間の仮想境界線であり、同様に、２点鎖線２００はメ
モリー領域で第１の方向と直角の第２の方向に配列する
ＳＲＡＭセル間の仮想境界線である。
９０とはたがいに直角方向の断面図であり、２点鎖線１
００はメモリー領域で第１の方向に配列するＳＲＡＭセ
ル間の仮想境界線であり、同様に、２点鎖線２００はメ
モリー領域で第１の方向と直角の第２の方向に配列する
ＳＲＡＭセル間の仮想境界線である。
【００４２】まず図３（Ａ）において、Ｐ型シリコン基
板１の主面に選択酸化法により厚いフィ−ルド絶縁膜３
を形成し、このフィ−ルド絶縁膜３に区画された素子領
域に薄いゲート絶縁膜１１を形成する。
板１の主面に選択酸化法により厚いフィ−ルド絶縁膜３
を形成し、このフィ−ルド絶縁膜３に区画された素子領
域に薄いゲート絶縁膜１１を形成する。
【００４３】その後、ゲート絶縁膜１１上にＮ型不純物
を高濃度に含有した第１および第２のゲート電極３１，
３２を形成し、ゲート絶縁膜およびゲート電極の側面に
側壁絶縁膜１２を形成し、Ｎ型不純物を基板に導入して
第１乃至第４のＮ型不純物領域２１，２２，２３，２４
を形成する。
を高濃度に含有した第１および第２のゲート電極３１，
３２を形成し、ゲート絶縁膜およびゲート電極の側面に
側壁絶縁膜１２を形成し、Ｎ型不純物を基板に導入して
第１乃至第４のＮ型不純物領域２１，２２，２３，２４
を形成する。
【００４４】第１のＮ型不純物領域２１は、第１の転送
トランジスタＴ3 （もしくは第２の転送トランジスタＴ
4 ）のソースおよびドレイン領域のうちの一方の領域で
ありビット線ＢＬ（もしくは反転ビット線ＲＢＬ）に電
気的に接続される。この接続が第３の節点Ｂ1 （もしく
は第４の節点Ｂ2 ）（図２）となる。
トランジスタＴ3 （もしくは第２の転送トランジスタＴ
4 ）のソースおよびドレイン領域のうちの一方の領域で
ありビット線ＢＬ（もしくは反転ビット線ＲＢＬ）に電
気的に接続される。この接続が第３の節点Ｂ1 （もしく
は第４の節点Ｂ2 ）（図２）となる。
【００４５】第２のＮ型不純物領域２２は、第１の転送
トランジスタＴ3 （もしくは第２の転送トランジスタＴ
4 ）のソースおよびドレイン領域のうちの他方の領域お
よび第１の駆動トランジスタＴ1 （もしくは第２の駆動
トランジスタＴ2 ）のドレイン領域となり、第１の節点
Ａ1 （もしくは第２の節点Ａ2 ）（図２）の箇所とな
る。
トランジスタＴ3 （もしくは第２の転送トランジスタＴ
4 ）のソースおよびドレイン領域のうちの他方の領域お
よび第１の駆動トランジスタＴ1 （もしくは第２の駆動
トランジスタＴ2 ）のドレイン領域となり、第１の節点
Ａ1 （もしくは第２の節点Ａ2 ）（図２）の箇所とな
る。
【００４６】第３のＮ型不純物領域２３は、第２の駆動
トランジスタＴ2 （もしくは第１の駆動トランジスタＴ
1 ）のドレイン領域および第２の転送トランジスタＴ4
（もしくは第３の転送トランジスタＴ3 ）のソースおよ
びドレイン領域のうちの他方となる領域であり、第２の
節点Ａ2 （もしくは第１の節点Ａ1 ）（図２）の箇所と
なる。
トランジスタＴ2 （もしくは第１の駆動トランジスタＴ
1 ）のドレイン領域および第２の転送トランジスタＴ4
（もしくは第３の転送トランジスタＴ3 ）のソースおよ
びドレイン領域のうちの他方となる領域であり、第２の
節点Ａ2 （もしくは第１の節点Ａ1 ）（図２）の箇所と
なる。
【００４７】第４のＮ型不純物領域２４は、第２の駆動
トランジスタＴ2 （もしくは第１の駆動トランジスタＴ
1 ）のソース領域でここに低電位電源線である接地電位
（ＧＮＤ）膜が接続される。
トランジスタＴ2 （もしくは第１の駆動トランジスタＴ
1 ）のソース領域でここに低電位電源線である接地電位
（ＧＮＤ）膜が接続される。
【００４８】第１のゲート電極３１は、第１のワード線
Ｗ1 （もしくは第２のワード線Ｗ2）のゲート絶縁膜１
１上の箇所を第１の転送トランジスタＴ3 （もしくは第
２の転送トランジスタＴ4 ）のゲート電極としたもので
ある。
Ｗ1 （もしくは第２のワード線Ｗ2）のゲート絶縁膜１
１上の箇所を第１の転送トランジスタＴ3 （もしくは第
２の転送トランジスタＴ4 ）のゲート電極としたもので
ある。
【００４９】第２のゲート電極３２は、第２の駆動トラ
ンジスタＴ2 （もしくは第１の駆動トランジスタＴ1 ）
のゲート電極であり、そのゲート絶縁膜１１上からフィ
−ルド絶縁膜３上を延在して第１の駆動トランジスタＴ
1 （もしくは第２の駆動トランジスタＴ2 ）のドレイン
領域２２に接続して第１の節点Ａ1 （もしくは第２の節
点Ａ2 ）を形成している。
ンジスタＴ2 （もしくは第１の駆動トランジスタＴ1 ）
のゲート電極であり、そのゲート絶縁膜１１上からフィ
−ルド絶縁膜３上を延在して第１の駆動トランジスタＴ
1 （もしくは第２の駆動トランジスタＴ2 ）のドレイン
領域２２に接続して第１の節点Ａ1 （もしくは第２の節
点Ａ2 ）を形成している。
【００５０】次に、図３（Ｂ）において、シリコン酸化
膜からなる第１の層間絶縁膜４１を全体的に形成し、そ
こに第１および第４のＮ型不純物領域２１，２４に達す
るコンタクト孔５１，５２をそれぞれ形成する。
膜からなる第１の層間絶縁膜４１を全体的に形成し、そ
こに第１および第４のＮ型不純物領域２１，２４に達す
るコンタクト孔５１，５２をそれぞれ形成する。
【００５１】その後、図１の高融点シリサイド膜６と同
様の高融点シリサイド膜１６、例えばモリブデンシリサ
イド（ＭｏＳｉ）膜をスパッタにより膜厚７０ｎｍ〜５
００ｎｍに堆積し、その上に図１のシリコン膜７と同様
のシリコン膜１７をスパッタにより膜厚１０〜５０ｎｍ
に堆積する。
様の高融点シリサイド膜１６、例えばモリブデンシリサ
イド（ＭｏＳｉ）膜をスパッタにより膜厚７０ｎｍ〜５
００ｎｍに堆積し、その上に図１のシリコン膜７と同様
のシリコン膜１７をスパッタにより膜厚１０〜５０ｎｍ
に堆積する。
【００５２】その後、この積層された膜１７，１６をパ
ターニングして、コンタクト孔５１を通して一端側が第
１のＮ型不純物領域２１に接続され他端側がビット線Ｂ
Ｌ（もしくは反転ビット線ＲＢＬ）に接続する接続パッ
ト膜（通称、座布団）２０を形成し、またコンタクト孔
５２を通して第４のＮ型不純物領域２４に接続されて第
１の層間絶縁膜４１上を延在する接地電位膜３０を形成
する。
ターニングして、コンタクト孔５１を通して一端側が第
１のＮ型不純物領域２１に接続され他端側がビット線Ｂ
Ｌ（もしくは反転ビット線ＲＢＬ）に接続する接続パッ
ト膜（通称、座布団）２０を形成し、またコンタクト孔
５２を通して第４のＮ型不純物領域２４に接続されて第
１の層間絶縁膜４１上を延在する接地電位膜３０を形成
する。
【００５３】次に、図４（Ａ）において、シリコン酸化
膜からなる第２の層間絶縁膜４２を全体的に形成し、第
２および第１の層間絶縁膜４２，４１を貫通して第２の
Ｎ型不純物領域２２に達するコンタクト孔（通称、共通
コンタクト孔）５３を形成する。
膜からなる第２の層間絶縁膜４２を全体的に形成し、第
２および第１の層間絶縁膜４２，４１を貫通して第２の
Ｎ型不純物領域２２に達するコンタクト孔（通称、共通
コンタクト孔）５３を形成する。
【００５４】その後、コンタクト孔５３内から第２の層
間絶縁膜４２上に、例えば膜厚１００ｎｍの多結晶シリ
コン膜をＣＶＤ法により堆積しこれをパターニングして
得られた多結晶シリコン膜パターンのうち、抵抗素子Ｒ
1 （もしくはＲ2 ）７１となる領域をマスクして他の領
域にＮ型不純物をイオン注入法で導入して、抵抗素子７
１を第２のＮ型不純物領域２２に接続して第１の節点Ａ
1 （もしくは第２の節点Ａ2 ）を構成する接続部７２を
形成し、かつ高電位電源線のＶｃｃ線７３を形成する。
間絶縁膜４２上に、例えば膜厚１００ｎｍの多結晶シリ
コン膜をＣＶＤ法により堆積しこれをパターニングして
得られた多結晶シリコン膜パターンのうち、抵抗素子Ｒ
1 （もしくはＲ2 ）７１となる領域をマスクして他の領
域にＮ型不純物をイオン注入法で導入して、抵抗素子７
１を第２のＮ型不純物領域２２に接続して第１の節点Ａ
1 （もしくは第２の節点Ａ2 ）を構成する接続部７２を
形成し、かつ高電位電源線のＶｃｃ線７３を形成する。
【００５５】尚、負荷素子としてＴＦＴを用いる場合に
は、第２の層間絶縁膜４２の所定箇所上にゲート電極お
よびゲート絶縁膜の積層構造を形成し、この積層構造を
覆って第２の層間絶縁膜４２上に多結晶シリコン膜を形
成する。またゲート絶縁膜上の多結晶シリコン膜のチャ
ネル領域となる箇所の両側にＰ型不純物をイオン注入し
てＴＦＴのソース、ドレイン領域を形成する。
は、第２の層間絶縁膜４２の所定箇所上にゲート電極お
よびゲート絶縁膜の積層構造を形成し、この積層構造を
覆って第２の層間絶縁膜４２上に多結晶シリコン膜を形
成する。またゲート絶縁膜上の多結晶シリコン膜のチャ
ネル領域となる箇所の両側にＰ型不純物をイオン注入し
てＴＦＴのソース、ドレイン領域を形成する。
【００５６】次に、図４（Ｂ）において、酸化性雰囲気
で７５０℃〜９５０℃の高温熱処理を常圧で行って多結
晶シリコン膜の表面から２ｎｍ〜２０ｎｍ深さ酸化す
る。これにより表面に膜厚４ｎｍ〜４０ｎｍの薄いシリ
コン酸化膜１９が形成する。
で７５０℃〜９５０℃の高温熱処理を常圧で行って多結
晶シリコン膜の表面から２ｎｍ〜２０ｎｍ深さ酸化す
る。これにより表面に膜厚４ｎｍ〜４０ｎｍの薄いシリ
コン酸化膜１９が形成する。
【００５７】このような熱処理を行った後の多結晶シリ
コン膜の抵抗素子７１Ａの層抵抗のばらつきは、例え
ば、数ＴΩを平均値として１／２倍〜２倍の範囲内に抑
制され実用上支障がない状態となる。
コン膜の抵抗素子７１Ａの層抵抗のばらつきは、例え
ば、数ＴΩを平均値として１／２倍〜２倍の範囲内に抑
制され実用上支障がない状態となる。
【００５８】同様に多結晶シリコン膜から負荷素子とし
てのＴＦＴを形成する場合には、このＴＦＴのＯＮ／Ｏ
ＦＦ比は７〜８桁となり実用上支障がない状態となる。
てのＴＦＴを形成する場合には、このＴＦＴのＯＮ／Ｏ
ＦＦ比は７〜８桁となり実用上支障がない状態となる。
【００５９】一方このような高温熱処理を行なっても接
続パッド膜２０および接地電位膜３０の高融点金属シリ
サイド膜１６とそれぞれ接触している第１および第４の
Ｎ型不純物領域２１，２４の表面には、シリコン膜１７
の存在によりボイドはほとんど発生せず良好コンタクト
状態となっており、負荷素子の上記高温熱処理による不
良チップの発生が無くなる。
続パッド膜２０および接地電位膜３０の高融点金属シリ
サイド膜１６とそれぞれ接触している第１および第４の
Ｎ型不純物領域２１，２４の表面には、シリコン膜１７
の存在によりボイドはほとんど発生せず良好コンタクト
状態となっており、負荷素子の上記高温熱処理による不
良チップの発生が無くなる。
【００６０】なお、上記説明では多結晶シリコン膜のパ
ターニングおよび他の領域への不純物の導入後に抵抗素
子やＴＦＴの熱処理を行なっている。しかしながらこの
熱処理を多結晶シリコン膜の堆積後でパターニング前に
行なってもよい。この場合には薄いシリコン酸化膜１９
も同時にパターニングされる。あるいはこの熱処理を多
結晶シリコン膜のパターニング後で他の領域への不純物
の導入前に行ってもよい。そして他の領域への不純物の
イオン注入は薄いシリコン酸化膜１９を十分に通過する
から、上記のようにステップを変更しても接続部７２お
よびＶｃｃ線７３の形成あるいはＴＦＴのソース、ドレ
イン領域の形成に支障はない。
ターニングおよび他の領域への不純物の導入後に抵抗素
子やＴＦＴの熱処理を行なっている。しかしながらこの
熱処理を多結晶シリコン膜の堆積後でパターニング前に
行なってもよい。この場合には薄いシリコン酸化膜１９
も同時にパターニングされる。あるいはこの熱処理を多
結晶シリコン膜のパターニング後で他の領域への不純物
の導入前に行ってもよい。そして他の領域への不純物の
イオン注入は薄いシリコン酸化膜１９を十分に通過する
から、上記のようにステップを変更しても接続部７２お
よびＶｃｃ線７３の形成あるいはＴＦＴのソース、ドレ
イン領域の形成に支障はない。
【００６１】次に、図５において、シリコン酸化膜によ
る第３の層間絶縁膜４３を全体的に形成し、この第３お
よび第２の層間絶縁膜４３，４２に接続パッド膜２０の
他端側に達するコンタクト孔（通称、ビットコンタクト
孔）５４を形成する。その後、アルミニウム膜１８によ
り、コンタクト孔５４を通して接続パッド膜２０に接続
し、この接続パッド膜２０を通して第１のＮ型不純物領
域２１に電気的に接続するビット線ＢＬ（もしくは反転
ビット線ＲＢＬ）を形成する。
る第３の層間絶縁膜４３を全体的に形成し、この第３お
よび第２の層間絶縁膜４３，４２に接続パッド膜２０の
他端側に達するコンタクト孔（通称、ビットコンタクト
孔）５４を形成する。その後、アルミニウム膜１８によ
り、コンタクト孔５４を通して接続パッド膜２０に接続
し、この接続パッド膜２０を通して第１のＮ型不純物領
域２１に電気的に接続するビット線ＢＬ（もしくは反転
ビット線ＲＢＬ）を形成する。
【００６２】なお、上記ＳＲＡＭの実施例では接地電位
膜（電源電位膜）および接続パッド膜の両者に本発明の
積層電極配線構造を適用した場合を例示した。しかし例
えば、抵抗素子やＴＦＴに対する高温熱処理が完了した
あとの図５の工程において第３乃至第１の層間絶縁膜を
貫通したコンタクト孔を形成してビット線もしくは反転
ビット線を不純物領域に接続するようなタイプのＳＲＡ
Ｍにおいては、本発明の積層電極配線構造の適用は接地
電位膜（電源電位膜）だけとなる。
膜（電源電位膜）および接続パッド膜の両者に本発明の
積層電極配線構造を適用した場合を例示した。しかし例
えば、抵抗素子やＴＦＴに対する高温熱処理が完了した
あとの図５の工程において第３乃至第１の層間絶縁膜を
貫通したコンタクト孔を形成してビット線もしくは反転
ビット線を不純物領域に接続するようなタイプのＳＲＡ
Ｍにおいては、本発明の積層電極配線構造の適用は接地
電位膜（電源電位膜）だけとなる。
【００６３】
【発明の効果】以上説明したように本発明の製造方法に
よれば、抵抗素子の抵抗値のばらつきの抑制やＴＦＴの
ＯＮ／ＯＦＦ比を向上する高温熱処理を酸化性雰囲気中
で行なっても、電極配線を構成する高融点金属シリサイ
ド膜上のシリコン膜からシリコンが高融点金属シリサイ
ド膜に供給されるので高融点シリサイド膜下のシリコン
基板の領域にボイドが発生しない。これにより電極配線
と基板の領域との確実な接続が保障され、かつ抵抗素子
の抵抗値のばらつきの抑制またはＴＦＴの性能向上を図
ることができる。すなわち電極配線と領域間のオープン
不良を懸念することなく、抵抗素子やＴＦＴの必要な熱
処理を行なうことができる。
よれば、抵抗素子の抵抗値のばらつきの抑制やＴＦＴの
ＯＮ／ＯＦＦ比を向上する高温熱処理を酸化性雰囲気中
で行なっても、電極配線を構成する高融点金属シリサイ
ド膜上のシリコン膜からシリコンが高融点金属シリサイ
ド膜に供給されるので高融点シリサイド膜下のシリコン
基板の領域にボイドが発生しない。これにより電極配線
と基板の領域との確実な接続が保障され、かつ抵抗素子
の抵抗値のばらつきの抑制またはＴＦＴの性能向上を図
ることができる。すなわち電極配線と領域間のオープン
不良を懸念することなく、抵抗素子やＴＦＴの必要な熱
処理を行なうことができる。
【００６４】例えば、膜厚１００ｎｍの多結晶シリコン
膜から構成され、安定化熱処理前は同一の半導体ウエハ
内で層抵抗が数百ＧΩ／□を平均に前後１桁、すなわち
数十ＧΩ／□〜数ＴΩ／□ばらついていた抵抗素子が、
酸素のみのドライ雰囲気もしくは酸素と水素を混合した
ウエット雰囲気で抵抗素子を形成する多結晶シリコン膜
がその表面から２〜４０ｎｍの深さ酸化されるように７
５０℃〜９５０℃間の所定の温度および５分から１時間
の間の所定の時間を設定して行なうことにより、層抵抗
のばらつきが数ＴΩ／□を平均値として１／２倍〜２倍
の範囲内に抑制されて実用上支障がない状態になる。
膜から構成され、安定化熱処理前は同一の半導体ウエハ
内で層抵抗が数百ＧΩ／□を平均に前後１桁、すなわち
数十ＧΩ／□〜数ＴΩ／□ばらついていた抵抗素子が、
酸素のみのドライ雰囲気もしくは酸素と水素を混合した
ウエット雰囲気で抵抗素子を形成する多結晶シリコン膜
がその表面から２〜４０ｎｍの深さ酸化されるように７
５０℃〜９５０℃間の所定の温度および５分から１時間
の間の所定の時間を設定して行なうことにより、層抵抗
のばらつきが数ＴΩ／□を平均値として１／２倍〜２倍
の範囲内に抑制されて実用上支障がない状態になる。
【００６５】あるいは例えば、膜厚７０ｎｍの多結晶シ
リコン膜からチャネル部が構成され、熱処理前は同一の
半導体ウエハ内でＯＮ／ＯＦＦ比が６桁程度であったＴ
ＦＴが、酸素のみのドライ雰囲気もしくは酸素と水素を
混合したウエット雰囲気でＴＦＴのチャネル領域を形成
する多結晶シリコン膜がその上面から２〜４０ｎｍの深
さ酸化されるように７５０℃〜９５０℃間の所定の温度
および５分から１時間の間の所定の時間を設定して行な
うことにより、ＯＮ／ＯＦＦ比が７〜８桁程度まで向上
して実用上支障がない状態になる。
リコン膜からチャネル部が構成され、熱処理前は同一の
半導体ウエハ内でＯＮ／ＯＦＦ比が６桁程度であったＴ
ＦＴが、酸素のみのドライ雰囲気もしくは酸素と水素を
混合したウエット雰囲気でＴＦＴのチャネル領域を形成
する多結晶シリコン膜がその上面から２〜４０ｎｍの深
さ酸化されるように７５０℃〜９５０℃間の所定の温度
および５分から１時間の間の所定の時間を設定して行な
うことにより、ＯＮ／ＯＦＦ比が７〜８桁程度まで向上
して実用上支障がない状態になる。
【００６６】そしてこのような高温熱処理によっても高
融点金属シリサイド膜とシリコン膜との積層構造の電極
配線とそれが接続する基板領域との間のオープン不良は
発生しない。そして配線材料として適切な組成の高融点
金属シリサイド膜が基板領域に被着しその上にシリコン
膜が載置されているから、電極配線に不都合な突起が形
成することなく、かつコンタクト抵抗が小のコンタクト
構造となっている。
融点金属シリサイド膜とシリコン膜との積層構造の電極
配線とそれが接続する基板領域との間のオープン不良は
発生しない。そして配線材料として適切な組成の高融点
金属シリサイド膜が基板領域に被着しその上にシリコン
膜が載置されているから、電極配線に不都合な突起が形
成することなく、かつコンタクト抵抗が小のコンタクト
構造となっている。
【００６７】このような本発明をＳＲＡＭに適用した場
合、本発明の積層電極構造を駆動トランジスタのソース
領域に接続する電源電位膜あるいはこの電源電位膜およ
び転送トランジスタの不純物領域とビット線、反転ビッ
ト線とを接続する接続パッド膜に用いることにより、多
結晶シリコン膜による負荷素子に対する高温熱処理を行
っても、駆動トランジスタのソース領域と電源電位膜と
のオープン状態やビット線、反転ビット線と転送ゲート
の不純物領域との間のオープン状態による不良ＳＲＡＭ
セル（不良ビット）による不良ＳＲＡＭ装置（不良チッ
プ）の発生がなくなる。
合、本発明の積層電極構造を駆動トランジスタのソース
領域に接続する電源電位膜あるいはこの電源電位膜およ
び転送トランジスタの不純物領域とビット線、反転ビッ
ト線とを接続する接続パッド膜に用いることにより、多
結晶シリコン膜による負荷素子に対する高温熱処理を行
っても、駆動トランジスタのソース領域と電源電位膜と
のオープン状態やビット線、反転ビット線と転送ゲート
の不純物領域との間のオープン状態による不良ＳＲＡＭ
セル（不良ビット）による不良ＳＲＡＭ装置（不良チッ
プ）の発生がなくなる。
【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２】ＳＲＡＭセルの回路を示す回路図である。
【図３】本発明をＳＲＡＭの製造方法に適用した場合の
実施例を工程順に示す断面図である。
実施例を工程順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】図４の続きの工程を示す断面図である。
【図６】従来技術を工程順に示す断面図である。
【図７】従来技術の問題点を説明する断面図である。
１ Ｐ型シリコン基板 ２，２１，２２，２３，２４ Ｎ型不純物領域 ３ 絶縁膜、フィールド絶縁膜 ４，４１，４２，４３ 層間絶縁膜 ５，５１，５２，５３，５４ コンタクト孔 ６，１６，９６ 高融点金属シリサイド膜 ７，１７ シリコン膜 ８ 多結晶シリコン膜（抵抗素子） ８Ａ，７１Ａ 高温熱処理後の多結晶シリコン抵抗素
子 ９，１９ 薄いシリコン酸化膜 １０ 電極配線 １１ ゲート絶縁膜 １２ 側壁絶縁膜 １８ アルミニウム膜 ２０ 接続パッド膜 ３０ 接地電位膜 ３１，３２ ゲート電極 ７１ 多結晶シリコン膜の抵抗素子 ７２ 多結晶シリコン膜の接続部 ７３ 多結晶シリコン膜のＶｃｃ線 ８０，９０ ＳＲＡＭセル内の部分 ９８ ボイド １００，２００ ＳＲＡＭセルの仮想境界線 Ｔ1 、Ｔ2 駆動トランジスタ Ｔ3 、Ｔ4 転送トランジスタ Ｒ1 、Ｒ2 負荷抵抗 Ａ1 、Ａ2 、Ｂ1 、Ｂ2 節点 Ｗ、Ｗ1 、Ｗ2 ワード線 ＢＬ ビット線 ＲＢＬ 反転ビット線 Ｖｃｃ 高電位（正電位）電源線 ＧＮＤ 低電位（接地電位）電源線
子 ９，１９ 薄いシリコン酸化膜 １０ 電極配線 １１ ゲート絶縁膜 １２ 側壁絶縁膜 １８ アルミニウム膜 ２０ 接続パッド膜 ３０ 接地電位膜 ３１，３２ ゲート電極 ７１ 多結晶シリコン膜の抵抗素子 ７２ 多結晶シリコン膜の接続部 ７３ 多結晶シリコン膜のＶｃｃ線 ８０，９０ ＳＲＡＭセル内の部分 ９８ ボイド １００，２００ ＳＲＡＭセルの仮想境界線 Ｔ1 、Ｔ2 駆動トランジスタ Ｔ3 、Ｔ4 転送トランジスタ Ｒ1 、Ｒ2 負荷抵抗 Ａ1 、Ａ2 、Ｂ1 、Ｂ2 節点 Ｗ、Ｗ1 、Ｗ2 ワード線 ＢＬ ビット線 ＲＢＬ 反転ビット線 Ｖｃｃ 高電位（正電位）電源線 ＧＮＤ 低電位（接地電位）電源線
フロントページの続き (72)発明者 夏目 秀隆 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 比留間 貴美 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 昭62−55949（ＪＰ，Ａ) 特開 平１−244659（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 半導体基板の一領域に接触する高融点金
属シリサイド膜および該高融点金属シリサイド膜上に被
着されたシリコン膜から該一領域に接続する電極配線を
形成する工程と、しかる後に前記半導体基板の主面に設
けられた絶縁膜上に多結晶シリコン膜を堆積する工程
と、前記多結晶シリコン膜をパターニングして素子を形
状形成する工程とを有し、前記多結晶シリコン膜を堆積
する工程以降の所定の時点に酸化性雰囲気で、前記堆積
された多結晶シリコン膜がその表面から２〜４０ｎｍの
深さ酸化されるように温度および時間を設定して高温熱
処理を行なうことを特徴とする半導体装置の製造方法。 - 【請求項２】 負荷素子、駆動用絶縁ゲート電界効果ト
ランジスタおよび転送用絶縁ゲート電界効果トランジス
タを有し、前記駆動用絶縁ゲート電界効果トランジスタ
のソース領域が低電位電源線となる電源電位膜に接続
し、前記転送用絶縁ゲート電界効果トランジスタのソー
スもしくはドレイン領域となる不純物領域がビット線も
しくは反転ビット線に接続するスタティックランダムア
クセスメモリを具備する半導体装置を製造する方法にお
いて、高融点金属シリサイド膜およびシリコン膜を積層
形成し、この両膜を同一平面形状にパターニングするこ
とにより、前記ソース領域に該高融点金属シリサイド膜
が被着しその上に該シリコン膜が被着した前記電源電位
膜を形成する工程と、前記電源電位膜を被覆する層間絶
縁膜を形成する工程と、前記層間絶縁膜上に多結晶シリ
コン膜を堆積する工程と、前記多結晶シリコン膜をパタ
ーニングして前記負荷素子を形状形成する工程とを有
し、前記多結晶シリコン膜を堆積する工程以降の所定の
時点に酸化性雰囲気で、前記堆積された多結晶シリコン
膜がその表面から２〜４０ｎｍの深さ酸化されるように
温度および時間を設定して高温熱処理を行なうことを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265872A JP2699891B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
| US08/548,913 US5770495A (en) | 1994-10-28 | 1995-10-26 | Method of fabricating semiconductor device including high temperature heat treatment |
| KR1019950037509A KR0154225B1 (ko) | 1994-10-28 | 1995-10-27 | 고온 열처리를 포함하는 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265872A JP2699891B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125022A JPH08125022A (ja) | 1996-05-17 |
| JP2699891B2 true JP2699891B2 (ja) | 1998-01-19 |
Family
ID=17423271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265872A Expired - Lifetime JP2699891B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5770495A (ja) |
| JP (1) | JP2699891B2 (ja) |
| KR (1) | KR0154225B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
| JP2004079735A (ja) | 2002-08-15 | 2004-03-11 | Nec Corp | 薄膜トランジスタの製造方法 |
| US8129215B1 (en) | 2011-04-01 | 2012-03-06 | James P Campbell | Method for producing high temperature thin film silicon layer on glass |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
| US4569122A (en) * | 1983-03-09 | 1986-02-11 | Advanced Micro Devices, Inc. | Method of forming a low resistance quasi-buried contact |
| JPS6255949A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR900005038B1 (ko) * | 1987-07-31 | 1990-07-18 | 삼성전자 주식회사 | 고저항 다결정 실리콘의 제조방법 |
| JPH01244659A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | 半導体装置 |
| US5462894A (en) * | 1991-08-06 | 1995-10-31 | Sgs-Thomson Microelectronics, Inc. | Method for fabricating a polycrystalline silicon resistive load element in an integrated circuit |
-
1994
- 1994-10-28 JP JP6265872A patent/JP2699891B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-26 US US08/548,913 patent/US5770495A/en not_active Expired - Lifetime
- 1995-10-27 KR KR1019950037509A patent/KR0154225B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015722A (ko) | 1996-05-22 |
| US5770495A (en) | 1998-06-23 |
| JPH08125022A (ja) | 1996-05-17 |
| KR0154225B1 (ko) | 1998-12-01 |
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