JPH09266285A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH09266285A JPH09266285A JP8073551A JP7355196A JPH09266285A JP H09266285 A JPH09266285 A JP H09266285A JP 8073551 A JP8073551 A JP 8073551A JP 7355196 A JP7355196 A JP 7355196A JP H09266285 A JPH09266285 A JP H09266285A
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Landscapes
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【目的】 強誘電体材料を構成する重金属がセルトラン
ジスタの能動領域にまで拡散するのを防止して、トラン
ジスタの閾値電圧が変動するのを防止する。 【構成】 セルトランジスタはワード線１（ゲート電
極）とｐ型シリコン基板９上のｎ+ 型拡散層６により構
成されている。ｎ+ 型拡散層６の一方はビット線３に接
続され、他方は局部配線５、高誘電体容量素子（上部電
極４、強誘電体膜８）を介してプレート線２に接続され
る（プレート線２は強誘電体容量素子の下部電極を兼ね
ている）。ビット線３はトランジスタのチャネル上を覆
うように広げられておりこれにより重金属のチャネル領
域への拡散は防止されている。
ジスタの能動領域にまで拡散するのを防止して、トラン
ジスタの閾値電圧が変動するのを防止する。 【構成】 セルトランジスタはワード線１（ゲート電
極）とｐ型シリコン基板９上のｎ+ 型拡散層６により構
成されている。ｎ+ 型拡散層６の一方はビット線３に接
続され、他方は局部配線５、高誘電体容量素子（上部電
極４、強誘電体膜８）を介してプレート線２に接続され
る（プレート線２は強誘電体容量素子の下部電極を兼ね
ている）。ビット線３はトランジスタのチャネル上を覆
うように広げられておりこれにより重金属のチャネル領
域への拡散は防止されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性メ
モリに関し、特に強誘電体容量素子を用いた半導体不揮
発性メモリの構造に関する。
モリに関し、特に強誘電体容量素子を用いた半導体不揮
発性メモリの構造に関する。
【０００２】
【従来の技術】半導体と強誘電体、例えば、チタン酸ジ
ルコン鉛〔Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ 3 ：ＰＺＴ〕を用
いた容量素子とを組み合わせたいわゆる強誘電体メモリ
は強誘電体の残留分極を利用して“１”、“０”を記憶
する。この内容は電源を切断しても保持されるために、
不揮発性メモリとして動作することが知られている。
ルコン鉛〔Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ 3 ：ＰＺＴ〕を用
いた容量素子とを組み合わせたいわゆる強誘電体メモリ
は強誘電体の残留分極を利用して“１”、“０”を記憶
する。この内容は電源を切断しても保持されるために、
不揮発性メモリとして動作することが知られている。
【０００３】その基本的な構成を図３に示す。図３は、
単位セルを示す回路図であって、単位セルは一つのセル
トランジスタ（通常ｎチヤネルのＭＯＳＦＥＴ）Ｔｒと
強誘電体容量素子Ｃｆの組み合わせにより構成される。
Ｔｒのゲートはワード線ＷＬに、ドレインはビット線Ｂ
Ｌに、ソースは強誘電体容量素子Ｃｆを介してプレート
線ＰＬに接続されている。
単位セルを示す回路図であって、単位セルは一つのセル
トランジスタ（通常ｎチヤネルのＭＯＳＦＥＴ）Ｔｒと
強誘電体容量素子Ｃｆの組み合わせにより構成される。
Ｔｒのゲートはワード線ＷＬに、ドレインはビット線Ｂ
Ｌに、ソースは強誘電体容量素子Ｃｆを介してプレート
線ＰＬに接続されている。
【０００４】強誘電体容量素子Ｃｆの分極と印加電圧の
関係を図４に示す。これは強誘電体のヒステリシスとし
て知られている特性である。情報の書き込みは次のよう
に行われる。いま、ＷＬ、ＢＬに正の電圧を印加した
後、印加電圧を零に落とした場合、Ｃｆに正の残留分極
が残る。この状態を例えば“０”とする。また、ＷＬに
正の電圧を印加した状態で、ＢＬに負の電圧を印加し、
その後印加電圧を零に落とした場合には負の残留分極が
残る。この状態を例えば“１”に対応させる。読み出し
は、ＴｒをオンさせＣｆの残留分極状態をＢＬに読み出
すことによって行う。このように強誘電体メモリにおい
てはセルトランジスタＴｒの動作と強誘電体容量素子Ｃ
ｆのヒステリシス特性がメモリセルの動作を決定する。
関係を図４に示す。これは強誘電体のヒステリシスとし
て知られている特性である。情報の書き込みは次のよう
に行われる。いま、ＷＬ、ＢＬに正の電圧を印加した
後、印加電圧を零に落とした場合、Ｃｆに正の残留分極
が残る。この状態を例えば“０”とする。また、ＷＬに
正の電圧を印加した状態で、ＢＬに負の電圧を印加し、
その後印加電圧を零に落とした場合には負の残留分極が
残る。この状態を例えば“１”に対応させる。読み出し
は、ＴｒをオンさせＣｆの残留分極状態をＢＬに読み出
すことによって行う。このように強誘電体メモリにおい
てはセルトランジスタＴｒの動作と強誘電体容量素子Ｃ
ｆのヒステリシス特性がメモリセルの動作を決定する。
【０００５】図３の回路を実現する構造は例えば、1995
Symposium on ＶＬＳＩ Technology Digest of Techni
cal Papers 123頁に紹介されている。図５（ａ）は、同
文献に記載されたメモリセルの平面図であり、図５
（ｂ）、図５（ｃ）は、それぞれ図５（ａ）のＣ−Ｃ′
線、Ｄ−Ｄ′線の断面図である。同図において、１は、
ポリシリコンにより形成された、セルトランジスタのゲ
ート電極を兼ねるワード線、２は、Ｐｔにより形成され
た、強誘電体容量素子の下部電極を兼ねるプレート線、
３は、ＷＳｉ2 からなるビット線、４は、Ｐｔからなる
強誘電体容量素子の上部電極、５は、Ａｌからなる局所
配線、６は、ｎ+型拡散層、７は、ＳｉＯ2 からなる層
間膜、８は、Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ 3 により形成
された強誘電体膜、９は、ｐ型シリコン基板である。こ
の構成においては、図３中のワード線ＷＬはポリシリコ
ン、プレート線ＰＬはＰｔ、ビット線ＢＬはＷＳｉ2 を
用いて形成されている。
Symposium on ＶＬＳＩ Technology Digest of Techni
cal Papers 123頁に紹介されている。図５（ａ）は、同
文献に記載されたメモリセルの平面図であり、図５
（ｂ）、図５（ｃ）は、それぞれ図５（ａ）のＣ−Ｃ′
線、Ｄ−Ｄ′線の断面図である。同図において、１は、
ポリシリコンにより形成された、セルトランジスタのゲ
ート電極を兼ねるワード線、２は、Ｐｔにより形成され
た、強誘電体容量素子の下部電極を兼ねるプレート線、
３は、ＷＳｉ2 からなるビット線、４は、Ｐｔからなる
強誘電体容量素子の上部電極、５は、Ａｌからなる局所
配線、６は、ｎ+型拡散層、７は、ＳｉＯ2 からなる層
間膜、８は、Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ 3 により形成
された強誘電体膜、９は、ｐ型シリコン基板である。こ
の構成においては、図３中のワード線ＷＬはポリシリコ
ン、プレート線ＰＬはＰｔ、ビット線ＢＬはＷＳｉ2 を
用いて形成されている。
【０００６】
【発明が解決しようとする課題】上述した図５の従来例
には以下の問題点があった。強誘電体メモリの動作はセ
ルトランジスタの安定した動作と強誘電体容量の良好な
ヒステリシス特性に依存する。而して、一般に強誘電体
材料として良好な特性を示し、よく用いられるＰｂ（Ｚ
ｒ0.53Ｔｉ0.47）Ｏ3 のような材料は、Ｐｂ、Ｚｒのよ
うな重金属を含む酸化物である。そして、この成膜温度
としてはＰＺＴの場合で６００℃以上が必要となる。さ
らに、ＰＺＴの成膜後もＡｌ配線のアニール等の熱処理
が加わる。このような熱処理により、強誘電体の構成元
素であるＰｂ、Ｚｒ等がシリコン基板側に層間膜７を通
して拡散する。特にこれらがセルトランジスタのチャネ
ル部（二つのｎ+ 型拡散層６の間のワード線の直下部）
に拡散した場合にはトランジスタ特性に大きな影響を及
ぼす。
には以下の問題点があった。強誘電体メモリの動作はセ
ルトランジスタの安定した動作と強誘電体容量の良好な
ヒステリシス特性に依存する。而して、一般に強誘電体
材料として良好な特性を示し、よく用いられるＰｂ（Ｚ
ｒ0.53Ｔｉ0.47）Ｏ3 のような材料は、Ｐｂ、Ｚｒのよ
うな重金属を含む酸化物である。そして、この成膜温度
としてはＰＺＴの場合で６００℃以上が必要となる。さ
らに、ＰＺＴの成膜後もＡｌ配線のアニール等の熱処理
が加わる。このような熱処理により、強誘電体の構成元
素であるＰｂ、Ｚｒ等がシリコン基板側に層間膜７を通
して拡散する。特にこれらがセルトランジスタのチャネ
ル部（二つのｎ+ 型拡散層６の間のワード線の直下部）
に拡散した場合にはトランジスタ特性に大きな影響を及
ぼす。
【０００７】例えば、トランジスタのチャネル部に予め
ドーピングされた不純物（Ａｓ等）と反応して予め設定
されたトランジスタの閾値電圧を変化させる。また、シ
リコン中での電子の散乱中心となり、キャリア移動度を
低下させ、トランジスタのオン時の動作電流を減少させ
るとなどの現象が生じる。このため、特にメモリの集積
規模が大きくなった時に、チップの歩留まりが低下した
り、信頼性が低下するなどの問題が生ずる。したがっ
て、本発明の解決すべき課題は、上述した重金属のセル
トランジスタの能動部への拡散を抑制して、信頼性の高
い半導体不揮発性メモリを提供できるようにすることで
ある。
ドーピングされた不純物（Ａｓ等）と反応して予め設定
されたトランジスタの閾値電圧を変化させる。また、シ
リコン中での電子の散乱中心となり、キャリア移動度を
低下させ、トランジスタのオン時の動作電流を減少させ
るとなどの現象が生じる。このため、特にメモリの集積
規模が大きくなった時に、チップの歩留まりが低下した
り、信頼性が低下するなどの問題が生ずる。したがっ
て、本発明の解決すべき課題は、上述した重金属のセル
トランジスタの能動部への拡散を抑制して、信頼性の高
い半導体不揮発性メモリを提供できるようにすることで
ある。
【０００８】
【課題を解決するための手段】上記の課題は、セルトラ
ンジスタの能動領域上を配線層によって覆うことによっ
て解決することができる。
ンジスタの能動領域上を配線層によって覆うことによっ
て解決することができる。
【０００９】セルトランジスタの能動領域（チャネル領
域）を覆う配線層には例えばビット線が用いられる。こ
の構造によれば、強請電体成膜時の高温プロセス時、あ
るいは容量素子形成後の各種熱処理工程においてもビッ
ト線が重金属のセルトランジスタのチャネル部への拡散
に対するバリアとなり、トランジスタ特性の劣化を抑制
できる。
域）を覆う配線層には例えばビット線が用いられる。こ
の構造によれば、強請電体成膜時の高温プロセス時、あ
るいは容量素子形成後の各種熱処理工程においてもビッ
ト線が重金属のセルトランジスタのチャネル部への拡散
に対するバリアとなり、トランジスタ特性の劣化を抑制
できる。
【００１０】
【発明の実施の形態】本発明による半導体不揮発性メモ
リは、セルトランジスタと強誘電体を用いた容量素子と
を有する単位メモリセルを複数個備えるものであって、
前記メモリセル内の配線の一部が前記セルトランジスタ
の能動領域を覆う形状をなしていることを特徴としてい
る。
リは、セルトランジスタと強誘電体を用いた容量素子と
を有する単位メモリセルを複数個備えるものであって、
前記メモリセル内の配線の一部が前記セルトランジスタ
の能動領域を覆う形状をなしていることを特徴としてい
る。
【００１１】前記セルトランジスタの能動領域上を覆う
配線としては、例えばビット線が用いられる。ビット線
は、ＷＳｉ2 、ＣｏＳｉ2 、ＴｉＳｉ2 、Ｗ、ＴｉＷ、
ＴｉＮなどにより形成される。また、前記強誘電体は、
Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 またはＳｒＢｉ2 Ｔａ2Ｏ9
を用いて形成される。
配線としては、例えばビット線が用いられる。ビット線
は、ＷＳｉ2 、ＣｏＳｉ2 、ＴｉＳｉ2 、Ｗ、ＴｉＷ、
ＴｉＮなどにより形成される。また、前記強誘電体は、
Ｐｂ（ＺｒX Ｔｉ1-X ）Ｏ3 またはＳｒＢｉ2 Ｔａ2Ｏ9
を用いて形成される。
【００１２】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１（ａ）は、本発明の一実施例の半導体
不揮発性メモリの単位セルの構造を示す平面図であり、
図１（ｂ）、図１（ｃ）は、それぞれ図１（ａ）のＡ−
Ａ′線、Ｂ−Ｂ′線での断面図である。本実施例の単位
メモリセルの等価回路は図３に示した従来例のものと変
わらない。図１において、１は、ポリシリコンにより形
成された、セルトランジスタのゲート電極を兼ねるワー
ド線、２は、Ｐｔにより形成された、強誘電体容量素子
の下部電極を兼ねるプレート線、３は、ＷＳｉ2 からな
るビット線、４は、Ｐｔからなる強誘電体容量素子の上
部電極、５は、Ａｌからなる局所配線、６は、セルトラ
ンジスタのソース・ドレイン領域を構成するｎ+ 型拡散
層、７は、ＳｉＯ2からなる層間膜、８は、ＰＺＴから
なる強誘電体膜、９は、ｐ型シリコン基板である。図１
に示す本実施例の構造において、図５に示した従来例と
相違する点は、ビット線３がセルトランジスタ上でその
チャネル領域を覆うように広げられている点である。
に説明する。図１（ａ）は、本発明の一実施例の半導体
不揮発性メモリの単位セルの構造を示す平面図であり、
図１（ｂ）、図１（ｃ）は、それぞれ図１（ａ）のＡ−
Ａ′線、Ｂ−Ｂ′線での断面図である。本実施例の単位
メモリセルの等価回路は図３に示した従来例のものと変
わらない。図１において、１は、ポリシリコンにより形
成された、セルトランジスタのゲート電極を兼ねるワー
ド線、２は、Ｐｔにより形成された、強誘電体容量素子
の下部電極を兼ねるプレート線、３は、ＷＳｉ2 からな
るビット線、４は、Ｐｔからなる強誘電体容量素子の上
部電極、５は、Ａｌからなる局所配線、６は、セルトラ
ンジスタのソース・ドレイン領域を構成するｎ+ 型拡散
層、７は、ＳｉＯ2からなる層間膜、８は、ＰＺＴから
なる強誘電体膜、９は、ｐ型シリコン基板である。図１
に示す本実施例の構造において、図５に示した従来例と
相違する点は、ビット線３がセルトランジスタ上でその
チャネル領域を覆うように広げられている点である。
【００１３】この構造の不揮発性メモリを製造するにあ
たっての強誘電体成膜時の断面図を図２（ａ）、（ｂ）
に示す。図２（ａ）、（ｂ）は、それぞれ図１（ｂ）、
図１（ｃ）に相当する断面での製造途中段階での状態を
示している。図示された製造段階では、ワード線１およ
びｎ+ 型拡散層６からなるセルトランジスタは形成され
ており、さらにセルトランジスタのチャネル領域を覆う
ビット線３もすでに形成されている。その上に層間膜７
が成膜され、その上に容量素子の下部電極を兼ねるプレ
ート線を形成するためのＰｔ膜１０が全面に成膜されて
おり、その上に全面にＰＺＴからなる強誘電体膜８が成
膜されている。
たっての強誘電体成膜時の断面図を図２（ａ）、（ｂ）
に示す。図２（ａ）、（ｂ）は、それぞれ図１（ｂ）、
図１（ｃ）に相当する断面での製造途中段階での状態を
示している。図示された製造段階では、ワード線１およ
びｎ+ 型拡散層６からなるセルトランジスタは形成され
ており、さらにセルトランジスタのチャネル領域を覆う
ビット線３もすでに形成されている。その上に層間膜７
が成膜され、その上に容量素子の下部電極を兼ねるプレ
ート線を形成するためのＰｔ膜１０が全面に成膜されて
おり、その上に全面にＰＺＴからなる強誘電体膜８が成
膜されている。
【００１４】ＰＺＴが全面に成膜される時には、前記の
ように６００℃程度の温度となるため、ＰＺＴの構成元
素であるＰｂ等がＰｔ膜１０および層間膜７を通って下
地のシリコンまで拡散するが、この際にビット線３の広
がった部分がＰｂ等の拡散を阻止する働きをし、これに
より特にチヤネル部への拡散を抑制することができる。
この後に強誘電体膜８、Ｐｔ膜１０がエッチングにより
加工され、プレート線２が形成される。
ように６００℃程度の温度となるため、ＰＺＴの構成元
素であるＰｂ等がＰｔ膜１０および層間膜７を通って下
地のシリコンまで拡散するが、この際にビット線３の広
がった部分がＰｂ等の拡散を阻止する働きをし、これに
より特にチヤネル部への拡散を抑制することができる。
この後に強誘電体膜８、Ｐｔ膜１０がエッチングにより
加工され、プレート線２が形成される。
【００１５】そして、強誘電体膜８（プレート線２と同
一パターンに形成されている）上に選択的にＰｔ（また
はＰｔ／Ｔｉ）からなる上部電極４を形成した後、さら
にその上に再び層間膜が追加される。層間膜７にｎ+ 型
拡散層６の表面を露出させるコンタクトホールを開孔し
た後、Ａｌ膜を堆積し、エッチングにより局部配線５を
形成することにより図１に示すメモリセルが得られる。
層間膜７やＡｌ膜の成膜後に熱処理が行われた場合には
再びＰｂなどの重金属が拡散するが、セルトランジスタ
のチャネル領域上はビット線３の拡張部により保護され
ているため、能動領域が汚染されることはない。したが
って、セルトランジスタヘの重金属の影響を低減して、
信頼性が高く、歩留まりの高い半導体不揮発性メモリを
得ることができる。
一パターンに形成されている）上に選択的にＰｔ（また
はＰｔ／Ｔｉ）からなる上部電極４を形成した後、さら
にその上に再び層間膜が追加される。層間膜７にｎ+ 型
拡散層６の表面を露出させるコンタクトホールを開孔し
た後、Ａｌ膜を堆積し、エッチングにより局部配線５を
形成することにより図１に示すメモリセルが得られる。
層間膜７やＡｌ膜の成膜後に熱処理が行われた場合には
再びＰｂなどの重金属が拡散するが、セルトランジスタ
のチャネル領域上はビット線３の拡張部により保護され
ているため、能動領域が汚染されることはない。したが
って、セルトランジスタヘの重金属の影響を低減して、
信頼性が高く、歩留まりの高い半導体不揮発性メモリを
得ることができる。
【００１６】以上のように、本発明においてはビット線
を重金属のバリアとして用いることにより、そのセルト
ランジスタヘの影響を低減することができるが、この場
合のビット線の材料に要求される条件としては、デバイ
スの配線として使用可能な程度に配線抵抗が小さいこ
と、少なくとも層間膜となるＳｉＯ2 りも重金属の拡散
係数が小さいことである。上記実施例ではこの材料とし
てＷＳｉ2 を用いたが、他にはＣｏＳｉ2 、ＴｉＳｉ
2 、Ｗ、ＴｉＷ、ＴｉＮ等が使用できる。
を重金属のバリアとして用いることにより、そのセルト
ランジスタヘの影響を低減することができるが、この場
合のビット線の材料に要求される条件としては、デバイ
スの配線として使用可能な程度に配線抵抗が小さいこ
と、少なくとも層間膜となるＳｉＯ2 りも重金属の拡散
係数が小さいことである。上記実施例ではこの材料とし
てＷＳｉ2 を用いたが、他にはＣｏＳｉ2 、ＴｉＳｉ
2 、Ｗ、ＴｉＷ、ＴｉＮ等が使用できる。
【００１７】
【発明の効果】以上説明したように、本発明の半導体不
揮発性メモリは、セルトランジスタの能動領域上を配線
により覆ったものであるので、強誘電体を構成する重金
属のチャネル領域への拡散を抑制することができる。し
たがって、本発明によれば、重金属の拡散によるトラン
ジスタヘの悪影響を抑えて、信頼性の高い半導体不揮発
性メモリを高い歩留まりで生産することができるように
なる。
揮発性メモリは、セルトランジスタの能動領域上を配線
により覆ったものであるので、強誘電体を構成する重金
属のチャネル領域への拡散を抑制することができる。し
たがって、本発明によれば、重金属の拡散によるトラン
ジスタヘの悪影響を抑えて、信頼性の高い半導体不揮発
性メモリを高い歩留まりで生産することができるように
なる。
【図１】本発明の一実施例の平面図と断面図。
【図２】本発明の一実施例の製造途中段階での断面図。
【図３】強誘電体を用いた不揮発性メモリの単位セルの
回路図。
回路図。
【図４】強誘電体のヒステリシス特性図。
【図５】従来例の平面図と断面図。
１ ワード線 ２ 強誘電体容量素子の下部電極を兼ねるプレート線 ３ ビット線 ４ 強誘電体容量素子の上部電極 ５ 局所配線 ６ ｎ+ 型拡散層 ７ 層間膜 ８ 強誘電体膜 ９ ｐ型シリコン基板 １０ Ｐｔ膜 ＢＬ ビット線 ＰＬ プレート線 ＷＬ ワード線 Ｃｆ 強誘電体容量素子 Ｔｒ セルトランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (4)
- 【請求項１】 セルトランジスタと強誘電体を用いた容
量素子とを有する単位メモリセルを複数個備える半導体
不揮発性メモリにおいて、前記メモリセル内の配線の一
部が前記セルトランジスタの能動領域を覆う形状をなし
ていることを特徴とする半導体不揮発性メモリ。 - 【請求項２】 前記強誘電体の材料がＰｂ（ＺｒX Ｔｉ
1-X ）Ｏ3 またはＳｒＢｉ2 Ｔａ2 Ｏ9 であることを特
徴とする請求項１記載の半導体不揮発性メモリ。 - 【請求項３】 前記配線がビット線であることを特徴と
する請求項１記載の半導体不揮発性メモリ。 - 【請求項４】 前記配線がＷＳｉ2 、ＣｏＳｉ2 、Ｔｉ
Ｓｉ2 、Ｗ、ＴｉＷ、ＴｉＮのいずれかで形成されてい
ることを特徴とする請求項１記載の半導体不揮発性メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073551A JP2918098B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073551A JP2918098B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266285A true JPH09266285A (ja) | 1997-10-07 |
| JP2918098B2 JP2918098B2 (ja) | 1999-07-12 |
Family
ID=13521497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073551A Expired - Lifetime JP2918098B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918098B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151243A (en) * | 1998-10-28 | 2000-11-21 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having folded bit line architecture |
-
1996
- 1996-03-28 JP JP8073551A patent/JP2918098B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151243A (en) * | 1998-10-28 | 2000-11-21 | Hyundai Electronics Industries Co., Ltd. | Ferroelectric memory device having folded bit line architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2918098B2 (ja) | 1999-07-12 |
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