KR100207459B1 - 강유전체 메모리 장치 및 그 제조 방법 - Google Patents

강유전체 메모리 장치 및 그 제조 방법 Download PDF

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KR100207459B1
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Abstract

본 발명은 강유전체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치에 있어서, 커패시터의 하부 전극과 트랜지스터의 활성 영역을 전기적으로 연결시키는 콘택은 상기 하부 전극의 한 측면 및 그와 연결되는 하부 전극의 상면의 일부와, 상기 활성 영역의 일부가 동시에 노출되는 단일의 콘택홀에 의해 형성된다. 상기 강유전체 메모리 장치를 제조하기 위하여 본 발명에 따른 방법에서는 커패시터의 하부 전극의 일부와 활성 영역의 일부를 동시에 포함하는 영역을 노출시키는 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 마스크로 하여 상기 하부 전극의 일부가 노출될 때까지 에칭하고, 상기 포토레지스트 패턴과 상기 하부 전극의 노출된 부분을 에칭 마스크로 하여 상기 활성 영역의 반도체 기판을 노출시키는 콘택홀을 형성하고, 상기 포토레지스트 패턴을 제거하고, 상기 콘택홀에 도전물질을 침적하는 단계를 포함한다. 본 발명에 따르면, 반도체 장치를 더욱 고집적화할 수 있는 강유전체 메모리 장치를 얻을 수 있다.

Description

강유전체 메모리 장치 및 그 제조 방법
제1도는 일반적인 강유전체 메모리 장치의 셀 배치도이다.
제2도는 제1도의 A-A'선에 따른 단면도이다.
제3도는 본 발명에 따른 강유전체 메모리 장치의 셀 배치도이다.
제4도는 제3도의 B-B'선에 따른 단면도이다.
제5a도 내지 제5c도는 본 발명에 따른 강유전체 메모리 장치를 제조하는 방법을 설명하기 위한 것이다.
* 도면의 주요부분에 대한 부호의 설명
216 : 반도체 기판 217,218 : 소스 및 드레인 영역
222 : 하부 전극 223 : 콘택
224 : 강유전체막 226 : 상부 전극
230 : 워드 라인 250 : 상부 전극 라인
550,650,750 : 제1, 제2 및 제3 절연막 패턴
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 고집적화가 가능한 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 박막 형성 기술의 진보에 의하여 강유전체막을 이용한 불휘발성 메모리 장치에 대한 연구가 활발해지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 반전 특성 및 그 전류 분극을 이용한 것으로서 고속으로 읽기(read)/쓰기(write) 동작이 가능한 장점을 가지고 있다
강유전체막의 분극 반전은 쌍극자(dipole)의 회전에 의한 것이기 때문에 다른 불휘발성 메모리, 예컨대 EEPROM(Electrically Erasable Programmable Read-Only Memory) 또는 플래시(Flash) 메모리 장치와 비교하여 동작 속도가 104∼105배 정도 빠르다. 또한 미세화 및 최적 설계를 통하여 쓰기 동작 속도가 수 백 내지 수 십 nsec범위로 DRAM(Dynamic Random Access Memory)에 필적하는 고속성의 실현이 가능하다. 그리고 분극 반전에 필요한 전압도 2∼5V로서 충분하기 때문에 쓰기 동작에 10∼12V 정도의 높은 전압이 요구되는 EEPROM 또는 플래시 메모리 장치와 달리 저전압 단일 전원으로 동작이 가능한 장점이 있다.
강유전체 메모리(FRAM) 장치는 유전체 커패시터의 축적 전하량을 검출하는 방식을 채용하는 강유전체 커패시터형 메모리(Ferroelectric RAM : FERAM)와, 강유전체의 자발 분극에 의한 반도체의 저항 변화를 검출하는 방식을 채용하는 강유전체 FET형 메모리(Metal Ferroelectric Semiconductor FET : MFSFET)가 있다.
여기서, FERAM의 제조시에 강유전체로서 PZT(PbZrxTi1-xO3)를 사용함에 따라 상부 전극 및 하부 전극의 사용 물질이 중요한 고려 대상으로 되었다. 예를 들면, 하부 전극의 경우에 전극 형성 물질로서 알루미늄(Al), 텅스텐(W), 백금(Pt) 등을 사용할 수 있다. 한편, 강유전체로서 PZT를 사용하는 경우에 현재 PZT 형성 공정으로서 보편적으로 사용되고 있는 기술에 의하면, PZT를 졸-겔(sol-gel)의 코팅 방식으로 침적한 후, O2의 분위기의 퍼니스(furnace) 내에서 400∼650℃ 사이의 온도로 어닐링함으로써, 분극 특성을 갖는 PZT를 형성하고 있다. 이때, 하부 전극으로서 알루미늄을 사용하는 경우에는, 강유전체로 사용된 PZT의 어닐링 온도가 알루미늄의 융점보다 높은 400∼650℃까지 상승되어 알루미늄의 변형을 초래하게 되므로, PZT를 강유전체로서 사용하는 경우에 알루미늄을 하부 전극으로 적용하기는 어렵다. 또한, 하부 전극으로서 텅스텐을 사용하는 경우에는 PZT를 어닐링할 때 초래되는 텅스텐의 산화로 인해 유전율이 낮아지게 되므로, 그 적용이 어렵다. 따라서, 하부 전극으로서 백금을 사용하는 것이 현실적으로 적합하다.
제1도 및 제2도는 종래 기술에 따라 형성된 FRAM으로써 강유전체 커패시터형 메모리 장치를 설명하기 위한 도면이다. 여기서, 제1도는 종래의 FRAM의 셀 어레이 영역의 일부분을 도시한 셀 배치도이고, 제2도는 제1도의 A-A'선에 따른 단면도이다.
제1도를 참조하여 구체적으로 설명하면, 참조 번호 112는 서로 인접하여 세로 방향으로 배치된 두 개의 평행한 워드 라인(130)에 의해서 가운데 영역은 소스 영역, 양 가장자리 영역은 드레인 영역으로 분할되는 활성 영역, 122 및 126은 각각 상기 드레인 영역 부근에 위치한 커패시터의 하부 전극 및 상부 전극을 나타낸다. 여기서, 도시하지는 않았으나 상기 하부 전극(122)과 상부 전극(126) 사이에 강유전체막이 개재되어 상기 하부 전극(122), 강유전체막 및 상부 전극(126)으로 이루어진 커패시터를 형성한다.
계속해서, 참조 번호 123은 상기 드레인 영역 내에 위치한 제1콘택홀(112a)과 상기 하부 전극(122) 내에 위치한 제2 콘택홀(122a)을 통하여 상기 드레인 영역과 하부 전극(122)을 전기적으로 연결하는 도전막 연결층, 140은 상기 소스 영역내에 위치한 제3콘택홀(140a)을 통하여 상기 소스 영역과 접속되는 비트 라인, 150은 상기 상부 전극(126) 내에 위치한 제4콘택홀(150a)을 통하여 상기 상부 전극(126)과 접속되고 상기 비트 라인(140)과 수직으로 배치되는 상부 전극 라인을 나타낸다.
상기 설명한 바와 같이 종래 기술에 의한 FRAM을 제2도를 참조하여 더욱 구체적으로 설명하면, 참조 번호 116은 필드 산화막(114)에 의하여 활성 영역과 비활성 영역이 한정된 반도체 기판, 130은 상기 활성 영역 상의 소정의 영역에 형성된 게이트 전극 역할을 하는 워드 라인, 117 및 118은 상기 워드 라인(130)의 양 옆의 활성 영역 표면에 각각 형성된 소스 및 드레인 영역, 500은 상기 소스 및 드레인 영역(117,118) 및 워드 라인(130)이 형성된 기판 전면에 형성되고 상기 소스 및 드레인 영역의 일부를 노출시키는 콘택홀을 갖는 제1층간 절연막 패턴, 122, 124 및 126은 각각 상기 제1층간 절연막 패턴(500)상의 소정 영역에 순차적으로 적층되어 커패시터를 형성하는 하부전극, 강유전체막 및 상부 전극, 600은 상기 커패시터가 형성된 제1층간 절연막 패턴(500)상에 형성되고 상기 하부 전극(122)의 일부, 상부 전극(126)의 일부 및 제1층간 절연막 패턴(500)과 동일한 영역의 소스 및 드레인 영역(117,118)의 일부를 노출시키는 콘택홀들을 갖는 제2층간 절연막 패턴을 나타낸다.
또한, 참조 번호 123은 상기 제2층간 절연막 패턴(600) 상의 소정 영역에 형성되고 상기 제1 및 제2 층간 절연막 패턴(500,600)에 형성된 콘택홀을 통하여 상기 하부 전극(122)과 드레인 영역(118)을 전기적으로 연결하는 도전막 연결층, 140은 상기 제2층간 절연막 패턴(600) 상의 다른 소정의 영역에 형성되고 상기 제1 및 제2층간 절연막 패턴(500,600)에 형성된 콘택홀을 통하여 상기 소스 영역(117)과 접속되는 비트 라인, 700은 상기 비트 라인(140) 및 도전막 연결층(123)이 형성된 제2층간 절연막 패턴(600) 상에 형성되고 상기 제2층간 절연막 패턴(500)과 동일한 영역의 상부 전극(126)의 일부를 노출시키는 콘택홀을 갖는 제3층간 절연막 패턴을 나타낸다.
계속해서, 참조 번호 150은 상기 제2 및 제3 층간 절연막 패턴(600,700)에 형성된 콘택홀을 통하여 상기 상부 전극(126)이 접속되는 상부 전극 라인을 나타낸다.
상술한 바와 같이 종래의 강유전체 메모리 장치의 셀 어레이 영역의 구조에서는, 드레인 영역과 하부 전극을 전기적으로 연결시키는 데 있어서 이들을 직접 연결시키는 경우에 하부 전극을 구성하는 백금이 반도체 기판의 실리콘과 반응하여 원하지 않는 물질이 형성되는 것을 방지하기 위하여, 드레인 영역과 하부 전극을 직접 연결하지 않고, 상기 설명한 바와 같이 드레인 영역과 하부 전극 영역 내에 각각 콘택을 형성한 후 이들 콘택을 도전막 연결층을 통해 독립적으로 연결시키는 구조를 이용하였다. 그러나, 이와 같은 구조는 반도체 장치의 고집적화를 제한하는 한계로 작용하게 된다.
따라서, 본 발명의 목적은 반도체 장치를 더욱 고접적화할 수 있는 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 강유전체 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 필드 산화막에 의해 활성 영역과 비활성 영역이 한정된 반도체 기판과, 상기 반도체 기판상에 형성된 트랜지스터와, 상기 트랜지스터가 형성된 반도체 기판상의 소정의 영역에서 하부 전극, 강유전체막, 상부 전극이 순차 적층되어 형성된 커패시터와, 상기 커패시터의 하부 전극과 상기 트랜지스터의 활성 영역을 전기적으로 연결시키는 콘택을 포함하는 강유전체메모리 장치에 있어서, 상기 콘택은 상기 하부 전극의 한 측면 및 그와 연결되는 하부 전극의 상면의 일부와, 상기 활성 영역의 일부가 동시에 노출되는 단일의 콘택홀에 의해 형성된 것을 특징으로 하는 강유전체 메모리 장치를 제공한다.
바람직하게는, 상기 콘택은 Ti/TiN/Al 또는 Ti/TiN/W으로 구성된 도전 물질로 형성된다.
또한 바람직하게는, 상기 커패시터의 강유전체막은 PZT(PbZrxTi1-xO3)로 이루어지고, 상기 커패시터의 하부 전극은 백금으로 이루어진다.
상기 다른 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역이 한정된 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 전면에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막상의 소정의 영역에 하부 전극, 강유전체막, 상부 전극이 차례로 적층된 커패시터를 형성하는 단계와, 상기 커패시터가 형성된 결과물상에 제2층간 절연막을 형성하는 단계와, 상기 커패시터의 하부 전극과 상기 활성 영역을 전기적으로 연결시키는 콘택 형성 단계를 포함하는 강유전체 메모리 장치의 제조 방법에 있어서, 상기 콘택 형성 단계는 상기 하부 전극의 일부와 상기 활성 영역의 일부를 동시에 포함하는 영역을 노출시키는 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 마스크로 하여 상기 하부 전극의 일부가 노출될 때까지 에칭하는 단계와, 상기 포토레지스트 패턴과 상기 하부전극의 노출된 부분을 에칭 마스크로 하여 상기 활성 영역의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀에 도전 물질을 침적하는 단계를 포함하는 것을 특징으로 하는 고유전체 메모리 장치의 제조 방법을 제공한다.
본 발명에 따르면, 반도체 장치를 더욱 고집적화할 수 있는 강유전체 메모리 장치를 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 FRAM의 셀 어레이 영역의 일부를 도시한 셀 배치도이다.
제3도를 참조하여 구체적으로 설명하면, 참조 번호 212는 서로 인접하여 세로 방향으로 배치된 두 개의 평행한 워드 라인(230)(제3도에는 1개만 도시함)에 의해서 가운데 영역은 소스 영역, 양 가장자리 영역은 드레인 영역으로 분할된 활성 영역이고, 222 및 226은 각각 상기 드레인 영역 부근에 배치된 커패시터의 하부 전극 및 상부 전극을 나타낸다. 여기서, 도시하지는 않았으나 강유전체막이 상기 하부 전극(222)과 상부 전극(226) 사이에 개재되어 있다. 이로써, 하부 전극(222), 강유전체막 및 상부 전극(226)으로 이루어진 커패시터를 형성한다.
또한, 참조 번호 223은 상기 활성 영역(212)의 드레인 영역과 상기 하부 전극(222)을 전기적으로 연결시키기 위한 콘택이다. 참조 번호 240은 상기 활성 영역(212)의 소스 영역내에 위치한 콘택홀(240a)을 통하여 상기 소스 영역과 접속되는 비트 라인, 250은 상기 상부 전극(26) 내에 위치한 콘택홀(250a)을 통하여 상기 상부 전극(226)과 접속되고 상기 비트 라인(240)과 평행하게 배치된 상부 전극 라인을 나타낸다.
제4도는 제3도의 B-B'선에 따른 단면도로서, 본 발명에 의한 FRAM을 더욱 구체적으로 나타낸 도면이다.
제4도를 참조하면, 필드 산화막(214)에 의하여 활성 영역과 비활성 영역이 한정된 반도체 기판(216)상의 소정의 영역에는 게이트 전극 역할을 하는 워드 라인(230)이 형성되고 있다. 또한, 상기 워드 라인(230)의 양 옆의 활성 영역 표면에는 소스 영역(217) 및 드레인 영역(218)이 형성되고, 상기 소스 영역(217) 및 드레인 영역(218)과 워드라인(230)이 형성된 반도체 기판(216) 전면에는 상기 드레인 영역(218)의 일부를 노출시키는 콘택홀이 형성된 제1 층간 절연막 패턴(550)이 형성되어 있다. 또한, 상기 제1층간 절연막 패턴(550)상의 소정의 영역에는 하부 전극(222), 강유전체막(224), 상부 전극(226)이 순차적으로 적층되어 커패시터를 구성하고 있다. 여기서, 상기 하부 전극(222)은 콘택(223)을 통하여 상기 활성 영역의 드레인 영역(218)에 전기적으로 연결되어 있다. 제4도로부터 알 수 있는 바와 같이, 상기 콘택(223)은 상기 하부 전극(222)의 한 측면 및 그와 연결되는 하부 전극(222)의 상면의 일부와, 상기 활성 영역의 일부가 동시에 노출되는 단일의 콘택홀에 의해 형성된다. 상기 콘택(223)을 형성하는 전극 물질로는 예를 들면 Ti/TiN/Al 또는 Ti/TiN/W이 사용될 수 있으며, 그 외에 다른 도전성 물질을 사용할 수도 있다.
또한, 상기 커패시터가 형성된 제1층간 절연막 패턴(550)상에는 제2층간 절연막 패턴(650)이 형성되어 있다. 상기 제2절연막 패턴(650)에는 상부 전극 라인(250)과의 전기 접속을 위하여 상기 상부 전극(226)의 일부를 노출시키는 콘택홀과, 상기 콘택 (223) 형성을 위하여 상기 제1층간 절연막 패턴(550)에서와 동일한 영역에서 상기 드레인 영역의 일부를 노출시키는 콘택홀이 각각 형성되어 있다. 또한, 상기 제2 절연막 패턴(650) 상에는 제3 절연막 패턴(750)이 형성되어 있으며, 상기 제3 절연막 패턴(750)에는 상기 제2층간 절연막 패턴(650)에서와 마찬가지로 상기 상부 전극(226)과 상부 전극 라인(250)과의 전기 접속을 위한 콘택홀이 형성되어 있다.
상기한 바와 같이, 본 발명에 따른 FRAM의 구성에서는 하부 전극과 드레인 영역과의 전기적인 접속이 종래 기술에서와 같이 하부 전극과 드레인 영역에 각각 형성된 별도의 콘택에 의해 이루어지지 않고, 단일의 콘택에 의해 이루어지므로, 반도체 장치의 고집적화에 유리하다.
제5a도 내지 제5c도는 상기 제4도에 도시한 바와 같이 구성된 본 발명에 따른 FRAM을 제조하는 방법을 설명하기 위한 단면도이다.
제5a도를 참조하면, 필드 산화막(214)에 의해 활성 영역과 비활성 영역이 한정되고, 게이트 전극 역할을 하는 워드 라인(230)과 소스 영역(217) 및 드레인 영역(218)이 형성된 반도체 기판(216) 전면에 CVD(Chemical Vapor Deposition)에 의해 예를 들면 산화막으로 이루어지는 제1 층간 절연막(540)을 형성한다. 그 후, 상기 제1 층간 절연막(540)상의 소정의 영역에 예를 들면 백금으로 이루어지는 하부 전극(222), PZT로 이루어지는 강유전체막(224), 그리고 상부 전극(226)이 순차로 적층되도록 패터닝된 커패시터를 형성한다. 그리고, 이와 같이 커패시터가 형성된 반도체 기판(216) 전면에 ECR(Electron Cyclotron Resonance) CVD를 이용하여 예를 들면 산화막으로 이루어지는 제2층간 절연막(640)을 형성한다. 상기 제2층간 절연막(640)을 형성하는데 있어서 ECR CVD를 이용하는 이유는 낮은 온도에서 수소 함유량이 적은 절연막을 얻기 위해서이다. 만약, 상기 제2층간 절연막(640)에 수소가 많이 함유되어 있는 경우에는 후속 열처리 공정시에 400℃ 정도의 온도에서 이온화된 수소 원자(H+)에 의해 상기 강유전체막(224)의 전기적 특성이 나빠지게 된다.
그 후, 상기 제2층간 절연막(640)상에서 상기 하부 전극(222)의 일부와 상기 드레인 영역(218)의 일부를 포함하는 영역을 동시에 노출시키는 포토레지스트 패턴(300)을 형성한다.
제5b도를 참조하면, 상기 포토레지스트 패턴(300)을 마스크로 하여 건식 에칭에 의해 상기 하부 전극(222)의 일부가 상기 활성 영역중 드레인 영역(218)에 해당하는 반도체 기판을 동시에 노출시키는 콘택홀(320)을 형성한다. 이 때, 상기 하부 전극(222)을 구성하는 백금과, 상기 제1 및 제2층간 절연막(540,640)을 구성하는 산화막과의 에칭 선택비는 20:1이상이다. 따라서, 에칭에 의해 상기 하부 전극(222)의 상면의 깊이, 즉 제5b도에서 C로 표시한 깊이까지 에칭이 되어 하부 전극(222)을 구성하는 백금이 노출되면, 에칭에 의해 드러난 하부 전극(222)의 백금 부분이 에칭마스크로 작용하게 된다. 그 결과, 그 이후에 진행되는 에칭에서는 하부 전극(222)의 하부에 있는 층간 절연막은 에칭되지 않게 되므로, 제5b도에 도시한 바와 같은 프로파일을 가지는 콘택홀(320)이 형성된다.
제5c도를 참조하면, 상기 포토레지스트 패턴(300)을 제거하고, 상기 하부 전극과 활성 영역의 드레인 영역이 전기적으로 접속될 수 있도록 상기 콘택홀(320)에 도전 물질을 침적한 후 에치 백하여 콘택을 형성한다. 상기 도전 물질을 침적하는데 있어서, 먼저 배리어층(barrier layer)으로서 예를 들면 Ti(322) 및 TiN(324)을 순차 침적시키고, Al(326)을 침적시킨 후 에치 백하여 Ti/TiN/Al로 구성되는 콘택을 형성할 수 있다. 또는, 상기 콘택을 구성하는 도전물질로서 Ti/TiN/W을 이용하는 것도 가능하다.
그 후, 상기 결과물상에 상기 상부 전극(226)의 일부를 노출시키는 콘택홀이 형성된 제3층간 절연막 패턴(750)(제4도 참조)을 ECR CVD에 의해 형성하고, 상기 상부 전극(226)에 접속되는 상부 전극 라인(250)(제4도 참조)을 형성함으로써, 제4도에 도시한 바와 같은 본 발명에 의한 FRAM을 완성한다.
상기한 바와 같이 제조된 본 발명에 따른 FRAM은 1회의 사진 공정으로 형성되는 단일의 콘택홀에 의해 커패시터의 하부 전극과 활성 영역상의 드레인 영역을 전기적으로 접속시키는 것이 가능하므로, 종래 기술에 의한 FRAM에 비하여 반도체 장치를 더욱 고집적화 할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (5)

  1. 필드 산화막에 의해 활성 영역과 비활성 영역이 한정된 반도체 기판과, 상기 반도체 기판상에 형성된 트랜지스터와, 상기 트랜지스터가 형성된 반도체 기판상의 소정의 영역에서 하부 전극, 강유전체막, 상부 전극이 순차 적층되어 형성된 커패시터와, 상기 커패시터의 하부 전극과 상기 트랜지스터의 활성 영역을 전기적으로 연결시키는 콘택을 포함하는 강유전체 메모리 장치에 있어서, 상기 콘택은 상기 하부 전극의 한 측면 및 그와 연결되는 하부 전극의 상면의 일부와, 상기 활성 영역의 일부가 동시에 노출되는 단일의 콘택홀에 의해 형성된 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 콘택은 Ti/TiN/Al 또는 Ti/TiN/W으로 구성된 도전물질로 형성된 것을 특징으로 하는 강유전체 메모리 장치.
  3. 제1항에 있어서, 상기 커패시터의 강유전체막은 PZT(PbZrxTi1-xO3)로 이루어진 것을 특징으로 하는 강유전체 메모리 장치.
  4. 제1항에 있어서, 상기 커패시터의 하부 전극은 백금으로 이루어진 것을 특징으로 하는 강유전체 메모리 장치.
  5. 활성 영역과 비활성 영역이 한정된 반도체 기판상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 전면에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막상의 소정의 영역에 하부 전극, 강유전체막, 상부 전극이 차례로 적층된 커패시터를 형성하는 단계와, 상기 커패시터가 형성된 결과물상에 제2층간 절연막을 형성하는 단계와, 상기 커패시터의 하부 전극과 상기 활성 영역을 전기적으로 연결시키는 콘택 형성 단계를 포함하는 강유전체 메모리 장치의 제조 방법에 있어서, 상기 콘택 형성 단계는 상기 하부 전극의 일부와 상기 활성 영역의 일부를 동시에 포함하는 영역을 노출시키는 포토 레지스트 패턴을 상기 제2층간 절연막 위에 형성하는 단계와, 상기 포토 레지스트 패턴을 마스크로 하여 상기 하부 전극의 일부가 노출될 때까지 상기 제2층간 절연막을 에칭하는 단계와, 상기 포토레지스트 패턴과 상기 하부 전극의 노출된 부분을 에칭 마스크로 하여 상기 활성 영역의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 콘택홀에 도전 물질을 침적하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
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