JP2007150025A - 強誘電体メモリの製造方法 - Google Patents

Abstract

【課題】強誘電体層の劣化防止とトランジスタへの水素シンター処理による効果とを両立させることのできる、強誘電体メモリの製造方法を提供する。
【解決手段】半導体基板４に駆動トランジスタ３を形成する工程と、駆動トランジスタ３を覆って半導体基板４上に第１層間絶縁膜６を形成する工程と、第１層間絶縁膜６上に第１水素バリア膜７を形成する工程と、第１水素バリア膜７上に、駆動トランジスタ３に電気的に接続する強誘電体キャパシタ２を形成する工程と、を備えた強誘電体メモリ１の製造方法である。駆動トランジスタ３を形成する工程と第１水素バリア膜７を形成する工程との間に、水素シンター処理を行う工程を有している。
【選択図】図１

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリの製造方法に関する。

強誘電体メモリとして、例えば１Ｔ１Ｃ型と呼ばれるものでは、強誘電体キャパシタと、この強誘電体キャパシタを動作させるための駆動トランジスタとが備えられている。
ところで、一般に強誘電体キャパシタを製造する工程においては、強誘電体層の劣化防止が重要な課題となっている。すなわち、強誘電体キャパシタの製造工程では、強誘電体層を形成した後、層間絶縁膜の形成やドライエッチングなどの工程の際、水素雰囲気（還元雰囲気）下に曝されることがある。このように強誘電体層が還元雰囲気、例えば水素（Ｈ_２）や水（Ｈ_２Ｏ）等に曝されると、強誘電体層は一般に金属酸化物からなるため、強誘電体層を構成する酸素が還元されてしまい、強誘電体キャパシタの電気特性が著しく低下してしまう。

そこで、従来では水素ダメージの防止策として、強誘電体キャパシタの周辺を水素バリア膜（ＳｉＮやＡｌ_２Ｏ_３など）で覆っている。例えば、駆動トランジスタを形成した半導体基板の上の第１層間絶縁膜上に強誘電体キャパシタが設けられる場合、前記強誘電体キャパシタを覆うようにしてこの強誘電体キャパシタの上や、該強誘電体キャパシタの下となる前記第１層間絶縁膜の上に水素バリア膜を設けていた。
一方、駆動トランジスタの製造に関しては、一般にそのゲート絶縁膜中の界面準位の安定化（低減化）や配線抵抗の安定化（低抵抗化）の目的のため、駆動トランジスタの形成、及び配線工程の後、すなわち半導体前工程の最終工程（パッシベーション膜形成後）において、水素シンター処理を行っている。

しかしながら、前記したように強誘電体キャパシタの周辺を水素バリア膜で覆うと、この水素バリア膜の機能により、最終工程での水素シンター処理が駆動トランジスタに対して効果的に作用せず、したがって特にゲート絶縁膜中の界面準位を十分低減化することができないといった問題があった。
このような背景から、水素シンター処理における強誘電体層の劣化を防ぐため、強誘電体膜（強誘電体層）自体を水素劣化しにくい膜に改良するといった技術が提供されている（例えば特許文献１参照）。
特開２００２−１２４６４７号公報

しかしながら、強誘電体膜自体を水素劣化しにくい膜に改良しても、その劣化を完全に防止するのは極めて困難である。また、前記の特許文献１では、強誘電体膜の劣化防止については記載されているものの、トランジスタへのシンター効果についてはあまり触れられておらず、したがってトランジスタの信頼性について十分に考慮がなされているとはいえなかった。

本発明は前記事情に鑑みてなされたもので、その目的とするところは、強誘電体層の劣化防止とトランジスタへの水素シンター処理による効果とを両立させることのできる、強誘電体メモリの製造方法を提供することにある。

本発明の強誘電体メモリの製造方法は、半導体基板に駆動トランジスタを形成する工程と、
前記駆動トランジスタを覆って前記半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１水素バリア膜を形成する工程と、
前記第１水素バリア膜上に、前記駆動トランジスタに電気的に接続する強誘電体キャパシタを形成する工程と、を備えてなり、
前記駆動トランジスタを形成する工程と前記第１水素バリア膜を形成する工程との間に、水素シンター処理を行う工程を有したことを特徴としている。

この強誘電体メモリの製造方法によれば、駆動トランジスタの形成後、第１水素バリア膜の形成に先だって水素シンター処理を行うので、水素バリア膜による影響を受けることなく駆動トランジスタに対して水素シンター処理を行うことができ、したがってゲート酸化膜の界面準位を良好に安定化（低減化）することができる。

また、前記強誘電体メモリの製造方法においては、前記水素シンター処理工程を、前記第１層間絶縁膜を形成する工程の後に行うのが好ましい。
駆動トランジスタに対して直接水素シンター処理を行うと、駆動トランジスタを構成する半導体領域、例えばソース／ドレイン領域などの不純物領域に対して悪影響を及ぼすおそれがあるものの、第１層間絶縁膜の形成後に行うことで、前記のおそれを軽減することができる。すなわち、第１層間絶縁膜を介して駆動トランジスタを間接的に水素シンター処理することで、第１層間絶縁膜中に存在する水素を励起させ、この水素を駆動トランジスタに作用させることができ、これにより、ゲート絶縁膜に対する効果を確保しつつ、半導体領域に対する悪影響を軽減することができる。

また、前記強誘電体メモリの製造方法においては、前記強誘電体キャパシタを形成する工程の後に、該強誘電体キャパシタを覆って第２水素バリア膜を形成する工程と、前記第２水素バリア膜上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に、前記強誘電体キャパシタにプラグを介して導通する配線を形成する工程と、前記配線を形成する工程の後に水素シンター処理を行う工程と、を備えているのが好ましい。
このようにすれば、水素シンター処理によってプラグと配線との間の界面の状態を良好にし、接触抵抗を低減化することができる。また、強誘電体キャパシタ上にこれを覆って第２水素バリア膜を形成しているので、水素シンター処理による影響が強誘電体キャパシタに及ぶのを回避することができる。

また、前記強誘電体メモリの製造方法においては、前記強誘電体キャパシタを形成する工程の後に、該強誘電体キャパシタを覆って、前記第１層間絶縁膜より水素濃度が低い第２層間絶縁膜を形成する工程を有しているのが好ましい。
このようにすれば、第２層間絶縁膜中の水素による、強誘電体キャパシタ中の強誘電体層に対する影響をより軽減することができ、したがって強誘電体キャパシタの信頼性を高めることができる。

以下、本発明を詳しく説明する。
まず、本発明の強誘電体メモリの製造方法についての説明に先立ち、本発明に係る強誘電体メモリの一例について説明する。図１は、本発明に係る強誘電体メモリの一例を示す要部断面図であり、図１中符号１は強誘電体メモリである。この強誘電体メモリ１は、強誘電体キャパシタ２と、この強誘電体キャパシタ２を動作させるための駆動トランジスタ３とを備えて構成されたもので、駆動トランジスタ３を半導体基板４に形成したものである。

半導体基板４は、シリコン基板からなるもので、その表層部には、ソース／ドレイン領域（図示せず）とチャネル領域（図示せず）とが形成され、さらにチャネル領域上にはゲート絶縁膜５が形成されている。そして、このゲート絶縁膜５上にゲート電極３ａが形成されたことにより、前記の駆動トランジスタ３は半導体基板４に形成されたものとなっている。なお、各強誘電体キャパシタ２に対応する駆動トランジスタ３は、半導体基板４に形成された埋め込み分離領域（図示せず）によってそれぞれ電気的に分離されている。

また、この半導体基板４上には、駆動トランジスタ３を覆って第１層間絶縁膜６が形成され、さらにこの第１層間絶縁膜６上に第１水素バリア膜７が形成されている。第１層間絶縁膜６は、酸化珪素（ＳｉＯ_２）からなるもので、ＣＭＰ（化学機械研磨）法等によって平坦化されたものである。また、この第１層間絶縁膜６は、後述する強誘電体キャパシタ２上の第２層間絶縁膜に比べ、相対的に水素濃度が高くなるように形成されている。第１水素バリア膜７は、例えば窒化珪素（ＳｉＮ）によって形成されたもので、前記の第１層間絶縁膜６中の水素が、後述する強誘電体キャパシタ２側に拡散し浸入するのを防止するためのものである。

また、駆動トランジスタ３を覆って形成された第１層間絶縁膜６上の第１水素バリア膜７の上には、前記強誘電体キャパシタ２が形成されている。強誘電体キャパシタ２は、第１水素バリア膜７上に形成された下部電極８と、この下部電極８上に形成された強誘電体層９と、強誘電体層９上に形成された上部電極１０と、からなるスタック型ものである。下部電極８及び上部電極１０は、白金（Ｐｔ）やイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_２）等によって形成されており、強誘電体層９は、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ_３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。

ここで、前記第１層間絶縁膜６、第１水素バリア膜７には、これらを貫通する第１コンタクトホール１１が形成されており、該第１コンタクトホール１１には、タングステン（Ｗ）等からなる第１プラグ１２が埋設されている。第１コンタクトホール１１は、本例では前記駆動トランジスタ３の一方のソース／ドレイン領域に通じ、かつ下部電極８の底部に通じるキャパシタ側コンタクトホール１１ａと、前記駆動トランジスタ３の他方のソース／ドレイン領域に通じ、かつ後述する第２プラグに通じる配線側コンタクトホール１１ｂとからなっている。

そして、このような構成のもとに、キャパシタ側コンタクトホール１１ａ内に埋設された第１プラグ１２は、駆動トランジスタ３の一方のソース／ドレイン領域と強誘電体キャパシタ２の下部電極８とを導通させるようになっている。これにより、強誘電体キャパシタ２は、前述したように駆動トランジスタ３によって動作させられるようになっている。また、配線側コンタクトホール１１ｂは、駆動トランジスタ３の他方のソース／ドレイン領域と第２プラグとを導通させるようになっている。

また、強誘電体キャパシタ２には、その上面（すなわち上部電極１０）及び側面を覆って、Ａｌ_２Ｏ_３等からなる第２水素バリア膜１３が形成されている。このような構成のもとに強誘電体キャパシタ２は、先に第１水素バリア膜７によって底部側からの水素の拡散、浸入が防止されているのに加え、その上部や側部からの水素の拡散、浸入も防止されている。なお、本例では、第２水素バリア膜１３を第１水素バリア膜７の上面上にも形成しているが、第２水素バリア膜１３を、主に強誘電体キャパシタ２の上面及び側面のみを覆うようにパターニングし、第１水素バリア膜７上のそれ以外の箇所については、エッチングによって除去してもよい。

このように第２水素バリア膜１３で覆われた強誘電体キャパシタ２をさらに覆って、第２水素バリア膜１３上には、その表面が平坦化された第２層間絶縁膜１４が形成されている。この第２層間絶縁膜１４は、前述したように、駆動トランジスタ３上の第１層間絶縁膜６に比べ、相対的に水素濃度が低くなるように形成されている。
この第２層間絶縁膜１４と前記第２水素バリア膜１３には、これらを貫通する第２コンタクトホール１５が形成されており、該第２コンタクトホール１５には、タングステン（Ｗ）等からなる第２プラグ１６ａ（１６ｂ）が埋設されている。第２コンタクトホール１５は、本例では前記強誘電体キャパシタ２の上部電極１０の上部に通じるキャパシタ側コンタクトホール１５ａと、前記配線側コンタクトホール１１ｂ内の第１プラグ１２に通じる配線側コンタクトホール１５ｂとからなっている。

そして、このような構成のもとに、キャパシタ側コンタクトホール１５ａ内に埋設された第２プラグ１６ａは、強誘電体キャパシタ２の上部電極１０に導通したものとなっており、また、配線側コンタクトホール１５ｂ内に埋設された第２プラグ１６ｂは、第１プラグ１２を介して前記駆動トランジスタ３の他方のソース／ドレイン領域に導通したものとなっている。

また、第２層間絶縁膜１５上には、前記第２プラグ１６ａ、１６ｂに接続してＡｌ（アルミニウム）からなる金属配線１７ａ、１７ｂが形成されている。
さらに、第２層間絶縁膜１５上には、前記金属配線１７ａ、１７ｂを覆って第３水素バリア膜１８が形成されている。
そして、この第３水素バリア膜１８上にはさらに第３層間絶縁膜１９が形成され、この第３層間絶縁膜１９には第３コンタクトホール２０及び第３プラグ２１が形成されている。さらに、第３層間絶縁膜１９上には金属配線２２が形成され、以降、必要に応じて同様の構成が繰り返されていることにより、多層配線構造となっている。

次に、このような構成の強誘電体メモリ１の製造方法を基に、本発明の強誘電体メモリ１の製造方法の一実施形態を説明する。
まず、図２（ａ）に示すように、公知の手法によって半導体基板４に駆動トランジスタ３を形成する。続いて、駆動トランジスタ３を覆って二酸化珪素（ＳｉＯ_２）を成膜し、さらにこれを化学機械研磨（ＣＭＰ）法等によって平坦化し、第１層間絶縁膜６とする。ここで、ＳｉＯ_２の成膜については、スピンコート法やＨＤＰ（ハイデンシティプラズマ）ＣＶＤ法等のＣＶＤ法によって行うことができる。ただし、この第１層間絶縁膜６については、後工程で形成する第２層間絶縁膜１４より水素濃度を高くするため、例えばシラン（ＳｉＨ_４）やテトラエトキシシラン（ＴＥＯＳ）を主原料とするＣＶＤ法を用いた場合、その処理条件を適宜に設定することで、原料の分解によって生じた水素が得られる膜中に多く取り込まれるようにする。

次に、図２（ｂ）に示すように前記の半導体基板４に対し、水素を含む雰囲気中において４００℃から４５０℃の温度で熱処理を行うことにより、水素シンター処理を行う。このような処理を行うと、雰囲気中の水素が第１層間絶縁膜６中に拡散することなどにより、第１層間絶縁膜６中に存在する水素が励起し、この水素がゲート絶縁膜５に作用してここに拡散する。これにより、ゲート絶縁膜５中の欠陥が終端し、界面準位が良好に安定化（低減化）する。なお、この水素シンター処理は、後の第１水素バリア膜７の形成工程に先だって行うので、当然ながらこの第１水素バリア膜７の影響を受けることなく、駆動トランジスタ３のゲート絶縁膜５に対して良好に水素シンター処理を行うことができる。

次いで、図２（ｃ）に示すように前記第１層間絶縁膜６上に、例えば窒化珪素（ＳｉＮ）からなる第１水素バリア膜７をＣＶＤ法等によって形成する。このように第１水素バリア膜７を形成することで、第１層間絶縁膜６中の水素濃度が高くても、この第１層間絶縁膜６中の水素が第１水素バリア膜７を通過してその上層に拡散するのを防止することができる。

次いで、公知の手法によって第１水素バリア膜７上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、図３（ａ）に示すように、前記第１水素バリア膜７と第１層間絶縁膜６とを一括してエッチングし、あるいは別々にエッチングし、第１コンタクトホール１１（１１ａ、１１ｂ）を形成する。そして、前記レジストパターンを除去した後、Ｗ等の導電材料を成膜してこれを第１コンタクトホール１１内に埋め込み、さらに化学機械研磨（ＣＭＰ）法等によって第１水素バリア膜７上の導電材料を除去することにより、第１プラグ１２を形成する。ここで、導電材料の成膜・埋め込みについては、例えば、密着層としてチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）をスパッタ法等によって成膜し、続いてタングステン（Ｗ）を成膜することで行う。

次いで、図３（ｂ）に示すように前記第１水素バリア膜７上に、公知の手法によって下部電極８と強誘電体層９と上部電極１０とからなる強誘電体キャパシタ２を形成する。この強誘電体キャパシタ２の形成に際しては、特にその下部電極８が、キャパシタ側コンタクトホール１１ａ内の第１プラグ１２に接続するように、位置決めしてパターニングする。

次いで、図３（ｃ）に示すように、前記強誘電体キャパシタ２を覆ってＡｌＯｘ等からなる第２水素バリア膜１３を形成する。これによって強誘電体キャパシタ２は、先に形成された第１水素バリア膜７によってその底部側からの水素の拡散、浸入が防止されるのに加え、上部側や側部側からの水素の拡散、浸入も防止されることになり、したがって水素に対する耐性に優れたものとなる。

ここで、前記第２水素バリア膜１３については、その厚さを２０ｎｍ以上１００ｎｍ以下程度に形成するのが好ましい。２０ｎｍ未満では第２水素バリア膜１３の水素バリア効果が十分に得られなくなるおそれがあり、１００ｎｍを越えると、後述するコンタクトホール形成のためのエッチングの負荷が大きくなってしまうからである。また、前記の第１水素バリア膜７についても、その厚さについては、第２水素バリア膜１３と同様の理由により、２０ｎｍ以上１００ｎｍ以下程度にするのが好ましい。

次いで、図４（ａ）に示すように、前記第２水素バリア膜１３を覆って二酸化珪素（ＳｉＯ_２）を成膜し、さらにこれを化学機械研磨（ＣＭＰ）法等によって平坦化し、第２層間絶縁膜１４とする。ここで、ＳｉＯ_２の成膜についてはＣＶＤ法が好適に用いられる。ただし、この第２層間絶縁膜１４については、前工程で形成した第１層間絶縁膜６より水素濃度を低くするため、例えばシラン（ＳｉＨ_４）やテトラエトキシシラン（ＴＥＯＳ）を主原料とするＣＶＤ法を用いた場合、その処理条件を前記第１層間絶縁膜６の形成工程とは変えて設定することで、原料の分解によって生じた水素が得られる膜中になるべく取り込まれないようにする。また、必要に応じてアニール処理を行い、第２層間絶縁膜１４中から水素を除去するようにしてもよい。

続いて、公知の手法によって第２層間絶縁膜１４上にレジストパターン（図示せず）を形成し、さらにこのレジストパターンをマスクにしてエッチングすることにより、強誘電体キャパシタ２の上部電極１０に到達するキャパシタ用コンタクトホール１５ａと、前記配線側コンタクトホール１１ｂ内の第１プラグ１２に通じる配線側コンタクトホール１５ｂとを形成する。そして、このレジストパターンを除去した後、第２層間絶縁膜１４上に導電材料を成膜し、これによって第２コンタクトホール１５（キャパシタ用コンタクトホール１５ａ、下地用コンタクトホール１５ｂ）内に導電材料を埋め込む。この導電材料の成膜・埋め込みについては、例えば前記第１プラグ１２の場合と同様にして行う。次いで、第１層間絶縁膜１４上を化学機械研磨法等で平坦化することにより、第１コンタクトホール１５（１５ａ、１５ｂ）内に第２プラグ１６ａ、１６ｂを形成する。

次いで、前記第２層間絶縁膜１４上にスパッタ法でＡｌを成膜し、続いて公知の手法によりパターニングすることにより、前記第２プラグ１６ａ（１６ｂ）に接続する金属配線１７ａ（１７ｂ）を形成する。
このようにして金属配線１７ａ、１７ｂを形成したら、これら金属配線１７ａ、１７ｂと前記第２プラグ１６ａ、１６ｂとの間の界面の状態を良好にするため、水素シンター処理を行う。この水素シンター処理については、例えば前記の第１層間絶縁膜６形成後の水素シンター処理と同様の条件で行うことができる。

このように水素シンター処理を行うことにより、金属配線１７ａ、１７ｂと第２プラグ１６ａ、１６ｂとの間の界面の状態を良好にし、これらの間の接触抵抗を低減化することができる。すなわち、金属配線１７ａ、１７ｂは、Ａｌがスパッタ法により成膜されて形成されているが、スパッタ法により形成された膜は、十分な緻密性を有していない。また、このスパッタ法による成膜では、得られた膜と第２プラグ１６ａ、１６ｂとが単に物理的に接触（接合）するだけとなってしまう。そこで、この水素シンター処理で例えば４００℃から４５０℃の温度で熱処理を行うことにより、金属配線１７ａ、１７ｂを焼結して緻密化することができる。さらに、金属配線１７ａ、１７ｂと第２プラグ１６ａ、１６ｂとの間の接合も物理的な接触だけでなく、界面を活性化することなどによって化学的にも接触（接合）したものとすることができる。これにより、金属配線１７ａ、１７ｂと第２プラグ１６ａ、１６ｂとの間の接触抵抗を、十分に低減化することができるのである。
なお、ここでの水素シンター処理については、これに代えて、不活性雰囲気での熱処理を採用することもでき、その場合にも、前記の水素シンター処理の場合と同様の効果を得ることができる。

次いで、図４（ｂ）に示すように前記金属配線１７ａ、１７ｂを覆って第２層間絶縁膜１４上に第３水素バリア膜１８を形成する。この第３水素バリア膜１８については、前述したＳｉＮやＡｌ_２Ｏ_３などによって形成することができる。
その後、図１に示したように前記第３水素バリア膜１８上に第３層間絶縁膜１９を形成し、この第３層間絶縁膜１９に第３コンタクトホール２０及び第３プラグ２１を形成し、さらに、第３層間絶縁膜１９上に金属配線２２が形成することなどにより、強誘電体メモリ１を得る。

このような強誘電体メモリ１の製造方法にあっては、駆動トランジスタ３の形成後、第１水素バリア膜７の形成に先だって水素シンター処理を行うので、この第１水素バリア膜７による影響を受けることなく駆動トランジスタ３に対して水素シンター処理を行うことができ、したがってゲート酸化膜５の界面準位を良好に安定化（低減化）することができる。また、強誘電体キャパシタ２については、その底部側に第１水素バリア膜７を形成することによって底部側からの水素の拡散、浸入が防止することができ、また、強誘電体キャパシタ２を覆って第２水素バリア膜１３を形成することによってその上部側や側部側からの水素の拡散、浸入も防止することができ、したがって強誘電体キャパシタ２の水素に対する耐性を十分に高めることができる。

また、このようにして得られた強誘電体メモリ１にあっては、前述したように、駆動トランジスタ３のゲート絶縁膜５の界面準位が安定化（低減化）しており、また、強誘電体キャパシタ２の水素に対する耐性も十分に高められたものとなっているため、高い信頼性を有する優れたものとなる。

このような強誘電体メモリは、携帯電話、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々な電子機器に適用することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態では、駆動トランジスタ３のゲート絶縁膜５に対する水素シンター処理を、第１層間絶縁膜６の形成後に行ったが、この水素シンター処理を、第１層間絶縁膜６の形成前に行ってもよい。このようにしても、水素シンター処理は後の第１水素バリア膜７の形成工程に先だって行うことになるので、この第１水素バリア膜７の影響を受けることはない。

本発明の強誘電体メモリの一実施形態を示す要部断面図である。 （ａ）〜（ｃ）は図１に示した強誘電体メモリの製造方法説図である。 （ａ）〜（ｃ）は図１に示した強誘電体メモリの製造方法説図である。 （ａ）、（ｂ）は図１に示した強誘電体メモリの製造方法説図である。

符号の説明

１…強誘電体メモリ、２…強誘電体キャパシタ、３…駆動トランジスタ、４…半導体基板、５…ゲート絶縁膜、６…第１層間絶縁膜、７…第１水素バリア膜、８…下部電極、９…強誘電体層、１０…上部電極、１２…第１プラグ、１３…第２水素バリア膜、１４…第２層間絶縁膜、１６ａ、１６ｂ…第２プラグ、１７ａ、１７ｂ…金属配線

Claims (4)

1. 半導体基板に駆動トランジスタを形成する工程と、
   前記駆動トランジスタを覆って前記半導体基板上に第１層間絶縁膜を形成する工程と、
   前記第１層間絶縁膜上に第１水素バリア膜を形成する工程と、
   前記第１水素バリア膜上に、前記駆動トランジスタに電気的に接続する強誘電体キャパシタを形成する工程と、を備えてなり、
   前記駆動トランジスタを形成する工程と前記第１水素バリア膜を形成する工程との間に、水素シンター処理を行う工程を有したことを特徴とする強誘電体メモリの製造方法。
2. 前記水素シンター処理工程を、前記第１層間絶縁膜を形成する工程の後に行うことを特徴とする請求項１記載の強誘電体メモリの製造方法。
3. 前記強誘電体キャパシタを形成する工程の後に、該強誘電体キャパシタを覆って第２水素バリア膜を形成する工程と、
   前記第２水素バリア膜上に第２層間絶縁膜を形成する工程と、
   前記第２層間絶縁膜上に、前記強誘電体キャパシタにプラグを介して導通する配線を形成する工程と、
   前記配線を形成する工程の後に水素シンター処理を行う工程と、を備えたことを特徴とする請求項１又は２に記載の強誘電体メモリの製造方法。
4. 前記強誘電体キャパシタを形成する工程の後に、該強誘電体キャパシタを覆って、前記第１層間絶縁膜より水素濃度が低い第２層間絶縁膜を形成する工程を有していることを特徴とする請求項１又は２に記載の強誘電体メモリの製造方法。
   

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