CN103262223A - 集成电路的氢钝化 - Google Patents
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Abstract
本发明涉及一种带有钝化捕获层的集成电路，带有在钝化捕获层下面的氢或氘释放层的集成电路，用于形成具有氢或氘释放层的集成电路的方法，以及用于形成具有钝化捕获层的集成电路的方法。
Description
技术领域
本发明涉及集成电路领域；并具体涉及集成电路的氢钝化。
背景技术
发明内容
附图说明
图1示出根据实施例的用于形成集成电路的处理步骤的流程图。
图2A-2E示出根据另一实施例的集成电路工艺流程。
图3A-3B示出根据其他实施例的集成电路。
图4A-4C示出根据替换实施例的集成电路。
图5示出根据示例性实施例形成的晶体管的晶体管阈值电压（Vt）和没有根据示例性实施例形成的晶体管的Vt的比较图。
具体实施方式
示例性实施例参考附图描述，其中附图中相同的标识号用来指明相似或等同的元件。附图被示出并不是为了限定范围，而是被提供仅用来示出示例性的实施例。
下面参考用于说明的示例性应用描述若干方面。应当明白的是提出了无数特定细节、关系和方法，以便提供示例性实施例的全面的理解。然而，相关领域的技术人员将会容易地认识到在没有一个或更多特定细节的情况下或以其他方法能够实践示例性实施例。在其他实例中，为了避免使得实施例模糊，没有详细示出众所周知的结构或操作。示例性实施例并不局限于行为或事项的示出的顺序，因为一些行为可能以不同的顺序发生和/或与其他行为或事项同时进行。而且，为了实施根据示例性实施例的方法学，并不要求全部示出的行为或事项。
晶体管的阈值电压（“Vt”）一般限定为栅极电压，其中反转层在基底（主体）和栅极电介质之间的界面形成。然而，位于基底和栅极电介质之间的界面状态将会产生界面电荷（“Qit”），其影响晶体管阈值电压。因此，Qit的改变会导致Vt的改变。一种用于使这种界面电荷钝化的方法是在氢环境中以大约400°C的温度退火，这通常是集成电路工艺流程中的最后步骤之一。
集成电路工艺流程中更早的步骤是CMOS晶体管的栅极电介质的形成。该步骤典型地开始于基底的单晶硅表面的氧化。随着氧化物在硅表面上的增长，硅原子从单晶硅表面移除，从而形成二氧化硅的非结晶层。当氧化停止时，一些离子硅和一些不完整的硅键保留在界面层区域，从而形成被称为界面捕获电荷或Qit的正电荷薄膜。栅极电介质（可能是由纯二氧化硅、氮化二氧化硅或高k电介质组成）沉积在薄二氧化硅层上。
集成电路制造流程中的其他处理（比如等离子体沉积和等离子体蚀刻）可能会在界面破坏弱键，从而引起额外的Qit形成。这种电荷在基底范围内可能是可变的，并且也可能会不稳定。因为这种电荷可能影响晶体管的Vt，在基底范围内Qit的任何可变性也都可能引起Vt的可变性；从而导致晶体管的不稳定性。
而且，集成电路制造过程也可能会导致在基底表面附近产生晶体缺陷。晶体管PN结的耗尽区中的晶体缺陷可能会引起增加的二极管漏电流。
一种减少界面电荷的量值和不稳定性（以及使得晶体缺陷钝化)的方法是在制造流程后期在大约400°C执行合成气体（H2+N2）退火。氢可能会与硅离子和不完整的硅键起化学反应以便形成Si-H键，从而减少界面电荷并使其稳定。晶体管的Vt分布的范围通常因界面状态的钝化而紧缩，并且Vt分布相对于时间的稳定性可能会显著增加。而且，当氢沿晶体缺陷与不完整硅键反应以形成硅氢键时，二极管漏电流和集成电路静态电流会减少。
集成电路的氢钝化在新技术方面变得越来越困难。例如，用来形成互连层的材料，如TaN，可能阻挡氢到界面的扩散。增加数量的互连层也会使得扩散路径更长，从而使氢到达界面需要更多的扩散时间。另外，一些集成电路工艺流程（例如，对于铁电存储器）涉及氢阻挡膜的形成（例如，避免氢降低铁电电容器的电特性）。然而，这些氢阻挡膜也阻止了在合成气体退火中使用的氢到达界面。
另外，在先进的工艺流程中使用的一些材料（比如金属栅极和超低k电介质材料）可因在400°C的氢退火一个小时或更长时间而降级。虽然如果省略了合成气体退火，随着增加的晶体管的改变一些数字集成电路可能依然能够运行，但是不可能从模拟工艺流程中省略退火（其可能需要精确控制的晶体管和组件匹配）。
术语“钝化”是指可能在包含氢或氘的退火期间发生的Qit的减少以及二极管漏电流的减少。氢或氚与不完整的硅键和硅离子的化学反应会在单晶硅基底和非晶形层二氧化硅之间的界面发生，并且也发生在基底表面附近的晶体缺陷中，以便形成硅氢（“Si-H”）或硅氘（“Si-D”）键，从而减少界面电荷并使其稳定。在合成气体退火之前，Qit密度可能是在低的1011cm-2eV-1的范围。在合成气体退火之后，Qit密度可能降低到低的1010cm-2eV-1的范围。氢的氘同位素可以用来代替用于钝化的氢，以便形成Si-D键（其可能比Si-H键更稳定）。
图1示出根据实施例的用于形成集成电路的处理步骤的流程图。在晶体管在基底形成1000以后，集成电路通过退火钝化1002，并接着沉积钝化捕获层1004。捕获层一般在随后的热处理步骤期间阻止氢或氘钝化从晶体管和界面区域扩散。可选的覆盖层可以接着沉积在钝化捕获层的顶部1006。在示例性实施例中，氮化硅钝化捕获层（通过NH3形成）沉积在基底（含有晶体管）的顶部。接着氧化物覆盖层沉积在氮化硅钝化捕获层的顶部。氮化硅钝化捕获层和氧化物覆盖层可以阻止NH3污染光致抗蚀剂，该光致抗蚀剂使用于随后的光致抗蚀剂图案化步骤（比如蚀刻位于晶体管上面的金属沉积前的电介质层）。进一步的处理1008-比如形成与晶体管的触点和形成金属互连层的后端步骤-然后完成集成电路。
钝化步骤1002可以在晶体管栅极、源极和漏极的硅化之后，但在会由氢所反向影响的任何后端（触点形成后）处理步骤之前执行。例如，如果铁电电容器（“FeCap”）将在触点形成以后制成，那么钝化步骤和钝化捕获层可以在触点形成以后并在FeCap形成之前形成。如果FeCap将在第一互连层的形成之后形成，那么钝化步骤和钝化捕获层可以在FeCap形成之前在第一互连层的顶部形成。示例性实施例的钝化步骤1002可以是通过含有氢或氘的高密度等离子在350°C或更高温度执行的氢或氘退火，或者钝化步骤1002可以通过沉积氢或氘释放膜实现。例如，氢释放膜可以是带有高浓度的硅氢键的氮化硅膜。在步骤1004形成的钝化捕获层可以是，如AlOx、AlONx、SiNx、SiNxHy、A1N或BN的膜。另外，在步骤1004形成的钝化捕获层可能是带有低浓度Si-H键的氮化硅膜。而且，氮化硅钝化捕获层可能含有显著浓度的N-H键。
图2A-2E示出另一实施例的主要处理步骤。虽然本实施例以氢钝化示出，但是可以使用氘钝化来代替。
图2A示出已经部分处理的集成电路2000，但它不包含触点光致抗蚀剂图案化。集成电路是在基底2002上形成，并且它包含浅沟槽隔离区2004、晶体管2010（具有晶体管栅极电介质2006和晶体管栅极2008）以及金属沉积前电介质（“PMD”）2012。对于示例性实施例的钝化步骤，氢释放层2014也已经沉积在集成电路上。在示例性实施例中，氢释放膜是带有高浓度Si-H键的SiNxHy膜，该高浓度Si-H键通过使用高密度等离子体（“HDP”）工艺形成（虽然这种膜也可以通过使用低密度等离子体形成）。SiNxHy膜典型地含有以Si-H和N-H键形式存在的氢。Si-H键是具有比N-H键（例如大约4.05eV）更低键能（例如大约3.34eV）的键。包含在SiNxHy膜的高Si-H键中的氢可能在后端（例如后触点形成）热处理步骤（比如铜退火）期间裂解，并随后变为可用于钝化。在下面的表1中给出了用于形成SiNxHy氢释放膜的示例性8英寸HDP工艺。本领域的技术人员可能会通过使用不同的工艺比如PECVD来准备等效的氢释放膜。
如图2B所示，氢扩散阻挡层2116在集成电路2100的氢释放层2014的顶部形成，以便起到钝化捕获层的作用。更具体地，氢扩散阻挡层2116在随后的热处理中（导致去气）一般阻止氢从界面和硅晶体缺陷扩散开。氢扩散阻挡层2116辅助使高浓度的氢保留在紧密地接近晶体管2010处，在那里它可能会钝化界面状态和晶体缺陷。氢阻挡层可能由一种或更多电介质薄膜形成，比如AlOx、AlONx、SiNx、SiNxHy、A1N或BN。在示例性实施例中，氢阻挡层是SiNxHy膜，其带有大多数以N-H键形式存在的氢。在下面的表2中给出了通过使用8英寸等离子体增强化学气相沉积（PECVD）工艺来形成这种SiNxHy氢阻挡膜的示例性工艺。SiNxHy氢阻挡膜可以由本领域的技术人员通过使用其他工艺比如HDP而交替地准备。
如图2C所示，氧化膜2218的可选覆盖层在集成电路2200上形成。然后，触点光致抗蚀剂图案2217在氧化膜2218的顶部形成。在本实施例中，氧化膜2218可以阻止在可能存在于PECVD的SiNxHy氢阻挡膜2116中残留的NH3和触点光致抗蚀剂图案2217之间的有害反应（例如防止污染）。有害反应可能妨碍光致抗蚀剂的图案化和显影，并且它也可能会妨碍光致抗蚀剂的去除过程。
图2D示出通过使用传统工艺在触点2320形成后的集成电路2300。应当注意的是触点蚀刻可能经更改以便蚀刻氢释放2014和氢阻挡2116SiNxHy膜。
如图2E所示，可能会执行额外的后端工艺以便添加第一层互连2424。第一金属间电介质层（“IMD-1”）2422使第一层互连（“金属-1”）2424电绝缘。IMD-12422可以是任意合适的电介质材料，比如PECVD氧化物或低-k电介质。第一层互连2424可以是金属，比如铜或铝铜合金。可以执行用来添加额外层级的电介质和互连的额外的处理步骤，以便完成集成电路。通过本示例性实施例，可以省略目前通常用来作为CMOS工艺流程中最后处理步骤中一个的后端钝化退火。
应当注意的是虽然在图2A-2E中示出晶体管以便说明本实施例，但是通过使用本实施例其他组件比如存储单元（SRAM、DRAM、FLASH、FRAM等）、电阻器、电容器、模拟元件和高电压元件也可以受益。而且，本示例性实施例的基底2002是体硅基底，但也可以替换地使用其他基底比如绝缘体上硅材料。
上面参考图2A-2E描述的示例性实施例利用了氢释放膜2014。在另一实施例中，省略了氢释放膜，但是使用氢或氘退火或含有氢或氘的合成气体退火以便使集成电路在钝化捕获层2116沉积之前钝化。通过使用本实施例，可以省略目前通常用来作为CMOS工艺流程中最终处理步骤之一的钝化退火。
在上述实施例中，氢释放膜在晶体管形成之后并在触点光致抗蚀剂图成形之前沉积在平坦化的PMD电介质层上。然而，钝化步骤和可选的覆盖氢阻挡膜的沉积可能发生在加工流程中的其他点，如图3A和3B所示。在图3A中，氢释放膜3014和氢阻挡膜3016（如果使用的话加上氧化膜（未示出））在触点3020形成后沉积在集成电路3000上。在本实施例中，（钝化）氢释放膜3014和（钝化捕获）氢阻挡膜3016也可起到金属-13024蚀刻处理的蚀刻停止层的作用。而且，金属-1电介质材料3022也可以是氢阻挡材料，比如TiN或TaN。虽然已经通过氢阻挡层3016蚀刻用于金属-1相互连接3024的开口，以便使得金属-13024能够与触点3020实现希望的电连接，但是金属-1电介质材料3022和氢阻挡层3016的结合仍可以起到在集成电路3000上基本连续的氢阻挡的作用。
在图3B中，在源极和漏极3111以及晶体管栅极3108的形成以后，并且也在源极和漏极3111的可选的硅化3113以后，氢释放层3114沉积在集成电路3100上。氢释放层3114会使集成电路3100钝化。氢释放层3114在本实施例中也可以起到触点蚀刻停止层的作用。在PMD层3112的沉积和平坦化以后，氢扩散阻挡层3116被沉积（与可选的氧化物覆盖层（未示出）一起，如果使用的话）。氢扩散阻挡层3116起到钝化捕获层的作用。随后，形成触点3120，并且第一层互连，即金属-13124，在触点3120上形成。可替换地，氢扩散阻挡层3116会直接沉积在图3B所示的实施例中的氢释放层3114的顶部，或者在触点3120形成以后沉积，并且接着用来作为金属-13124蚀刻的蚀刻停止层。
氢释放膜3114和氢阻挡膜3116可以在集成电路制造工艺中的其他点沉积，并且也是在本发明的范围内。这些其他实施例中的一些在图4A、4B和4C中示出。在这些实施例4000、4100和4200中，省略了氢释放层。因此，在图4A、4B和4C中示出的实施例中，集成电路在钝化捕获层4016的沉积之前可能会或者可能不会钝化。对于集成电路于其中在钝化捕获层4016的沉积之前钝化的实施例，集成电路可能会钝化，这通过暴露于含有氢或氘的高密度等离子体（“HDP”）中，或者替换地暴露于在350℃或更高的氢或氘退火中。包含在HDP等离子体的氢或氘使用在示例性实施例的最佳模式中，因为HDP等离子体通常生成易起反应的H和D原子团，其在钝化界面状态和晶体缺陷中是尤其有效的。
在图4A中，HDP钝化在源极和漏极硅化物4013和栅极硅化物4015的形成之后，但在钝化捕获层4016的沉积之前执行。在本实施例中，钝化捕获层4016在触点4020成形步骤之前沉积。如果钝化捕获层4016是SiNxHy，那么可选的氧化物覆盖层（未示出）可能会在触点成形之前沉积在钝化捕获层4016的顶部（以便避免由于在SiNxHy中残留的NH3而导致光致抗蚀剂污染）。在本示例性实施例中，FeCap4016和第二触点4038在钝化捕获层4016上形成。
在图4B中，钝化步骤也是在源极和漏极硅化物4013和栅极硅化物4015的形成之后，但在钝化捕获层4116的沉积之前执行。在本实施例中，钝化捕获层在触点4020的形成之后，但在金属-1互连层4124的形成之前沉积。
在图4C中，钝化步骤也在钝化阻挡层4216的沉积之后之前执行。然而，在本实施例中，钝化捕获层是在PMD电介质4212的沉积之前沉积。在本实施例中钝化捕获层对于触点4020蚀刻步骤也可能会起到蚀刻停止层的作用。
在图4A-4C示出和描述的实施例中，通过350°C（或更高）退火，或通过HDP等离子体，在氢或氘钝化界面和晶体缺陷之后钝化捕获层沉积在集成电路上。钝化阻挡膜被沉积以便阻止氢或氘在随后的热处理步骤期间从晶体管界面扩散开。
图5示出分布的阈值电压（“Vt”），例如没有经过氢钝化退火5002加工的n型沟道3.3伏晶体管、带有传统末端工艺400°C氢钝化退火5004的n型沟道3.3伏晶体管以及带有氢释放膜加上钝化捕获层（在触点成形之前沉积的HDP）5006的工艺的n型沟道3.3伏晶体管。如图5所示，没有经过钝化退火5002形成的晶体管的Vt是大约0.75伏，相比较以氢释放膜加上钝化捕获层5006的形成的晶体管的Vt是大约0.68伏。因此，以氢释放膜加上钝化捕获层形成晶体管的工艺可以钝化界面电荷（“Qit”）的显著部分，从而引起Vt的降低。
图5所示的电数据也示出了没有经过钝化退火5002形成的晶体管的Vt的分布（即～.12伏）比以氢释放膜加上钝化捕获层5006形成的晶体管的Vt的分布（即～.03伏）更大。因此，对于以氢释放膜加上钝化捕获层形成的晶体管，晶体管Vt的均匀性已经显著地提高了。此外，以氢释放膜加上钝化捕获层5006形成的晶体管的Vt（～.68伏）以及Vt分布（.03伏）与带有Vt（～.69伏）和Vt分布（.05伏）的以传统的末端处理400°C氢钝化退火5004处理的晶体管的基线烧结工艺相比较，显示了以氢释放膜加上钝化捕获层5006形成的晶体管可以是基线烧结工艺5004的改进。
如上，对于所公开的实施例的钝化步骤，氘也可能用来代替氢。例如，在氢释放膜的形成中SiD4可以用来代替SiH4。替换地，在氢释放膜的形成期间，含有氘的气体可以添加到HDP。氘通常比氢与硅形成更稳定的键；因此随着时间的推移氘可以提高Vt的稳定性（例如Vt的分布）。在所公开的实施例中使用氘代替氢可以提供比传统的炉式氘退火更加节约成本的钝化方法，因为在单晶片等离子体工艺中（与分批装料炉氘退火工艺相比）腔室体积要小得多、反应压力要低得多、氘浓度要低得多且加工时间也减少很多。
示例性工艺沉积条件经给出用于8英寸的沉积设备。本领域的技术人员可能使用这些8英寸的制法作为研发关于12英寸（或更大直径）的工具的对等工艺的指导。
虽然上面描述了不同实施例，但应当明白的是它们仅以示例的方式呈现，而非用于限制的目的。在没有脱离所要求的本发明的范围的情况下，能够对所公开的实施例和根据本发明的公开所系统阐述的其他实施例做出无数的改变。
Claims (17)
1.一种集成电路，包括：
基底；
联接至所述基底的晶体管；
联接至所述基底的金属沉积前电介质层；以及
覆盖所述金属沉积前电介质层的钝化捕获层。
2.根据权利要求1所述的集成电路，其中在所述基底和所述晶体管的栅极电介质之间的界面是钝化的，并且进一步，其中所述钝化捕获层是从由AlO、AION、SiNx以及SiNxHy组成的组中选择的膜。
3.根据权利要求1所述的集成电路，进一步包括位于所述钝化捕获层下的氢释放层。
4.根据权利要求3所述的集成电路，其中所述氢释放层是带有比N-H键更多的Si-H键的SiNxHy膜。
5.根据权利要求1所述的集成电路，进一步包括位于所述钝化层下的氘释放层，并且其中所述氘释放层是带有比N-D键更多的Si-D键的SiNxDy膜。
6.根据权利要求3所述的集成电路，其中所述氢释放层位于所述金属沉积前电介质层之下。
7.根据权利要求1所述的集成电路，其中在所述基底和所述晶体管的栅极电介质之间的界面是钝化的；并且进一步，其中覆盖层位于所述钝化捕获层之上。
8.根据权利要求1所述的集成电路，其中在所述基底和所述晶体管的栅极电介质之间的界面是钝化的；并且进一步，其中所述钝化捕获层位于形成在所述PMD层中的触点之上。
9.一种集成电路，其包括：
基底；
联接至所述基底的晶体管，其中在所述基底和所述晶体管的栅极电介质之间的界面是钝化的；
覆盖所述晶体管的钝化捕获层；以及
覆盖所述钝化捕获层的金属沉积前电介质层。
10.一种形成集成电路的工艺，其包括：
提供部分处理的集成电路，其具有晶体管和覆盖在所述晶体管上的金属沉积前电介质层；
钝化所述部分处理的集成电路；以及
在所述钝化步骤之后，使钝化捕获层沉积在所述金属沉积前电介质层之上。
11.根据权利要求10所述的工艺，其中所述钝化步骤是包含氢和氘中至少一种的高密度等离子体工艺。
12.根据权利要求10所述的工艺，其中所述钝化步骤包括沉积氢释放层。
13.根据权利要求12所述的工艺，其中所述氢释放层是带有比N-H键更多的Si-H键的SiNxHy膜。
14.根据权利要求12所述的工艺，其中所述钝化步骤包括沉积氘释放层；并且所述氘释放层是带有比N-D键更多Si-D键的SiNxDy膜。
15.根据权利要求10所述的工艺，其中所述钝化步骤包括在包含氢或氘中至少一种的环境中使所述集成电路退火。
16.根据权利要求10所述的工艺，其中所述钝化捕获层包括从由AlO、AION、SiNx以及SiNxHy组成的组中选择的膜。
17.一种形成集成电路的工艺，包括：
提供包含晶体管的部分处理的集成电路；
钝化所述部分处理的集成电路；
在所述钝化步骤之后，使钝化捕获层沉积在所述晶体管之上；以及
在所述钝化捕获层之上形成金属沉积前电介质层。
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