CN104465537B - 具有钝化层的半导体元件以及制造方法 - Google Patents

具有钝化层的半导体元件以及制造方法 Download PDF

Info

Publication number
CN104465537B
CN104465537B CN201410469490.XA CN201410469490A CN104465537B CN 104465537 B CN104465537 B CN 104465537B CN 201410469490 A CN201410469490 A CN 201410469490A CN 104465537 B CN104465537 B CN 104465537B
Authority
CN
China
Prior art keywords
passivation layer
semiconductor element
semiconductor
region
sublayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410469490.XA
Other languages
English (en)
Other versions
CN104465537A (zh
Inventor
H-J·舒尔策
M·普法芬莱纳
M·施密特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104465537A publication Critical patent/CN104465537A/zh
Application granted granted Critical
Publication of CN104465537B publication Critical patent/CN104465537B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明描述一种半导体元件和用于制造半导体元件的方法。该半导体元件包括：半导体主体(100)，其具有内部区域(110)和边缘区域(120)；钝化层(20)，其至少设置在半导体主体(100)的与所述边缘区域邻接的表面(101)上，该钝化层具有半导体氧化物并且具有带有晶体缺陷的缺陷区域，所述晶体缺陷用作用于杂质的吸气中心。

Description

具有钝化层的半导体元件以及制造方法
技术领域
本发明的实施例涉及一种具有钝化层的半导体元件，尤其是功率半导体元件，还涉及一种用于制造具有钝化层的半导体元件的方法。
背景技术
功率半导体元件例如功率二极管、功率MOSFET(金属氧化物半导体场效应晶体管)、功率IGBT(绝缘栅双极晶体管)或功率晶闸管被研发用于承受高的反向电压。这样的功率元件包括pn结，其构成在p型掺杂的半导体区域与n型掺杂的半导体区域之间。如果pn结沿关断方向极化，那么该元件关断(切断)。在该情况下耗尽区或空间电荷区在p型掺杂的和n型掺杂的区域中扩展。通常这些半导体区域中之一相比于这些半导体区域中另一更低地掺杂，从而耗尽区主要在低掺杂区域中扩展，该低掺杂区域主要接受位于在pn结上的电压。
在垂直功率半导体元件中，用于施加电压到pn结的连接端设置在半导体主体的对置的侧上，在该半导体主体中集成pn结。在该情况下，半导体主体包括设有pn结的内部区域(内部区域)和环形包围内部区域的边缘区域(边缘区域)。在关断的元件的情况下，在内部区域中的电场的等电位线基本上平行于半导体主体的前侧和后侧，也就是说电场线垂直于前侧和后侧走向，而边缘区域中的等电位线在前侧和后侧中之一的区域中由半导体主体出来。经常值得期望的是，在元件的边缘区域中实现电压强度，该电压强度至少相应于内部区域中的电压强度。由于在边缘区域中从半导体主体出来的等电位线，也就是由于在边缘区域中平行于表面走向的电场线，能够通过在半导体主体的表面的区域中的寄生效应、例如半导体主体的半导体原子的自由结合(free bonds)负面地影响元件的电压强度。原则上能够通过在边缘区域中在半导体主体的表面上提供钝化降低该效应。这例如在B.JayantBaliga:"Fundmentals of Power Semiconductor Devices",Springer出版社,2008,ISBN978-0-387-47313-0,125-155页中描述。
用于钝化层的适合材料例如是半导体氧化物。即使在极度纯净的大气中最优的制造条件的情况下自然也不能够完全避免钝化层的污染(弄脏)。这样的污染能够导致钝化层中的正电荷或负电荷。如此能够例如通过具有碱金属离子例如钠离子或钾离子的杂质引起正电荷，而能够例如通过具有氢氧离子(OH-)的杂质引起负电荷。在高电场的作用下，如该高电场例如在关断的元件中出现地，这些电荷能够被移动或能够积聚，这能够导致在边缘区域中不利的降低元件电压强度的场分布。
发明内容
作为本发明基础的任务在于，提供一种具有钝化层的半导体元件，其中上述缺点没有出现或仅仅在更小范围中出现；以及提供一种用于制造具有这样的钝化层的半导体元件的方法。
该任务通过依据本发明的半导体元件并且通过依据本发明的方法解决。优选的实施方式给出了设计方案和改进。
按照本发明的实施例的半导体元件包括半导体主体和钝化层，该半导体主体具有内部区域和边缘区域。该钝化层设置在半导体主体的至少一个与所述边缘区域邻接的表面上，该钝化层具有半导体氧化物并且具有带有晶体缺陷(Kristalldefekt)的缺陷区域(Defektbereich)，所述晶体缺陷用作用于杂质的吸气中心(Getterzentren)。
按照本发明的一个实施例用于制造半导体元件——该半导体元件具有半导体主体，该半导体主体具有内部区域和边缘区域——的方法包括至少在半导体主体的与所述边缘区域邻接的表面上制造钝化层。该钝化层具有半导体氧化物并且具有带有晶体缺陷的缺陷区域，所述晶体缺陷用作用于杂质的吸气中心。
附图说明
以下根据附图阐明各个例子。附图用于阐明基本原理，从而仅仅示出对于基本原理的理解必要的方面。附图不是按照实际大小比例的。在附图中相同的附图标记表示相同的特征。
图1示出了按照本发明的一个实施例的具有钝化层的半导体元件的垂直横截面。
图2示意地示出了按照图1的半导体元件的半导体主体的水平横截面。
图3示出了按照本发明的另一实施例的具有钝化层的半导体元件的垂直横截面。
图4(包括图4A和4B)示出了在用于制造具有钝化层的半导体元件的方法的一个实施例的不同方法步骤期间半导体元件的一部分的垂直横截面。
图5(包括图5A和5B)示出了在用于制造具有钝化层的半导体元件的方法的另一实施例的不同方法步骤期间半导体元件的一部分的垂直横截面。
图6示出了按照另一实施例的具有钝化层的半导体元件的垂直横截面。
图7示出了半导体元件的边缘区域的垂直横截面，该半导体元件在边缘区域中具有按照一个实施例的边缘结束结构(Randabschlussstrukur)。
图8示出了半导体元件的边缘区域的垂直横截面，该半导体元件在边缘区域中具有按照另一实施例的边缘结束结构。
图9示意地示出了一个构成为MOS晶体管的半导体元件的边缘区域和内部区域的一部分的垂直横截面。
图 10示意地示出了一个构成为二极管的半导体元件的边缘区域和内部区域的一部分的垂直横截面。
在以下详细描述中参照所附附图，附图形成描述的一部分并且其中为了说明示出了特定的实施例，如本发明能够实现的那样。自然地不同实施例的特征能够相互组合，只要没有另外进行说明并且只要这些特征没有相互排除。
具体实施方式
图1示出了半导体元件的一部分的垂直横截面。该半导体元件包括半导体主体100，其具有内部区域110和边缘区域120。参照图2，该图在图1记录的截面平面A-A中示出了半导体主体100的水平横截面，边缘区域120能够在水平平面中环形地包围内部区域110。
如以下还将阐明的那样，在内部区域110中设置半导体元件特别是功率半导体元件的有效元件区域。如果在半导体主体100中仅仅集成一个半导体元件，则边缘区域120能够是在内部区域110与半导体主体100的边缘表面102之间的半导体主体100的一个区域。然而也可能的是，在半导体主体100中集成多个半导体元件。在该情况下存在多个内部区域，它们分别由一个边缘区域包围。随后分别在两个内部区域之间或者在半导体主体的内部区域与边缘表面之间设置各个边缘区域。
半导体主体100包括常规的半导体材料，例如硅(Si)、碳化硅(Si C)、氮化镓(GaN)或诸如此类。图1示出了该半导体主体100的垂直横截面，也就是在一个截面平面中的横截面，该截面平面垂直于半导体主体100的第一侧101延伸。该第一侧101随后也称为前侧。
按照一个实施形式，在半导体主体100的内部区域110中在第一掺杂类型的第一掺杂元件区域11与第二元件区域12之间设置至少一个整流的元件结。该元件结J或者是pn结或者是肖特基结。在第一种情况下，第二元件区域12是与第一掺杂类型互补的第二掺杂类型的半导体区域。在第二种情况下，该另一元件区域12是肖特基区域或肖特基金属，例如铝(Al)、硅化钨(WSi)、硅化钽(TaSi)、硅化钛(TiSi)、硅化铂(PtSi)或硅化钴(CoSi)。
在图1中未示出半导体元件的连接端，所述连接端接触形成元件结J的这些元件区域11、12。
在第一元件区域11与第二元件区域12之间施加使得元件沿关断方向极化的电压的情况下，空间电荷区域在第一元件区域11和第二元件区域12中扩展。出于阐明的目的假定，第一元件区域11相比于第二元件区域12更小地掺杂。在该情况下，空间电荷区域基本上在低掺杂的第一半导体区域11中扩展。第一半导体区域11的掺杂浓度例如小于1014cm-3，特别是小于1013cm-3，而第一元件区域12的掺杂浓度例如高于1018cm-3或者甚至高于1019cm-3。
在图1中示意地示出了电场的等电位线，该电场与在第一元件区域11中扩展的空间电荷区域关联。在图1示出的实施例中，第二元件区域12仅仅在半导体主体100的内部区域110而不是在边缘区域120中设置。在该情况下，等电位线在半导体主体100的边缘区域120中延伸直至前侧101，在此等电位线从半导体主体100出来(未示出)。电场的电场线垂直于等电位线延伸，从而在半导体主体100的边缘区域120中存在电场，该电场的场线基本上平行于前侧101延伸。在半导体主体100的边缘区域120中出现的最大电场强度基本上相应于在第一元件区域11中在内部区域110中出现的最大电场强度。
在元件的边缘区域120中能够采取附加措施，该措施引起在边缘区域120中等电位线的“扩展”并由此引起相比于内部区域110的电场强度的减小。由此能够确保，在超过元件的最大反向电压强度的情况下电压击穿首先在内部区域110中而不是在边缘区域120中出现。元件的最大击穿电压强度限定最大电压，该最大电压能够在雪崩击穿开始并且元件击穿之前施加在第一元件区域11与第二元件区域12之间。该最大反向电压强度能够根据第一元件区域11的掺杂浓度并且根据第一元件区域11的尺寸沿半导体主体100的垂直方向也就是垂直于前侧101的方向为几个10V、几个100V或甚至几个千伏(kV)。
因为以阐明的方式在前侧101的区域中在边缘区域120中能够出现高的场强，如果元件结J沿关断方向极化，那么至少在前侧101上在边缘区域120中提供钝化层20，该钝化层应该阻止沿着前侧101闪络电压的出现。如果在半导体元件的运行期间湿气或不期望的电荷在边缘区域120中到达直至前侧101或直至密封地到达半导体主体100的前侧，那么例如能够已经在比较低的场强的情况下出现闪络电压。
在一个实施形式中设定，钝化层20具有半导体氧化物。该半导体氧化物是例如氧化硅(SiO2)、硅酸盐玻璃(SG)、掺杂磷的氧化硅(磷硅酸玻璃，PSG)、掺杂硼的氧化硅(硼硅酸玻璃，BSG)或者掺杂硼和磷的氧化硅(硼磷酸玻璃，BPSG)。外来物的掺杂浓度，也就是说在所述例子中硼、磷或者硼和磷的掺杂浓度例如分别为大于2％，例如在2％与6％之间。也就是说在BPSG中硼和磷的浓度分别大于2％。
在一个这样的钝化层20中能够包括电荷，所述电荷能够由在钝化层20的制造过程期间几乎不可避免的杂质引起。这些电荷能够是正电荷，该正电荷例如能够由钝化层20中的碱金属离子例如钠离子或钾离子的存在引起；这些电荷也能够是负电荷，其例如能够取决于氢氧离子(OH-离子)。在电场作用下——该电场能够在关断的元件的情况下在边缘区域120中出现并且也在钝化层中存在——能够在钝化层20中移动这些电荷并且这些电荷能够例如在钝化层20的确定的位置上积聚。这又能够导致对位于在其下的边缘区域120中的电场强度的影响并且由此导致对在边缘区域120中的元件的反向电压强度的影响，并且这些电荷越接近半导体边界面，那么这一点越显著。
为了阻止这些不可避免的杂质对元件的反向电压强度的负面效应，图1示出的钝化层20具有带有晶体缺陷的缺陷区域，该晶体缺陷用作用于杂质(例如碱金属离子或氢氧离子)的(吸气中心)俘获中心。在图1中示出的钝化层20包括两个子层，也就是第一子层21——其与半导体主体100的前侧101邻接——和第二子层22，该第二子层设置在第一子层21上并且通过第一子层21与半导体主体100分离。在该实施例中，具有晶体缺陷的缺陷区域设置在第二子层22中。晶体缺陷例如是晶格移动、晶格应变，例如由外来原子引起的晶格应变或者外来原子沉淀。
用作吸气中心的晶体缺陷能够“俘获”或者持久结合由外部进入或者在第一子层21中已经存在的杂质，例如前述的碱金属离子和氢氧离子。由此阻止杂质在钝化层20的确定位置上聚集。来自下部的第一子层21的杂质主要通过扩散到达上部的第二子层22中的吸气中心并且随后在那儿被俘获。
在按照图1的实施例中钝化层20仅仅在边缘区域120之上存在。这然而仅仅是一个例子。如在图1中所示，钝化层23也能够在内部区域110之上设置。在内部区域110之上的钝化层23能够相应于边缘区域120中的钝化层20构成，也就是说该钝化层23同样能够具有两个子层，也就是与前侧101邻接的没有晶体缺陷或仅仅具有少量晶体缺陷的子层和在该第一子层上设置的具有带有晶体缺陷的缺陷区域的第二子层。在另一实施例中，在内部区域110之上的钝化层23相应于第一子层21构成，也就是说不具有晶体缺陷或仅仅具有少量晶体缺陷。
在第二子层22中晶体缺陷的浓度为例如高于1014cm-3、高于1016cm-3或者高于1018cm-3。该第一子层21不具有晶体缺陷或者仅仅少量晶体缺陷。在第一子层21和第二子层22中晶体缺陷的浓度之间的比例为例如小于1/100、小于1/1.000或甚至小于1/10.000。
尽管钝化层20在按照图1的半导体元件中仅仅在半导体主体100的前侧101上设置，但是钝化层20自然不限于此。图3示出了另一半导体元件的边缘区域120的垂直横截面视图。在该半导体元件中，边缘区域120中的钝化层20不仅设置在半导体主体100的前侧101上而且设置在半导体主体100的倾斜延伸的侧面102上。如在根据图1阐明的实施例中那样，钝化层20包括两个子层，也就是具有小的缺陷浓度的第一子层21以及在第一子层21之上设置的具有相比于第一子层21更高的缺陷浓度的第二子层22。关于第一和第二子层21、22的组成以及关于缺陷浓度也适用对于按照图3的实施例以相应的方式结合图1所做的阐明。
如在按照图1的实施例中那样，也能够在按照图3的实施例中在半导体主体100的内部区域110上提供钝化层23。对于该钝化层23结合图1所做的实施方案以相应的方式适用于按照图3的钝化层23。
以下根据图4A和4B阐明用于制造钝化层20的方法的一个实施例。半导体主体100在图4A和4B中仅仅示意示出。在该半导体主体100内掺杂的半导体区域没有示出。此外在图4A和4B中仅仅示出了半导体主体100的前侧101。可能存在的倾斜延伸的侧面102没有示出。
参照图4A该方法包括在半导体主体100的前侧101上制造氧化层21’。该氧化层21’能够是未经掺杂的半导体氧化物(氧化硅)或者缠在硼和/或磷的半导体氧化物(BSG、PSG、BPSG)。该氧化层21’能够通过热氧化方法或通过CVD方法制造，其中在热氧化方法中氧化大气如果必要包含硼和/或磷。
氧化层21’的厚度d亦即该氧化层21’沿垂直于前侧101的方向的尺寸例如在100纳米(nm)与5微米(μm)之间，特别是在200纳米与2微米之间。
参照图4B紧接着实施损伤植入，其中外来原子通过氧化层21’的与半导体主体100的前侧101背向的侧201植入到氧化层21’中。在此如此选择将外来原子植入到氧化层21’中的植入能量，以使得通过植入在氧化层21’的与表面201邻接的区域中生成晶体缺陷，而外来原子未推进到氧化层21’的更深的邻接到前侧101的区域中。氧化层21’的产生晶体缺陷的这样的区域形成钝化层的第二子层22，而氧化层21’的与前侧101邻接的并且其中不产生晶体缺陷的区域形成钝化层20的第一子层21。第一子层21由此相应于氧化层21’的一个部段，该部段通过外来原子的植入将不被改变。
外来原子的植入剂量(每个面积单位外来原子的量)例如在1013cm-2与1016cm-2之间。植入能量，也就是植入外来原子的能量例如在100keV与4MeV之间，并且特别是在170keV与3MeV之间。植入能量特别是依赖于植入的外来原子的类型并且依赖于将外来原子应该植入到氧化层21’中的深度。一般适用的是，在给定类型的外来原子的情况下，植入能量越高，外来原子越深地植入到氧化层21’中。在一个实施例中此外根据氧化层21’的厚度如此选择植入能量，以使得外来原子不到达半导体主体100的前侧101，也就是保留氧化层21’的一个部段，在该部段中不引入外来原子。
用于损伤第二子层22中的晶体晶格的适合的外来原子例如是半导体原子，例如硅原子、氧原子、氩原子、氦原子、质子磷原子或诸如此类。植入的外来原子导致氧化层21’的晶体晶格的损伤，其中晶体晶格的这样的损伤的区域(晶体缺陷)用作用于杂质的有效吸气中心。
图5A和5B描述了用于制造钝化层20的另一方法，该钝化层包含具有晶体缺陷的缺陷区域。参照图5A该方法设定在半导体主体100的前侧101上制造第一子层21。该第一子层21能够相应于图4A的氧化层21’制造并且能够是例如未掺杂的或掺杂的氧化层。第一子层的厚度为例如在50nm(纳米)与1500nm之间，特别是在100nm与500nm之间。
参照图5B在第一子层21上制造第二子层22，该第二子层具有至少一个带有晶体缺陷的缺陷区域。第二子层22例如包括未掺杂的半导体氧化物(例如氧化硅)或者掺杂硼和/或磷的半导体氧化物(例如BSG、PSG或BPSG)。该第二子层22的制造包括例如等离子分离方法。与在热氧化方法或CVD方法中所不同，通过等离子分离方法制造的氧化层具有比较高的晶体缺陷厚度(浓度)，从而这样的通过等离子分离方法制造的氧化层适合作为钝化层20的第二子层22。第二子层22的厚度为例如在100纳米与2微米之间，特别是在150纳米与1微米之间。在掺杂的氧化层中硼和/或磷浓度例如分别在2％与6％之间。
在另一实施例中设定，在钝化层20的包含缺陷区域的区域中、也就是将另外的外来原子引入到在之前阐述的实施例中的第二子层22中，这些另外的外来原子例如是氩原子、氢原子、碳原子。这些外来原子能够稳定地安装到钝化层20的晶格中。在根据图4A和4B阐明的方法中能够将这些外来原子通过前侧201植入到第二子层22中。在根据图4A和4B阐明的方法中能够将这些外来原子在等离子分离方法中提供给工艺气体。在钝化层20的另外的未示出的例子中，具有晶体缺陷的第二子层22直接与半导体主体的前侧101邻接。
钝化层20不限于，具有带有缺陷区域的子层，而是也能够以多个这样的子层实现。图6示出了一个这样的在半导体主体100的一侧101上设置的钝化层20的垂直横截面，该钝化层具有多个带有缺陷区域的子层。在图6中示出的钝化层20包括一个层堆，该层堆交替地具有带有低缺陷浓度的第一子层211、212和带有相比于第一子层211、212更高的缺陷浓度的第二子层221、222。关于第一子层211、212的特征和组成以相应的方式适用之前对于第一子层21所做的实施方案。关于第二子层221、222的特征和组成以相应的方式适用之前结合第二子层22所做的实施方案。
即使在按照图6的实施例中仅仅示出第一子层211、212和第二子层221、222，钝化层20也不限于此。也能够提供多于两个的第一和第二子层。
能够通过根据图4A和4B阐明的方法由此制造按照图6的钝化层20，以使得多次(在按照图6的例子中两次地)连续实施根据图4A和4B阐明的方法步骤。或者能够通过根据图5A和5B阐明的方法由此制造按照图6的钝化层20，以使得多次(两次)连续实施在那儿所述的方法步骤。
通过未进一步示出的方式能够在钝化层20上制造至少另一钝化层，例如氮化层和/或未掺杂的氧化物(硅酸盐玻璃)。
之前阐明的钝化层20能够是半导体元件的任意的边缘结束结构的部分。这样的边缘结束结构的两个例子在图6和7中示出，所述图分别示出了半导体元件的边缘区域120的垂直横截面。
参照图7，半导体元件的边缘结束结构能够具有至少一个场环31，其以未进一步示出的方式环形包围半导体元件的内部区域110。该场环31与第一元件区域11互补地掺杂。可选择地，场板32连接到至少一个场环31。该场板32设置在前侧101之上并且嵌入到钝化层20中。如图7所示，元件能够具有多于一个的场环31，其中各个场环31沿一个从内部区域110指离的方向相互间隔地设置。
在图8中示出的半导体元件中，边缘结束结构具有VLD(横向变掺杂)区域，该区域以未进一步示出的方式环形包围内部区域110。该VLD区域具有与第一元件区域11互补的掺杂并且掺杂浓度或掺杂剂量，其沿从内部区域110指离的方向下降。
具有前述钝化层20的边缘结束结构适用于任意的半导体元件，特别是适用于垂直的半导体元件。在图9和10中示出了这样的半导体元件的两个例子。图9和10分别阐明了垂直的功率元件的边缘区域120和内部区域110的一个部段的垂直横截面。钝化层20在这些实施例中仅仅在半导体主体100的前侧101之上示出，除此之外未示出另外的边缘结束结构，如场环或VLD区域。自然地能够与前述各实施例一致地修改在图9和10中示出的边缘结束结构。
在图9中示出的半导体元件构成为MOS晶体管并且在半导体主体的内部区域110中包括具有多个晶体管单元的单元场，对于它们漂移区11是共同的。漂移区11通过前述第一元件区域11形成。各个晶体管单元此外包括体区12和源极区域13，该源极区域通过体区12与漂移区11隔离。各个体区12相应于前述第二元件区域并且形成具有漂移区11的pn结。各个晶体管单元此外分别包括一个栅极电极41，其通过栅极电介质42与半导体主体100绝缘隔离并且与体区12相邻地设置。各个晶体管单元并联连接，其方法是多个栅极电极41在一个共同的栅极连接端G(仅仅示意地示出)连接，并且其方法是各个源极区域和体区12、13在一个共同的源极连接端S(仅仅示意地示出)连接。体区12到源极电极S的连接端能够通过相同引导类型的接触区域14，如体区，实现。栅极电极41在示出的实施例中构成为沟电极，也就是在一个沟中设置，该沟从前侧101开始延伸到半导体主体100中。然而，栅极电极41作为沟电极的实现仅仅是一个例子。该栅极电极也能够以另一电极拓扑构成，例如作为在前侧101之上的平面电极。
参照图9，MOS晶体管此外包括漏极区域14。该漏极区域14能够邻接到漂移区11(如所示)。可选择地，与漂移区11相同的引导类型的场停止区域(未示出)能够被提供在漂移区11与漏极区域14之间，其中场停止区域相比于漂移区11更高地掺杂。漏极区域14连接到一个漏极连接端D(示意地示出)。
MOS晶体管能够构成为n型导通或p型导通的MOS晶体管。在n型导通的MOS晶体管中，将源极区域13和漂移区11n型掺杂，而体区12p型掺杂。在p型导通的MOS晶体管中，源极区域13和漂移区11p型掺杂，而体区12n型掺杂。除此之外，元件能够构成为MOSFET或IGBT。在MOSFET的情形中，漏极区域14与漂移区11和源极区域13具有相同的引导类型。在IGBT的情形中，与漂移区11和源极区域13互补地掺杂漏极区域14(这在该情况下也称为发射极区域)。漂移区11的掺杂浓度例如位于在1012cm-3与1014cm-3之间，源极区域13和漏极区域14的掺杂浓度例如在1019cm-3之上，而体区12的掺杂浓度例如在1016cm-3与1018cm-3之间。
在图10中示出的半导体元件构成为二极管并且与在图9中示出的MOS晶体管基本上的不同之处在于，代替晶体管单元场在内部区域110中存在发射极12。发射极12通过前述第二元件区域12形成。二极管的基极通过第一元件区域11形成，该第一元件区域与发射极12互补地掺杂。该元件此外具有另一发射极51，该另一发射极通过基极11与发射极12隔离。基极11例如是n型掺杂的。发射极12例如是p型掺杂的并且形成二极管的阳极区域，而另一发射极51例如n型掺杂并且形成二极管的阴极区域。在此，另一发射极51比基极11更高地掺杂。基极11的掺杂浓度能够例如相应于按照图9的漂移区11的掺杂浓度。两个发射极12、51的掺杂浓度例如位于在1019cm-3。之上。
具有钝化层的所述边缘结束结构自然不限于在一个二极管、MOSFET或IGBT中实现。边缘结束结构40能够在每种类型的半导体元件中实现，特别是在每种类型的垂直的半导体元件中。其中能够实现边缘结束结构的其他类型的半导体元件例如是双极结晶体管(BJT)或晶闸管。

Claims (26)

1.半导体元件，具有：
半导体主体(100)，其具有内部区域(110)和边缘区域(120)；
钝化层(20)，其至少设置在所述半导体主体(100)的与所述边缘区域邻接的表面(101)上，该钝化层具有半导体氧化物并且具有带有晶体缺陷的缺陷区域，所述晶体缺陷用作用于杂质的吸气中心。
2.根据权利要求1所述的半导体元件，其中，所述钝化层(20)具有：
第一子层(21)，其在第一表面的区域中与所述半导体主体(100)邻接；以及
在所述第一子层上的第二子层(22)，其中所述缺陷区域设置在所述第二子层(22)中。
3.根据权利要求1或2所述的半导体元件，其中，在至少一个缺陷区域中的晶体缺陷的浓度大于1014cm-3。
4.根据权利要求1或2所述的半导体元件，其中，在第一钝化层中的晶体缺陷的浓度小于1013cm-3。
5.根据权利要求1或2所述的半导体元件，其中，所述晶体缺陷包括一个或多个以下缺陷：
晶格移动；
晶格应变；
外来原子沉淀。
6.根据权利要求1或2所述的半导体元件，其中，所述钝化层(20)至少具有以下材料中之一：
氧化硅；
硼磷硅玻璃(BPSG)；
磷硅酸玻璃(PSG)；
硼硅玻璃(BSG)；以及
硅酸盐玻璃(SG)。
7.根据权利要求1或2所述的半导体元件，该半导体元件还具有：
在所述内部区域中的至少一个整流的结(J)。
8.根据权利要求7所述的半导体元件，其中，所述整流的结是以下之一：
在互补掺杂的半导体区域之间的pn结；
肖特基结。
9.根据权利要求7所述的半导体元件，还具有：
在所述内部区域中具有多个晶体管单元的单元区域；
其中每个晶体管单元具有在体区(12)与漂移区(11)之间的pn结和栅电极(41)，该栅电极通过栅极电介质(42)相对于所述体区(12)隔离。
10.根据权利要求1或2所述的半导体元件，其中，所述钝化层(20)施加在两个表面(101、102)上，所述两个表面相互邻接并且成一个大于或等于90°的角。
11.根据权利要求1或2所述的半导体元件，其中，所述边缘区域(120)在所述半导体主体(100)的水平平面中环形包围所述内部区域(110)。
12.根据权利要求1或2所述的半导体元件，其中，所述钝化层(20)也设置在所述半导体主体(100)上的内部区域(110)之上。
13.根据权利要求1或2所述的半导体元件，还具有：
在所述边缘区域(120)中的边缘结束结构(31、32；32)。
14.用于制造半导体元件的方法，该半导体元件具有半导体主体(100)，其具有内部区域(110)和边缘区域(120)，其中该方法具有：
至少在所述半导体主体(100)的与所述边缘区域(120)邻接的表面(101)上制造钝化层(20)，
其中该钝化层(20)具有半导体氧化物并且具有带有晶体缺陷的缺陷区域，所述晶体缺陷用作用于杂质的吸气中心。
15.根据权利要求14所述的方法，其中，制造所述钝化层(20)具有：
在至少一个表面上制造氧化层(21’)；
实施损伤植入，其中将微粒植入到所述氧化层(21’)中，以便由此产生所述缺陷区域。
16.根据权利要求15所述的方法，其中，所述氧化层至少具有以下材料中之一：
氧化硅；
硼磷硅玻璃(BPSG)；
磷硅酸玻璃(PSG)；
硼硅玻璃(BSG)；以及
硅酸盐玻璃(SG)。
17.根据权利要求15或16所述的方法，其中，所述微粒至少具有以下微粒种类中之一：
半导体原子；
氧原子；
氩原子；
氦原子；
质子；以及
磷原子。
18.根据权利要求15或16所述的方法，其中，所述微粒的植入剂量在1013cm-2与1016cm-2之间。
19.根据权利要求15或16所述的方法，其中，损伤植入的植入能量在100keV与4MeV之间或者在170keV与3MeV之间。
20.根据权利要求15或16所述的方法，其中，所述氧化层的厚度在100纳米与5微米之间或者在200纳米与2微米之间。
21.根据权利要求14所述的方法，其中，制造所述钝化层具有：
借助于等离子分离方法制造第一钝化层。
22.根据权利要求21所述的方法，其中，所述第一钝化层至少具有以下材料中之一：
氧化硅；
硼磷硅玻璃(BPSG)；
磷硅酸玻璃(PSG)；
硼硅玻璃(BSG)；以及
硅酸盐玻璃(SG)。
23.根据权利要求21或22所述的方法，其中，与所述至少一个表面邻接地制造所述第一钝化层。
24.根据权利要求21或22所述的方法，其中，制造所述钝化层(20)还具有：
与所述至少一个表面邻接地制造第二钝化层，并且在所述第二钝化层上制造所述第一钝化层。
25.根据权利要求24所述的方法，其中，所述第二钝化层是热氧化层。
26.根据权利要求24所述的方法，其中，所述第二钝化层至少具有以下材料中之一：
氧化硅；
硼磷硅玻璃(BPSG)；
磷硅酸玻璃(PSG)；
硼硅玻璃(BSG)；以及
硅酸盐玻璃(SG)。
CN201410469490.XA 2013-09-16 2014-09-15 具有钝化层的半导体元件以及制造方法 Active CN104465537B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102013218494.8 2013-09-16
DE102013218494.8A DE102013218494B4 (de) 2013-09-16 2013-09-16 Halbleiterbauelement mit einer Passivierungsschicht und Herstellungsverfahren

Publications (2)

Publication Number Publication Date
CN104465537A CN104465537A (zh) 2015-03-25
CN104465537B true CN104465537B (zh) 2017-11-24

Family

ID=52579871

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410469490.XA Active CN104465537B (zh) 2013-09-16 2014-09-15 具有钝化层的半导体元件以及制造方法

Country Status (3)

Country Link
US (1) US9177829B2 (zh)
CN (1) CN104465537B (zh)
DE (1) DE102013218494B4 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2993699B1 (en) * 2014-09-04 2018-03-21 IMEC vzw Method for fabricating crystalline photovoltaic cells
CN110098155A (zh) * 2018-01-30 2019-08-06 无锡华润微电子有限公司 半导体器件的复合型表面钝化结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483196A (zh) * 2007-12-21 2009-07-15 塞米克朗电子有限及两合公司 带有凹槽状第二触点区域的功率半导体元件
CN102097387A (zh) * 2009-12-15 2011-06-15 三星电子株式会社 制造非易失性存储器的方法
CN103262223A (zh) * 2010-12-09 2013-08-21 德克萨斯仪器股份有限公司 集成电路的氢钝化
US8828810B2 (en) * 2008-09-30 2014-09-09 Infineon Technologies Austria Ag Method of producing a semiconductor including two differently doped semiconductor zones

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1255995A (en) * 1968-03-04 1971-12-08 Hitachi Ltd Semiconductor device and method of making same
NL8701357A (nl) * 1987-06-11 1989-01-02 Philips Nv Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag.
JPH05198666A (ja) * 1991-11-20 1993-08-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
DE102006025135A1 (de) * 2006-05-30 2007-12-06 Infineon Technologies Ag Halbleiterbauelement mit einer mehrere Abschnitte aufweisenden Passivierungsschicht
DE102006046853B4 (de) * 2006-10-02 2010-01-07 Infineon Technologies Austria Ag Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
DE102007030755B3 (de) * 2007-07-02 2009-02-19 Infineon Technologies Austria Ag Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
US20090189240A1 (en) * 2008-01-25 2009-07-30 Infineon Technologies Austria Ag Semiconductor device with at least one field plate
US8785997B2 (en) * 2012-05-16 2014-07-22 Infineon Technologies Ag Semiconductor device including a silicate glass structure and method of manufacturing a semiconductor device
US9287165B2 (en) * 2013-06-26 2016-03-15 Infineon Technologies Ag Semiconductor device and method for producing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483196A (zh) * 2007-12-21 2009-07-15 塞米克朗电子有限及两合公司 带有凹槽状第二触点区域的功率半导体元件
US8828810B2 (en) * 2008-09-30 2014-09-09 Infineon Technologies Austria Ag Method of producing a semiconductor including two differently doped semiconductor zones
CN102097387A (zh) * 2009-12-15 2011-06-15 三星电子株式会社 制造非易失性存储器的方法
CN103262223A (zh) * 2010-12-09 2013-08-21 德克萨斯仪器股份有限公司 集成电路的氢钝化

Also Published As

Publication number Publication date
US20150076597A1 (en) 2015-03-19
US9177829B2 (en) 2015-11-03
DE102013218494B4 (de) 2021-06-02
DE102013218494A1 (de) 2015-03-19
CN104465537A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
DE102014119278B4 (de) Halbleiterbauelemente
CN106463503B (zh) 半导体装置
DE102015100340A1 (de) Bipolare halbleitervorrichtung und herstellungsverfahren dafür
CN107623027A (zh) 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
DE102004058431A1 (de) III-Nitrid Halbleitervorrichtung mit Grabenstruktur
CN104011871A (zh) 用于超级结型mosfet器件的边缘端接
JP2008258443A (ja) 電力用半導体素子及びその製造方法
JP6018501B2 (ja) 半導体装置及びその製造方法
JP7278914B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN103715072B (zh) 用于生产半导体器件的方法和场效应半导体器件
US8936964B2 (en) Silicon carbide schottky-barrier diode device and method for manufacturing the same
DE112013002031T5 (de) Halbleitervorrichtung und Halbleitervorrichtungsherstellungsverfahren
DE102014005879B4 (de) Vertikale Halbleitervorrichtung
DE102014223315B4 (de) Halbleiter-Metall-Übergang
CN114823911A (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
US20150372075A1 (en) Edge termination structure for a power integrated device and corresponding manufacturing process
CN102254828A (zh) 具有反向快速恢复特性的超结结构半导体器件制造方法
CN104051546B (zh) 一种功率二极管的制备方法
CN107305909A (zh) 一种逆导型igbt背面结构及其制备方法
CN106952957B (zh) 一种纵向型氮化镓基半导体器件及制造方法
CN104009087B (zh) 一种静电屏蔽效应晶体管及其设计方法
CN104465537B (zh) 具有钝化层的半导体元件以及制造方法
CN107403830A (zh) 半导体器件及其制造
CN106158985A (zh) 一种碳化硅结势垒肖特基二极管及其制作方法
DE102014118664B4 (de) Leistungshalbleitervorrichtung mit verbesserter Stabilität und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant