JP6018501B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6018501B2
JP6018501B2 JP2012286137A JP2012286137A JP6018501B2 JP 6018501 B2 JP6018501 B2 JP 6018501B2 JP 2012286137 A JP2012286137 A JP 2012286137A JP 2012286137 A JP2012286137 A JP 2012286137A JP 6018501 B2 JP6018501 B2 JP 6018501B2
Authority
JP
Japan
Prior art keywords
semiconductor
sic
semiconductor region
interface
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012286137A
Other languages
English (en)
Other versions
JP2014127709A (ja
Inventor
清水　達雄
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012286137A priority Critical patent/JP6018501B2/ja
Priority to TW102144635A priority patent/TW201442252A/zh
Priority to US14/107,552 priority patent/US9431246B2/en
Priority to EP13198247.2A priority patent/EP2750199A2/en
Priority to KR1020130161505A priority patent/KR20140085334A/ko
Priority to CN201310729398.8A priority patent/CN103904107A/zh
Publication of JP2014127709A publication Critical patent/JP2014127709A/ja
Application granted granted Critical
Publication of JP6018501B2 publication Critical patent/JP6018501B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置では、ｎ形領域及びｐ形領域のそれぞれと金属とを低抵抗でコンタクトさせる必要がある。シリコン（Ｓｉ）を用いた素子の場合、同一金属に対して、ｎ形領域及びｐ形領域のそれぞれと金属との障壁の和は、バンドギャップの大きさである１電子ボルト（ｅＶ）程度である。この場合は、両領域のドーパントの濃度を高くすることによって、十分に低いコンタクト抵抗が得られる。つまり、Ｓｉを用いた素子では、障壁が十分に低く、かつ、ドーパントを十分に導入して活性化することができる。
炭化珪素（ＳｉＣ）を用いた素子の場合、ｎ形領域及びｐ形領域のそれぞれと金属との障壁の和は、バンドギャップの大きさである３ｅＶ程度に達する。ＳｉＣを用いた半導体装置においては、半導体領域と電極との間で低いコンタクト抵抗を得ることが非常に困難である。
谷本智他、電子情報通信学会論文誌Ｃ Vol.J86-C No.4 pp359-367 2003
本発明の実施形態は、半導体領域と電極との間で低いコンタクト抵抗を得ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１半導体部と、電極と、を含む。前記第１半導体部は、第１界面部を有し第１元素を含有するＳｉＣを含む。前記電極は、前記第１界面部に電気的に接続される。前記第１界面部の厚さは、１ナノメートル以下である。前記第１半導体部における前記第１元素の面密度は、前記第１界面部において極大となる。前記第１元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つである。前記第１元素は、前記第１界面部においてＳｉＣのＣサイトに位置する。
実施形態に係る別の半導体装置は、第１半導体部と、電極と、を含む。前記第１半導体部は、第１界面部を有し第１元素を含有するＳｉＣを含む。前記電極は、前記第１界面部に電気的に接続される。前記第１元素は、Ｎ、Ｐ及びＡｓのうちの少なくとも１つである。前記第１元素がＰまたはＡｓの場合には、前記第１元素は前記第１界面部においてＳｉＣのＣサイトに位置する。前記第１元素がＮの場合には、前記第１元素は前記第１界面部においてＳｉＣのＳｉサイトに位置する。
実施形態に係る別の半導体装置は、ＳｉＣを材料とする基板と、前記基板の上に設けられＳｉＣを含む第１導電形の第１半導体領域と、前記第１半導体領域の一部の上に設けられＳｉＣを含む第２導電形の第２半導体領域と、前記第２半導体領域の一部の上に設けられ、第１界面部を有し、第１導電形の不純物である第１元素を含有するＳｉＣを含む第３半導体領域と、前記第２半導体領域の一部の上に設けられ、第２界面部を有し、前記第３半導体領域と並置され、第２導電形の不純物である第２元素を含有するＳｉＣを含む第４半導体領域と、前記第２半導体領域の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた制御電極と、前記第１界面部及び前記第２界面部に電気的に接続された第１電極と、前記基板と接する第２電極と、を含む。前記第１界面部の厚さは、１ナノメートル以下である。前記第３半導体領域における前記第１元素の面密度は、前記第１界面部において極大となる。前記第１元素は、Ｎ、Ｐ及びＡｓのうちの少なくとも１つである。前記第１元素がＰまたはＡｓの場合には、前記第１元素は前記第１界面部においてＳｉＣのＣサイトに位置する。前記第１元素がＮの場合には、前記第１元素は前記第１界面部においてＳｉＣのＳｉサイトに位置する。前記第２界面部の厚さは、１ナノメートル以下である。前記第４半導体領域における前記第１元素の面密度は、前記第２界面部において極大となる。前記第２元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つである。前記第２元素は、前記第２界面部においてＳｉＣのＣサイトに位置する。
実施形態に係る別の半導体装置の製造方法は、導電形を与える不純物である第１元素が導入され、ＳｉＣを材料とする第１半導体部の表面近傍のみにＳｉまたはＣのイオンを注入する工程と、前記第１半導体部の上に前記第１半導体部と接して電極を形成する工程と、前記電極を形成した後、４００℃以上７００℃以下でアニールする工程と、を含む。前記第１元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つである。前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｓｉのイオンを注入することを含む。前記第１元素は、ＳｉＣのＣサイトを置換するる。
実施形態に係る別の半導体装置の製造方法は、導電形を与える不純物である第１元素が導入され、ＳｉＣを材料とする第１半導体部の表面近傍のみにＳｉまたはＣのイオンを注入する工程と、前記第１半導体部の上に前記第１半導体部と接して電極を形成する工程と、前記電極を形成した後、４００℃以上７００℃以下でアニールする工程と、を含む。前記第１元素が、Ｐ及びＡｓのうちの少なくとも１つである場合、前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｓｉのイオンを注入することを含む。前記第１元素が、Ｎの場合、前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｃのイオンを注入することを含む。前記第１元素がＰまたはＡｓの場合には、前記第１元素はＳｉＣのＣサイトを置換する。前記第１元素がＮの場合には、前記第１元素はＳｉＣのＳｉサイトを置換する。
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図２は、状態密度を例示する図である。 図３は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図４（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図５（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図６（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図７は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図８（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図９は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図１０（ａ）及び（ｂ）は、元素の面密度を例示する図である。 図１１は、第２の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図１２（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図１３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図１４は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 第３の実施形態に係る半導体装置を例示する模式的断面図である。 第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図１７（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図１８は、第４の実施形態に係る半導体装置を例示する模式的断面図である。 図１９は、第４の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図２０は、第５の実施形態に係る半導体装置を例示する模式的断面図である。 図２１は、第５の実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図２２（ａ）〜（Ｃ）は、ダイオードを例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表した第１の実施形態に係る半導体装置１１０は、基板２００と、第１半導体領域２０２と、第２半導体領域２１０と、第３半導体領域２３０と、第４半導体領域２２０と、第１電極２４０と、第２電極２６２と、制御電極２６０と、絶縁膜２５０と、を備える。
半導体装置１１０において、基板２００、第１半導体領域２０２、第２半導体領域２１０、第３半導体領域２３０及び第４半導体領域２２０は、ＳｉＣ（炭化珪素）を含む。半導体装置１１０は、例えば、ＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）である。
基板２００は、ｎ形（ｎ＋）の例えばＳｉＣ基板である。第１半導体領域２０２は、基板２００の上に形成されたｎ形（ｎ−）のＳｉＣ半導体層である。第１半導体領域２０２は、ＤｉＭＯＳＦＥＴの例えば耐圧保持層である。
第２半導体領域２１０は、第１半導体領域２０２の一部の上に設けられる。第２半導体領域２１０は、ｐ形（ｐ−）のＳｉＣ半導体層である。第２半導体領域２１０は、ＤｉＭＯＳＦＥＴの例えばベース領域である。
第３半導体領域２３０は、第２半導体領域２１０の一部の上に設けられる。第３半導体領域２３０は、ｎ形（ｎ＋）のＳｉＣ半導体層である。第３半導体領域２３０は、ＤｉＭＯＳＦＥＴの例えばソース領域である。
第４半導体領域２２０は、第２半導体領域２１０の一部の上に設けられる。第４半導体領域２２０は、第３半導体領域２３０と並置される。第４半導体領域２２０は、ｐ形（ｐ＋）のＳｉＣ半導体層である。第４半導体領域２２０は、第２半導体領域２１０（ベース領域）とのコンタクト領域である。
本実施形態では、基板２００と第１半導体領域２０２とを結ぶ方向をＺ方向（第１方向）、Ｚ方向に直交する方向の１つをＸ方向（第２方向）、Ｚ方向及びＸ方向に直交する方向をＹ方向（第３方向）ということにする。
半導体装置１１０では、第１半導体領域２０２、第２半導体領域２１０、第３半導体領域２３０及び第４半導体領域２２０によって構造体１００が構成される。
構造体１００は、第１面１００ａを有する。第１面１００ａは、構造体１００の基板２００とは反対側の面である。構造体１００は、Ｘ方向に第１半導体領域２０２、第２半導体領域２１０及び第３半導体領域２３０がこの順に並ぶ部分を有する。構造体１００は、Ｚ方向に第１半導体領域２０２、第２半導体領域２１０及び第３半導体領域２３０がこの順に並ぶ部分を有する。
第１半導体領域２０２、第２半導体領域２１０及び第３半導体領域２３０は、この順にＺ方向に積層される。第１半導体領域２０２の一部は第１面１００ａに露出する。第２半導体領域２１０の一部は第１面１００ａに露出する。第３半導体領域２３０の一部は第１面１００ａに露出する。構造体１００の第１面１００ａ側においては、第１半導体領域２０２の一部、第２半導体領域２１０の一部及び第３半導体領域２３０の一部がＸ方向に並ぶ。第２半導体領域２１０の一部は、第１半導体領域２０２の一部と、第３半導体領域２３０の一部と、の間に設けられる。
構造体１００を製造する際には、第１半導体領域２０２の表面側の一部に第２半導体領域２１０が形成され、第２半導体領域２１０の表面側の一部に第３半導体領域２３０が形成される。
第１面１００ａ側において第１半導体領域２０２の一部と、第３半導体領域２３０の一部との間に設けられた第２半導体領域２１０の一部は、ＤｉＭＯＳＦＥＴのチャネルとして機能する部分になる。
第１電極２４０は、第３半導体領域２３０及び第４半導体領域２２０と接する。第１電極２４０は、導電性材料を含む。第１電極２４０は、ＤｉＭＯＳＦＥＴの例えばソース電極である。
第２電極２６２は、基板２００の下面に接する。第２電極２６２は、導電性材料を含む。第２電極２６２は、ＤｉＭＯＳＦＥＴの例えばドレイン電極である。第２電極２６２は、基板２００とオーミック接続される。
半導体装置１１０の構成のうち、第４半導体領域２２０は、例えば第１半導体部であり、第３半導体領域２３０は、例えば第２半導体部である。第４半導体領域２２０は、第２半導体部でもよい。第３半導体領域２３０は、第１半導体部でもよい。本実施形態では、第４半導体領域２２０を第１半導体部、第３半導体領域２３０を第２半導体部として説明する。
絶縁膜２５０は、構造体１００の第１面１００ａの上に設けられる。絶縁膜２５０は、ＤｉＭＯＳＦＥＴのゲート絶縁膜として機能する。絶縁膜２５０は、第１面１００ａに沿って設けられる。絶縁膜２５０、第１半導体領域２０２、第２半導体領域２１０及び第３半導体領域２３０の上に設けられる。
制御電極２６０は、絶縁膜２５０の上に設けられる。制御電極２６０は、ＤｉＭＯＳＦＥＴのゲート電極として機能する。
半導体装置１１０において、第４半導体領域２２０にはｐ形の不純物である元素が含有される。ｐ形の不純物の元素としては、ホウ素（Ｂ）、アルミニウム（Ａｌ）及びゲルマニウム（Ｇａ）のうちの少なくとも１つである。第４半導体領域２２０において、ｐ形の不純物の元素の面密度が極大となる部分は、第４半導体領域２２０と第１電極２４０との界面２２５から第４半導体領域２２０の深さ（Ｚ方向の距離）１ナノメートル（ｎｍ）までの範囲に存在する。通常であれば、不純物は界面に集まることはない。後に示すように、特殊な作り方をすることで、不純物が通常とは逆のサイトに導入され、ピン止め状態を発現する。これにより、不純物は金属との相互作用によって界面に集まる。ここで、逆のサイトとは、通常Ｓｉ位置に入る不純物（Ｂ、Ａｌ、Ｇａ）がＣサイトに入ることを意味している。例えば、界面のＸＰＳ（X-ray Photoelectron Spectroscopy）測定を行うと、通常はＡｌ−Ｃボンドがほとんどであり、Ａｌ−Ｓｉボンドは見えない。それに対し、本実施形態の構成では、Ａｌ−Ｓｉボンドが観測される。
このような半導体装置１１０では、第４半導体領域２２０と第１電極２４０との間で低いコンタクト抵抗が得られる。
半導体装置１１０において、第３半導体領域２３０にはｎ形の不純物である元素が含有される。ｎ形の不純物の元素としては、窒素（Ｎ）、燐（Ｐ）及び砒素（Ａｓ）のうちの少なくとも１つである。第３半導体領域２３０において、ｎ形の不純物の元素の面密度が極大となる部分は、第３半導体領域２３０と第１電極２４０との界面２２５から第３半導体領域２３０の深さ（Ｚ方向の距離）１ｎｍまでの範囲（第１界面部）に存在する。通常であれば、不純物は界面に集まることはない。後に示すように、特殊な作り方をすることで、不純物が通常とは逆のサイトに導入され、ピン止め状態を発現する。これにより、不純物は金属との相互作用によって界面に集まる。ここで、逆のサイトとは、通常Ｓｉ位置に入る不純物（Ｐ、Ａｓ）がＣサイトに入ることを意味している。または、通常Ｃ位置に入る不純物（Ｎ）がＳｉサイトに入ることを意味している。例えば、界面のＸＰＳ測定を行うと、通常はＰ−Ｃボンドがほとんどであり、Ｐ−Ｓｉボンドは見えない。それに対し、本実施形態の構成では、Ｐ−Ｓｉボンドが観測されることとなる。また、通常はＮ−Ｓｉボンドがほとんどであり、Ｎ−Ｃボンドは見えない。それに対し、本実施形態の構成では、Ｎ−Ｃボンドが観測される。
このような半導体装置１１０では、第３半導体領域２３０と第１電極２４０との間で低いコンタクト抵抗が得られる。したがって、半導体装置１１０において、第１電極２４０は、第４半導体領域２２０及び第３半導体領域２３０の両方に対して低いコンタクト抵抗で形成される。
第２電極２６２と接する基板２００には、ｎ形の不純物である元素が含有される。ｎ形の不純物の元素としては、Ｎ、Ｐ及びＡｓのうちの少なくとも１つである。基板２００において、ｎ形の不純物の元素の面密度が極大となる部分は、基板２００と第２電極２６２との界面２０５から基板２００の深さ（Ｚ方向の距離）１ｎｍまでの範囲に存在する。通常であれば、不純物は界面に集まることはない。後に示すように、特殊な作り方をすることで、不純物が通常とは逆のサイトに導入され、ピン止め状態を発現する。これにより、不純物は金属との相互作用により界面に集まる。この点は、第３半導体領域２３０と第１電極２４０との界面２２５に不純物が集まることと同様である。
このような半導体装置１１０では、第２電極２６２と基板２００との間で低いコンタクト抵抗が得られる。
ここで、半導体装置１１０において、ＳｉＣを含む半導体部と電極との間で低いコンタクト抵抗を得られる原理等について説明する。
上記のような半導体装置１１０において、各部のパターンの微細化が進むと、半導体装置１１０内の第３半導体領域２３０及び第４半導体領域２２０の両方に、単一の金属材料にてオーミック接続した電極を形成することが望ましい。
一般に、第１電極２４０として同じ金属材料を用いてｎ形の第３半導体領域２３０とｐ形の第４半導体領域２２０の上に第１電極２４０を形成した場合、ｎ形のＳｉＣである第３半導体領域２３０ではオン抵抗が大きくなり、ｐ形のＳｉＣである第４半導体領域２２０では実効的に抵抗とキャパシタが形成されることになる。このため、スイッチング速度に問題が生じる。
さらに、合わせ精度の制約やプロセスの簡略化の点から、同一製造工程によって低いコンタクト抵抗の電極を形成する技術が必要になる。つまり、同じ材料の電極によって、ｎ形の第３半導体領域２３０とｐ形の第４半導体領域２２０との両方に、低抵抗なコンタクト電極を形成する技術が必要である。
この点に関し、大きなｎ形のＳｉＣ領域へのコンタクトに関しては、高温プロセスでの界面反応層を用いることで、良好なコンタクト抵抗を得る。しかし、ｐ形のＳｉＣ領域へのコンタクトに関しては、大きな領域であっても十分に低いコンタクト抵抗を得ることは困難である。それは、ＳｉＣという材料の材料特性に由来するものである。この材料が大きなバンドギャップを有しているからである。
すなわち、ｎ形のＳｉＣ領域に低抵抗でコンタクトする電極については、ｐ形のＳｉＣ領域との障壁がバンドギャップ程度の大きさになる。したがって、特にＳｉよりもバンドギャップの広い半導体（ワイドギャップ半導体）において、ｐ形のＳｉＣ領域と電極との間で低いコンタクト抵抗を得ることは困難である。
ｐ形のＳｉＣ領域へのコンタクト抵抗が大きいと、素子駆動時のＲＣ時定数が大きくなるため、動作スピードの遅延を招く。また、ｐ形のＳｉＣ領域に大量の電流が流れる素子（例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor））の場合は、大きな損失が発生する。
特に、ｎ形のＳｉＣ領域とｐ形のＳｉＣ領域とが隣接した構造において、同一の電位に保つ必要がある構造では、構造上ｎｐｎバイポーラトランジスタが埋め込まれる。このバイポーラトランジスタの動作を制御するために、ｎ形のＳｉＣ領域からｐ形のＳｉＣ領域へのキャリアの注入が起こらないようにしている。
高濃度でのイオン打ち込み（ｐ＋の作製、及び、ｎ＋の作製）、犠牲酸化膜形成、高温での電極形成の各プロセスにおいて、ＳｉＣ基板には、Ｃ欠陥が大量に発生する。
本願発明者が行った電子状態計算手法である第一原理計算によると、Ｓｉの欠陥の生成には、放出するＳｉがＳｉバルクになるとした時を基準にすると、７〜８ｅＶのエネルギーが必要である。ＳｉＣ基板表面近傍でも、Ｓｉ欠陥の生成には、およそ５ｅＶのエネルギーが必要である。
これに対し、Ｃ欠陥は、放出するＣがＣバルクになるとした時を基準にすると、およそ４ｅＶのエネルギーで出現する。さらに、ＳｉＣ基板表面では、０．７５〜２ｅＶという低いエネルギーでＣ欠陥が出現する。上記のプロセスにおいてＣ欠陥が大量に発生するのは、そもそも、ＳｉＣの基板表面、ＳｉＣ領域と絶縁膜（例えば、ＳｉＯ２）との界面、ＳｉＣ領域と金属との界面において、Ｃ欠陥が発生しやすいからである。
ここで、第一原理計算は、局所密度近似による密度汎関数法に基づき、Ｓｉはノルム保存擬ポテンシャル、ＣなどＳｉ以外の物質は、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いて行った。
図２は、状態密度を例示する図である。
図２において縦軸は状態密度（ＤＯＳ：Density of states）を表している。図２に表したように、Ｃ欠陥ができると、ギャップ中状態（in-gap state）の出現や伝導帯エッジのバンド構造の変化が発生し、局所的な抵抗変化領域ができることになる。つまり、Ｃ欠陥は、電流の面内不均一をもたらす。
デバイス特性の向上には、面内抵抗（バルク抵抗及び接触抵抗）が均一なセルを作ることが重要である。Ｃ欠陥が発生したままでは、局所的な破壊が発生して、十分に長い寿命を得ることができないデバイスになる。そこで、何らかの方法で、界面近傍のＣ欠陥の低減を図ることが必要である。
そこで、ＳｉＣの基板中でのＣ欠陥の電子状態について考察するために、４Ｈ構造ＳｉＣ（以下、「４Ｈ−ＳｉＣ」と言う。）の中でのＣ欠陥の電子状態を第一原理計算により求めた。図２には、４Ｈ−ＳｉＣの中でのＣ欠陥の状態密度が表されている。
ＳｉＣの基板中にＣ欠陥ができると、Ｃ欠陥の周囲にある４つのＳｉがそれぞれ一つのダングリングボンドを持つことになる。Ｓｉのダングリングボンドは、ＳｉＣのバンドギャップの中間付近に状態を持っている。このため、Ｃ欠陥の周囲にある４つのＳｉが持つダングリングボンドが相互作用をすると、結合状態、反結合状態に分裂した状態をギャップ中に作る。
ところが、ＳｉＣは構造によって、伝導帯、価電子帯のエネルギー位置が変わってくる。それ故に、Ｓｉが持つダングリングボンドの相互作用によって発生する、結合状態、反結合状態の、ギャップ中での位置関係は、ＳｉＣの構造に依存することになる。
図２に表したように、４Ｈ構造では、伝導帯直下に反結合状態が発生している。この状態には、電子がトラップされるので、移動度を低下させる源となる。
ここで、ドーパントの導入位置と活性化について説明する。
この第一原理計算により、ｐ形ドーパントであるＢ、Ａｌ及びＧａ、ｎ形ドーパントであるＮ、Ｐ及びＡｓを種々のサイトに導入した場合の電子状態について、計算を行った。
簡単にまとめると、ｐ形ドーパントであるＢ、Ａｌ及びＧａ、ｎ形ドーパントであるＰ及びＡｓでは、Ｓｉサイトに入ると広がった状態を形成しドーパントとして機能する。また、ｎ形ドーパントであるＮだけは、Ｃサイトに入ると広がった状態を形成しドーパントとして機能する。つまり、通常の最安定構造では、それぞれドーパントとして機能している。
しかし、本願発明者は、置換元素をドーパントとして機能する通常のサイトとは反対のサイトに導入した場合、ｐ形ドーパントでは価電子帯直上に、ｎ形ドーパントでは伝導帯直下に、それぞれ局在した状態を形成することを新たに見出した。
つまり、ｐ形ドーパントであるＢ、Ａｌ及びＧａ、ｎ形ドーパントであるＰ及びＡｓでは、Ｃサイトに入ると局在状態を形成しドーパントとして機能しなくなる。また、ｎ形ドーパントであるＮでは、Ｓｉサイトに入ると局在状態を形成しドーパントとして機能しなくなる。つまり、ドーパントとして機能する通常のサイトとは反対のサイトに元素を置換する形で導入した場合、局在状態を形成し、ドーパントとしては機能しない。
ここで、ドーパントとＳｉとを共ドープすれば、Ｃサイトにドーパントを導入することが可能となる。一方、ドーパントとＣとを共ドープすれば、Ｓｉサイトにドーパントを導入することが可能となる。このことを利用して、ドーパントの状態を、局在状態にするか、広がった状態にするかの選択が行われる。
局在状態を用いると、電極金属とＳｉＣ領域との間で電子のやり取りをすることが可能になる。その結果、電極金属のエネルギー位置を、ＳｉＣ半導体ギャップのバンド端に固定（以下、「ピン止め」と言う。）することができる。
ｎ形のＳｉＣでは、局在状態から電子が放出され、電極金属の実効仕事関数が浅くなる。こうして、伝導帯の端位置に電極金属のエネルギーがピン止めされ、ｎ形のＳｉＣと電極金属との間に低接触抵抗が実現される。
ｐ形のＳｉＣでは、ｎ形のＳｉＣとは逆に、電極金属側から電子が局在状態に移動して、電極金属の実効仕事関数が深くなる。こうして、価電子帯の端位置に電極金属のエネルギーがピン止めされ、ｐ形のＳｉＣと電極金属との間に低接触抵抗が実現される。
ここで、ＳｉＣ領域の上に電極の金属が存在する状態でアニールを行うと、ＳｉＣ領域と電極との界面近傍に局在状態が集まってくる。ＳｉＣ領域の上に電極の金属があると、電子移動のエネルギー利得があるため、局在状態が、電極の金属と電子のやり取りができるように界面に集まってくる。しかし、ＳｉＣ領域の上に電極の金属がない状態でアニールを行っても、電子移動のエネルギー利得がないので、ＳｉＣ表面に局在状態が集まってくることはない。つまり、電極形成後に、アニールすることが重要である。このアニールは、電極形成アニールを兼ねてもよい。また、通常は、局在状態が無いので、電極形成後にアニールを行っても、不純物が界面に集まることはない。
次に、Ｃ欠陥生成の機構について説明する。
ＳｉＣ基板の表面の近傍での欠陥発生の機構を解明するために、ＳｉＣ基板の表面での欠陥の生成エネルギーを第一原理計算により求めた。ＳｉＣ基板のＣ面の最表面のＣ欠陥生成に必要なエネルギーは０．７５ｅＶ、ＳｉＣ基板のＳｉ面の最表面のＳｉ欠陥生成に必要なエネルギーは４．６ｅＶである。水素終端のとれたＳｉＣ基板の最表面の元素は、ダングリングボンドを有している。したがって、最表面の元素は高いエネルギー状態にあり、簡単に離脱して欠陥を発生させることが分かる。
次に、ＳｉＣ基板中での欠陥の生成エネルギーを第一原理計算により求めた。Ｃ欠陥生成に必要なエネルギーは４．０ｅＶ、Ｓｉ欠陥生成に必要なエネルギーは７．５ｅＶである。したがって、ＳｉＣ基板では、Ｃ欠陥が最も発生しやすいことが分かる。
金属とＳｉＣ基板との界面の近傍、及び絶縁膜（ＳｉＯ２）とＳｉＣ基板との界面の近傍では、内部元素（Ｃ及びＳｉ）と表面にできた欠陥とが入れ替わりながら欠陥がＳｉＣ基板内に拡散していくことになる。このようにして、金属とＳｉＣ基板との界面の近傍、及び絶縁膜（ＳｉＯ２）とＳｉＣ基板との界面の近傍のＳｉＣ基板中には、多くの欠陥が発生することが分かる。
上記Ｃ欠陥、及びＳｉ欠陥の生成エネルギーから分かるように、イオン打ち込みにより、ドーパントなどを導入すると、Ｃ欠陥が大量に発生する。いずれにしても、通常のＭＯＳＦＥＴ作製プロセスを経るだけで、少なくともＣ欠陥は１０１７／ｃｍ３以上できる。多くの場合、Ｃ欠陥は１０１８／ｃｍ３以上できると考えてよい。
このようにして、金属とＳｉＣ基板との界面の近傍、及び絶縁膜（ＳｉＯ２）とＳｉＣ基板との界面の近傍には、多くの界面Ｃ欠陥が発生し、４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは電極を通過する電流に変動をもたらす。
エピタキシャル成長によるＳｉＣ基板では、１０１３／ｃｍ３程度のＣ欠陥しか発生しない。一方、このＳｉＣ基板にドーパントなどのイオンを打ち込むと、Ｃ欠陥が急激に増える。低ドーズであっても、Ｃ欠陥は×１０１７／ｃｍ３に達する。つまり、高ドーズにすると、Ｃ欠陥は簡単に１０１８／ｃｍ３に達することになる。
また、４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、１×１０１８／ｃｍ３以上の界面状態が報告されている。ＳｉＣ基板内のＣ欠陥は、電子を最大４つ出し入れする能力がある。したがって、Ｃ欠陥量にして、２．５×１０１７／ｃｍ３以上に相当する。例えば、８．９×１０１６／ｃｍ３（面密度２×１０１１／ｃｍ２換算）以上、８．９×１０１９／ｃｍ３（面密度２×１０１３／ｃｍ２換算）以下程度に分布している。これは、Ｃ欠陥量にして、２．２×１０１６／ｃｍ３以上、２．３×１０１９／ｃｍ３以下に相当する。ただし、最大値としては、上記の８．９×１０１９／ｃｍ３以下と考えておくべきである。これは、絶縁膜（ＳｉＯ２）の成膜にも依存している。絶縁膜（ＳｉＯ２）の成膜、絶縁膜（ＳｉＯ２）の剥離、電極金属成膜（Ｎｉ、Ｔｉ、Ａｌなど）によっても、同様にＣ欠陥が生成される。
以上のことから、Ｃ欠陥量は、２．２×１０１６／ｃｍ３以上、８．９×１０１９／ｃｍ３以下である。より良いプロセスでは、Ｃ欠陥量は、２．２×１０１６／ｃｍ３以上、２．３×１０１９／ｃｍ３以下に抑制される。
本実施形態では、ドーパント（ｐ形のＢ、Ａｌ、Ｇａ、或いは、ｎ形のＰ、Ａｓ）とＳｉとの共ドープによって、ＳｉＣ基板のＣサイトをドーパントにて埋める。このとき、Ｃ欠陥の多くを埋めることができ、エピタキシャル成長によって成膜したＳｉＣと遜色の無いほどに、Ｃ欠陥量が抑制される。これらのドーパントは、通常のＳｉサイトには入らず、Ｃサイトに入っており、局在状態を形成して界面に集まり、ピン止めサイトとなる。
また、Ｎの場合には、Ｃとの共ドープを行う。共ドープしたＣはＣ欠陥を埋めてくれるので、やはり、エピタキシャル成長によって成膜したＳｉＣと遜色の無いほどに、Ｃ欠陥量が抑制される。いずれにしても、本実施形態では、Ｃ欠陥量は十分に抑制される。
以上の検討の結果、ｐ形のＳｉＣの半導体部と、導電性材料を用いた電極とを接続した半導体装置において、電極とこれに接続されたｐ形のＳｉＣの半導体部との界面部において、ｐ形のドーパント（Ｂ、Ａｌ及びＧａの少なくともいずれか）の面密度が極大値になるようにすることによって、ｐ形のＳｉＣの半導体部と、金属の電極との低いコンタクト抵抗が得られる。ここで、半導体部と電極との界面部は、半導体部と電極との界面から半導体部の深さ１ｎｍ程度の範囲のことである。なお、界面部は、半導体部の一部であっても、半導体部と電極との間に設けられた構成であってもよい。
また、ｎ形のＳｉＣの半導体部と、導電性材料を用いた電極とを接続した半導体装置において、電極とこれに接続されたｎ形のＳｉＣの半導体部との界面部において、ｎ形のドーパント（Ｎ、Ｐ及びＡｓの少なくともいずれか）の面密度が極大値になるようにすることによって、ｎ形のＳｉＣの半導体部と、金属の電極との間で低いコンタクト抵抗が得られる。なお、上記説明したｐ形のドーパント及びｎ形のドーパントについては、どのような材料の組合せであってもよい。
また、一つ（同じ材料）の電極にて、ｎ形のＳｉＣの半導体部と、ｐ形のＳｉＣの半導体部と、金属との低抵抗コンタクトが可能となる。また、ｐ形のＳｉＣとの接触、及びｎ形のＳｉＣとの接触では、界面におけるピン止めを用いるため、接触する金属の材料の依存性は極めて小さい。したがって、一般的に用いられている電極の材料（ＴｉＮ、Ｗ、ポリシリコン、Ｎｉなど）を用いることが可能になる。
さらに、金属とＳｉＣとの界面を通る電流の面内分布が均一化するので、デバイスセル間の電流分布が抑制され、デバイスとしての信頼性が向上する。つまり、局所的に大電流が流れ、破壊するモードが抑制される。
すなわち、本実施形態に係る半導体装置１１０は、導電性材料を用いた電極（例えば、第１電極２４０）と、この電極に接続され、ｐ形の不純物としてＢ、Ａｌ及びＧａのうち少なくとも１つを含有するＳｉＣを有する半導体部（例えば、第４半導体領域２２０）と、を備える。そして、この半導体部において不純物の面密度が極大となる部分が、電極と半導体部との界面部（界面２２５から半導体部の深さ１ｎｍ程度の範囲（第２界面部））にある。
また、本実施形態に係る半導体装置１１０は、導電性材料を用いた電極（例えば、第１電極２４０、第２電極２６２）と、この電極に接続され、ｎ形の不純物としてＮ、Ｐ及びＡｓのうち少なくとも１つを含有するＳｉＣを有する半導体部（例えば、第３半導体領域２３０、基板２００）と、を備える。そして、この半導体部において不純物の面密度が極大となる部分が、電極と半導体部との界面部（界面２２５から半導体部の深さ１ｎｍ程度）の範囲にある。
次に、界面の原子の面密度について考察する。
先ず、下限について、詳細に示す。
４Ｈ−ＳｉＣの最表面の元素の面密度は、２原子（ＳｉとＣのペア層）÷ユニットセルの面積＝２÷（格子定数ａ×格子定数ａ×√３÷２）＝２．４×１０１５／ｃｍ２程度である。
最表面の元素のうち５％以上のドーパントがパイルアップしていれば、確実にピン止めが起こる。ここで、「ピン止め材」の量の下限は、界面での必要な電圧シフト量で決まる。ｎ形では、０．１Ｖ程度（４．３ｅＶ以上ある金属の仕事関数を、４．２ｅＶよりも小さな実効仕事関数にするため）であり、ｐ形では、１．７ｅＶ程度（５．７ｅＶ以下しかない金属の仕事関数を、７．４ｅＶよりも大きな実効仕事関数にするため）である。金属とＳｉＣ基板界面で構成される、固定分極量によるシフトＸ（ボルト）は、
Ｘ＝（電荷）×（面密度）×（分極の長さ）／誘電率
から計算できる。より詳細に説明すると、
Ｘ（ボルト）＝（電荷）×（面密度）×（分極の長さ）／誘電率
＝（電荷２×１．６０２×１０−１９クーロン）×（面密度ｃｍ−２）×
（分極の長さ×１０−８ｃｍ）／（比誘電率ε）／［８．８５４×１０−１２（ｆａｒｄ
／ｍ）］
＝１．８１×１０−１４（数面密度ｃｍ−２単位）×（分極の長さÅ単位
）／（比誘電率）
となる。ここでＳｉＣ基板中のドーパントの電荷は１、数面密度が１０１３ｃｍ−２程度、誘電率１０である。下限を考えるので、分極の長さは最大値を採用して、１０Å程度とする。よって、
Ｘ＝１．８１×１０−１４×１×１０１３×１０／１０＝０．１８（Ｖ）
となる。ｎ形では、０．１Ｖ程度にしたいので、０．５６×１０１３ｃｍ−２以上が必要であり、ｐ形では、１．７Ｖ程度にしたいので、９．４×１０１３ｃｍ−２以上が必要である。これ以下では、必要なシフト量が得られず、抵抗が大きくなってしまう。
次に、上限について詳細に示す。
最表面の元素のうち５０％のドーパントのパイルアップすると、モノレイヤがドーパントに代わることになる。実質的には、この段階で、多くのＣサイト（Ｎの場合のみＳｉサイト）がドーパントになっているので、５０％（１．２２×１０１５／ｃｍ２）で十分である。
上記の式から、上限を求める。上限を求めるので、分極の長さは最小値を採用して、２Å程度とする。ｎ形では、界面でのシフト量を１．５Ｖ以下（５．７ｅＶの仕事関数を、４．２ｅＶよりも小さな実効仕事関数にするため）で十分なので、４．２×１０１４ｃｍ−２以下でよい。ｐ形では、３．１ｅＶ以下（４．３ｅＶの仕事関数を、７．４ｅＶよりも大きな実効仕事関数にするため）で十分なので、８.７×１０１４ｃｍ−２以下でよい。ここで示した上限は、分極の長さを２Å程度として決めたが、１０Å程度にまでしてもよい。よって、１／５程度で十分であるとも言える。可能な限り少ない方が良いので、それぞれ、ｎ形では、８．４×１０１３ｃｍ−２以下でよい。ｐ形では、１．７×１０１４ｃｍ−２以下で十分である。
半導体装置１１０においては、第３半導体領域２３０の界面部の不純物の元素（Ｎ、Ｐ及びＡｓの少なくとも１つ）の面密度は、０．５６×１０１３ｃｍ−２以上、１．２２×１０１５ｃｍ−２以下である。好ましくは、０．５６×１０１３ｃｍ−２以上、４．２×１０１４ｃｍ−２以下である。より好ましくは、０．５６×１０１３ｃｍ−２以上、８．４×１０１３ｃｍ−２以下である。この時、バンド端へのピン止めが起こり、ｎ形ＳｉＣ半導体と電極との低接触抵抗の構造が得られる。
半導体装置１１０では、第４半導体領域２２０の界面部の不純物の元素（Ｂ、Ａｌ及びＧａの少なくとも１つ）の面密度は、９．４×１０１３ｃｍ−２以上、１．２２×１０１５ｃｍ−２以下である。好ましくは、９．４×１０１３ｃｍ−２以上、８．７×１０１４ｃｍ−２以下である。より好ましくは、９．４×１０１３ｃｍ−２以上、１．７×１０１４ｃｍ−２以下である。この時、バンド端へのピン止めが起こり、ｐ形ＳｉＣ半導体と電極との低接触抵抗の構造が得られる。
次に、半導体装置１１０の具体例について説明する。
図１に表したように、半導体装置１１０では、第１半導体領域２０２の表面上の一部に、複数の第２半導体領域２１０が互いに間隔を隔て設けられる。第２半導体領域２１０は、第１半導体領域２０２の表面から内部の途中の深さまで選択的に形成される。
１つの半導体装置１１０には、２つの第２半導体領域２１０が第１半導体領域２０２の一部の領域を挟むように配置される。各第２半導体領域２１０の表面上の一部には、それぞれ第３半導体領域２３０が設けられる。第３半導体領域２３０は、第２半導体領域２１０の表面から内部の途中の深さまで選択的に形成される。
そして、各第２半導体領域２１０の表面上の一部には、第３半導体領域２３０に隣接して第４半導体領域２２０がそれぞれ設けられる。このように、複数の第２半導体領域２１０は、第１半導体領域２０２の上の少なくとも一部に選択的に形成される。複数の第２半導体領域２１０は、第３半導体領域２３０と、第４半導体領域２２０とに接続する。
図１に表した例では、第２半導体領域２１０の表面上の一部に、互いに隣接した第３半導体領域２３０と第４半導体領域２２０とが配置される。そして、１つの半導体装置１１０においては、２つの第４半導体領域２２０が、２つの第３半導体領域２３０を挟むように配置される。
言い換えれば、１つの半導体装置１１０では、第４半導体領域２２０が、第３半導体領域２３０の外側に配置される。また、各第２半導体領域２１０には、それぞれ第３半導体領域２３０よりも内側に第１半導体領域２０２と電気的に導通するチャネル領域が形成される。
絶縁膜２５０は、２つの第３半導体領域２３０のうち一方の表面の一部から他方の表面の一部に跨るように形成される。絶縁膜２５０には、例えばＳｉＯ２が用いられる。絶縁膜２５０は、両側の第３半導体領域２３０の表面の一部、第３半導体領域２３０及び第４半導体領域２２０が形成されていない各第２半導体領域２１０の表面、及び２つの第２半導体領域２１０の間（チャネル間領域）となる第１半導体領域２０２の表面に接して形成される。
絶縁膜２５０の上には、制御電極２６０が形成される。絶縁膜２５０は、ゲート絶縁膜の一例である。よって、制御電極２６０は、両側の第３半導体領域２３０、第３半導体領域２３０及び第４半導体領域２２０が形成されていない各第２半導体領域２１０の部分領域、及び２つの第２半導体領域２１０の間（チャネル間領域）となる第１半導体領域２０２に跨るように絶縁膜２５０を介して形成される。制御電極２６０はゲート電極である。
また、第３半導体領域２３０表面の他の一部と、第４半導体領域２２０の表面の上には、第１電極２４０が形成される。第１電極２４０はソース電極である。
ここで、第４半導体領域２２０は、Ｂ、Ａｌ及びＧａのうち少なくとも１つの元素（以下、「元素Ａ」と言う。）を含有する。元素Ａの面密度が極大となる部分は、第１電極２４０との界面部に設けられる。第１電極２４０は、第４半導体領域２２０にオーミック接続される。第４半導体領域２２０は、ＤｉＭＯＳＦＥＴでは基板２００とのコンタクト領域である。
第４半導体領域２２０において、元素Ａを界面近傍のＣサイトに導入すると、価電子帯の頂上近傍に局在状態が作り込まれる。これを実現するには、界面付近に元素ＡとＳｉとを導入し（共注入し）、かつ、金属を接続した後にＣサイトに入った元素Ａを拡散させること（金属接続後のアニール）、を行う。共注入は、元素ＡとＳｉと同時でも良いし、どちらかを先に注入しても良い。本実施形態では、元素Ａを注入し、その表面部分のみにＳｉを後から注入するパターンを基本としている。
第４半導体領域２２０に金属を接続した後では、金属側から、界面局在状態へ電子が移動可能となり、移動により系全体が安定化できるためである。この安定化エネルギーが界面への元素Ａのパイルアップの原動力である。
ここで、第４半導体領域２２０に金属が接続されていないと、電子の移動ができない。したがって、元素Ａが、表面へ集合することができない。つまり、単に元素Ａがあればよいわけではなく、元素Ａが局在状態を形成し、かつ、金属と接続しており、かつ、その後に元素Ａの拡散アニールを行う。
元素Ａの拡散のためのアニールは、上記の電子移動による安定化エネルギーがあるので、７００℃以下程度の低温プロセスにて行われる。以上から、ｐ形のＳｉＣと電極との界面の低接触抵抗化が実現される。
第３半導体領域２３０は、Ｎ、Ｐ及びＡｓのうち少なくとも１つの元素（以下、「元素Ｄ」と言う。）を含有する。元素Ｄの面密度が極大となる部分は、第１電極２４０との界面部に設けられる。電極２４０は、第３半導体領域２３０にオーミック接続される。第３半導体領域２３０は、ＤｉＭＯＳＦＥＴのソース領域である。
第３半導体領域２３０において、元素ＤがＰ及びＡｓの場合には界面近傍のＣサイトに元素Ｄを導入すると、価電子帯の頂上近傍に局在状態が作り込まれる。第３半導体領域２３０において、元素ＤがＮの場合には界面近傍のＳｉサイトに元素Ｄを導入すると、価電子帯の頂上近傍に局在状態が作り込まれる。
これを実現するには、元素ＤがＰ及びＡｓの場合には界面付近に元素ＤとＳｉとを導入し（共注入し）、元素ＤがＮの場合には界面付近に元素ＤとＣとを導入（共注入）し、かつ、金属を接続した後にＣサイトまたはＳｉサイトに入った元素Ｄを拡散させること（金属接続後のアニール）、を行う。共注入は、元素ＤとＳｉ（Ｃ）を同時でも良いし、どちらかを先に注入しても良い。本実施形態では、元素Ｄを注入し、その表面部分のみにＳｉ（Ｃ）を後から注入するパターンを基本としている。
第３半導体領域２３０に金属を接続した後では、界面局在状態から、金属側へ電子が移動可能となり、移動により系全体が安定化できるためである。この安定化エネルギーが界面への元素Ｄ（Ｎ、Ｐ、Ａｓなど）のパイルアップの原動力である。
ここで、第３半導体領域２３０に金属が接続されていないと、電子の移動ができない。したがって、元素Ｄが、表面へ集合することができない。つまり、単に元素Ｄがあればよいわけではなく、元素Ｄが局在状態を形成し、かつ、金属と接続しており、かつ、その後に元素Ｄの拡散アニールを行う。
元素Ｄの拡散のためのアニールは、上記の電子移動による安定化エネルギーがあるので、７００℃以下程度の低温プロセスにて行われる。以上から、ｎ形のＳｉＣと電極との界面の低接触抵抗化が実現される。
本実施形態では、元素Ａは第４半導体領域２２０にイオン打ち込みにより導入される。また、本実施形態では、元素Ｄは第３半導体領域２３０にイオン打ち込みにより導入される。元素ＡとＳｉとの共注入、或いは、元素ＤとＳｉとの共注入では、ドーパントがＣサイトを埋めて、局在状態を形成している。その結果、大量にあった炭素欠陥は埋まることになる。
また、元素ＤとＣとの共注入では、導入されたＣが炭素欠陥を埋める。これにより、多量にあった炭素欠陥を埋めることができる。炭素欠陥は、ギャップ中に局在状態を形成するので、接触抵抗に大きな面内分布をもたらしている。本実施形態では、炭素欠陥が抑制され、面内分布の問題が解決される。
以上のように、ｎ形のＳｉＣ領域及びｐ形のＳｉＣ領域のそれぞれについての「界面添加元素」を、電極との界面部に面密度の極大値が設定されるように含有させることで、ｎ形のＳｉＣ及びｐ形のＳｉＣのそれぞれについて電極との低抵抗化を実現することができる。さらに、ｎ形のＳｉＣ領域（例えば、第３半導体領域２３０）及びｐ形のＳｉＣ領域（例えば、第４半導体領域２２０）の上に、例えば同一の製造工程で同じ材料の金属による電極（例えば、第１電極２４０）を形成してもよい。
第１実施形態では、第１の低抵抗化（ｎ形のＳｉＣ領域である第３半導体領域２３０とソース電極となる第１電極２４０との接合部の低抵抗化）、第２の低抵抗化（ｐ形のＳｉＣ領域である第４半導体領域２２０とソース電極となる第１電極２４０との接合部の低抵抗化）、及び第３の低抵抗化（ｎ形のＳｉＣ領域である基板２００とドレイン電極となる第２電極２６２との接合部の低抵抗化）、を実現することできる。
第１実施形態は、これに限られるものではない。すなわち、第１の低抵抗化、第２の低抵抗化、及び第３の低抵抗化のうち、１つだけ、またはいずれか２つを実現する構成にしてもよい。
今後、パターンの微細化が進むと、１つの素子内において、ｎ形ＳｉＣ領域とｐ形ＳｉＣ領域との両方に同じ材料の金属でコンタクトを取る必要が生じる。この場合、パターンの位置合わせ精度の制約やプロセスの簡略化の点から、同時、かつ低抵抗の電極を形成することが望ましい。
言い換えれば、１つの電極を形成するだけで、ｎ形ＳｉＣ領域とｐ形ＳｉＣ領域との両方に、低抵抗のコンタクトを得る技術が望ましい。そして、かかる低抵抗化を実現できないと、ｎ形ＳｉＣ領域では、オン抵抗が大きくなる。一方、ｐ形ＳｉＣ領域では、実効的に抵抗及びキャパシタが形成され、スイッチング速度の低下を招く。ｐ形ＳｉＣ領域へのコンタクト抵抗が大きいと、素子駆動時のＲＣ時定数が大きくなるため、動作スピードの遅延を招く。
第１実施形態によれば、ｎ形ＳｉＣ領域とｐ形ＳｉＣ領域との両方に同じ材料の金属でコンタクトがとれる。さらに、同時、かつ低抵抗の電極を形成することができる。よって、ｎ形ＳｉＣ領域では、オン抵抗を小さくできる。一方、ｐ形ＳｉＣ領域では、スイッチング速度を高速化できる。
本実施形態の技術を用いた場合、コンタクトを形成する際に適用されるアニール温度は、７００℃以下程度の低温プロセスである。その結果、ＳｉＣと絶縁膜との界面を荒らさずにプロセスを進めることができる。この低温プロセス化も、半導体装置の特性改善に大きく寄与する。
次に、半導体装置１１０の製造方法について説明する。
図３は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図４（ａ）〜図９は、第１の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図３に表したように、半導体装置の製造方法は、第１半導体領域の形成（ステップＳ１００）、第２半導体領域の形成（ステップＳ１０２）、第３半導体領域の形成（ステップＳ１０４）、イオン注入（ステップＳ１０６）、第４半導体領域の形成（ステップＳ１０８）、イオン注入（ステップＳ１１０）、アニール（ステップＳ１１２）、絶縁膜の形成（ステップＳ１１４）、第１電極の形成（ステップＳ１１６）、低温アニール（ステップＳ１１８）、制御電極の形成（ステップＳ１２０）、第２電極の形成（ステップＳ１２２）及び低温アニール（ステップＳ１２４）を備える。
ステップＳ１００の第１半導体領域の形成では、図４（ａ）に表したように、ｎ＋のＳｉＣの基板２００の表面上にｎ−のＳｉＣ半導体層である第１半導体領域２０２が形成される。
基板２００としては、例えば固体単結晶ＳｉＣ基板が用いられる。基板２００内の不純物濃度（ドーピング濃度）は、１×１０１６原子／ｃｍ３以上１×１０２０原子／ｃｍ３未満が好適である。本実施形態では、基板２００の不純物濃度は、例えば、６×１０１７原子／ｃｍ３である。以後の例でも、特に断らない限り、ｐ形、ｎ形にかかわらず、不純物濃度として６×１０１７原子／ｃｍ３を有する基板２００が用いられる。基板２００としては、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。そして、第１半導体領域２０２は、エピタキシャル気相成長法により基板２００の表面上に形成される。
エピタキシャル層を形成する際、原料ガスとして例えばＳｉＨ４ガスおよびＣ３Ｈ８ガスが用いられる。また、不純物（ドーパント）としては、Ｎ、Ｐ及びＡｓのうちの少なくとも１つが用いられる。第１半導体領域２０２は、半導体装置１１０の耐圧保持層となる。
第１半導体領域２０２の膜厚としては、例えば、０．５マイクロメートル（μｍ）以上２０μｍ以下が好適である。本実施形態では、第１半導体領域２０２の膜厚は、例えば１０μｍである。
また、第１半導体領域２０２の不純物濃度（ドーピング濃度）は、８×１０１４原子／ｃｍ３以上３×１０１７原子／ｃｍ３未満が好適である。本実施形態では、第１半導体領域２０２の不純物濃度は、例えば、５×１０１５原子／ｃｍ３である。以後の例でも、特に断らない限り、不純物濃度として５×１０１５原子／ｃｍ３を有する第１半導体領域２０２が用いられる。
ステップＳ１０２の第２半導体領域の形成では、図４（ｂ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電形がｐ形の不純物を選択的に第１半導体領域２０２に注入する。これにより、ｐ−のＳｉＣ半導体領域である第２半導体領域２１０が形成される。
第２半導体領域２１０における不純物濃度は、例えば、１×１０１６／ｃｍ３である。以後の例でも、特に断らない限り、不純物濃度として１×１０１６原子／ｃｍ３を有する第２半導体領域２１０が用いられる。
ｐ形の不純物となるＡｌイオンの注入の条件としては、例えば、ドーズ量１×１０１５／ｃｍ２、エネルギー８０ＫｅＶである。本実施形態では、例えば３００℃に基板２００を加熱してイオン注入を行う。第２半導体領域２１０における不純物濃度は、１×１０１３／ｃｍ３以上５×１０１７／ｃｍ３以下が好適である。より好ましくは、第２半導体領域２１０における不純物濃度は、１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下である。
ステップＳ１０４の第３半導体領域の形成では、図５（ａ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、第２半導体領域２１０表面の一部に、選択的にｎ形の不純物を注入する。これにより、ｎ＋のＳｉＣ半導体領域である第３半導体領域２３０が形成される。不純物としては、Ｎ、Ｐ及びＡｓのうちの少なくとも１つが用いられる。
第３半導体領域２３０における不純物濃度は、例えば、２×１０２０原子／ｃｍ３である。ｎ形の不純物となるＮイオンの注入の条件としては、例えばドーズ量１×１０１５原子／ｃｍ２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板２００を加熱してイオン注入を行う。
第３半導体領域２３０における不純物濃度は、１×１０１４原子／ｃｍ３以上５×１０２０原子／ｃｍ３以下が好適である。より好ましくは、第３半導体領域２３０における不純物濃度は、５×１０１５原子／ｃｍ３以上３×１０２０原子／ｃｍ３以下である。
ステップＳ１０６のイオン注入では、図５（ｂ）に表したように、第３半導体領域２３０の表面近傍にＳｉまたはＣのイオンを注入する。このイオン注入では、第３半導体領域２３０を形成した際に用いたマスクと同じマスクが利用される。
第３半導体領域２３０の不純物がＮの場合には、このイオン注入においてＣのイオンが注入される。これにより、第３半導体領域２３０のＮがＳｉＣのＳｉサイトに導入され、局在状態が形成される。
第３半導体領域２３０の不純物がＰ及びＡｓのうち少なくとも１である場合には、このイオン注入においてＳｉのイオンが注入される。これにより、第３半導体領域２３０のＰ及びＡｓがＳｉＣのＣサイトに導入され、局在状態が形成される。
ステップＳ１０８の第４半導体領域の形成では、図６（ａ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、第２半導体領域２１０表面の一部に、選択的にｐ形の不純物を注入する。ｐ形の不純物は、第３半導体領域２３０と隣接する位置に注入される。これにより、ｐ＋のＳｉＣ半導体領域である第４半導体領域２２０が形成される。不純物としては、Ｂ、Ａｌ及びＧａのうち少なくとも１つが用いられる。
第４半導体領域２２０における不純物濃度は、例えば２×１０２０原子／ｃｍ３である。ｐ形の不純物となるＡｌイオンの注入の条件としては、例えばドーズ量１×１０１５原子／ｃｍ２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板２００を加熱してイオン注入を行う。
第４半導体領域２２０における不純物濃度は、１×１０１４原子／ｃｍ３以上５×１０２０原子／ｃｍ３以下が好適である。より好ましくは、第４半導体領域２２０における不純物濃度は、５×１０１５原子／ｃｍ３以上３×１０２０原子／ｃｍ３以下である。
ステップＳ１１０のイオン注入では、図６（ｂ）に表したように、第４半導体領域２２０の表面近傍にＳｉのイオンを注入する。このイオン注入では、第４半導体領域２２０を形成した際に用いたマスクと同じマスクが利用される。このイオン注入により、第４半導体領域２２０の不純物（Ｂ、Ａｌ及びＧａのうち少なくとも１つ）が、ＳｉＣのＣサイトに導入され、局在状態が形成される。
ステップＳ１１２のアニールでは、上述したイオン注入工程の後、活性化のためのアニール処理を行なう。この活性化アニール処理としては、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。この時、ＳｉＣ内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。
ステップＳ１１４の絶縁膜の形成では、図７に表したように、第１半導体領域２０２、第２半導体領域２１０、第３半導体領域２２０及び第４半導体領域２３０の全体に覆うように絶縁膜２５０を形成する。
絶縁膜２５０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な絶縁膜２５０が形成される。あるいは、ＣＶＤなどにより絶縁膜２５０としてＳｉＯ２膜を成膜してもよい。
次に、図８（ａ）に表したように、絶縁膜２５０上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして用いて、第４半導体領域２２０の表面及び第３半導体領域２３０表面の一部に位置する絶縁膜２５０の部分をエッチングにより除去する。これにより、両側の第３半導体領域２３０の間を跨ぐ絶縁膜２５０が形成される。
ステップＳ１１６の第１電極の形成では、図８（ａ）に表したように、絶縁膜２５０の一部の除去によって形成された開口部から露出した第４半導体領域２２０の表面及び第３半導体領域２３０の表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が第１電極２４０になる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、絶縁膜２５０の幅をエッチバック等で狭くすれば絶縁膜２５０と第１電極２４０とが接触しないように隙間が形成される。
ここで、第１電極２４０となる導電体としては、例えば、ニッケル（Ｎｉ）及びは窒化チタン（ＴｉＮ）が好適である。次の低温アニール処理により、第１電極２４０の実効仕事関数は、ｎ＋領域では４．２ｅＶ程度、ｐ＋領域では７．２ｅＶ程度にピン止めされる。したがって、第１電極２４０の材料としては、安定な導体であれば特に制限されない。よって、例えば、その他の金属、或いは金属以外にも加工性に優れる、タングステン（Ｗ）、ｎ形ポリシリコン、ｎ形ポリＳｉＣなどでも良い。
ステップＳ１１８の低温アニールでは、第１電極２４０を作成した後に、例えば４００℃の熱処理を行う。例えば、Ａｒガス中で加熱時間５分とする。かかる熱処理により、第１電極２４０とｎ＋ＳｉＣ半導体領域である第３半導体領域２３０との界面にＮ（或いは、Ｐ、Ａｓ）を、第１電極２４０とｐ＋ＳｉＣ半導体領域である第４半導体領域２２０との界面にＡｌ（或いは、Ｂ、Ｇａ）を、それぞれ集合させる（パイルアップする）。これは、電極との電子のやりとりにより、界面にパイルアップすることで、Ｎ及びＡｌの状態が安定になるからである。低温アニールでは、４００℃以下では、拡散が起こり難いので、４００℃以上が望ましい。また、７００℃を超えると、絶縁膜との界面などに影響が生じやすい。つまり低温アニールの温度としては、４００℃以上７００℃以下であることが望ましい。低温の方が扱い易いことから、本実施形態では、４００℃を標準とした。
ここで、ゲート絶縁膜となる絶縁膜２５０を形成した後に、高温（例えば、１６００℃や９５０℃）のアニールを行うと、絶縁膜２５０とチャネル領域との界面の劣化が生じやすい。本実施形態では、４００℃と大幅に加熱温度を低温化できるので、かかる劣化が抑制される。ステップＳ１１８の低温アニールの温度を７００℃以下にすれば、界面劣化が抑制される。
ステップＳ１２０の制御電極の形成では、図８（ｂ）に表したように、ゲート絶縁膜としての絶縁膜２５０の上に、制御電極２６０を形成する。制御電極２６０としては、例えば、ｎ形ポリシリコンが用いられる。なお、第１電極もｎ形ポリシリコンとして、第１電極２４０及び制御電極２６０ともにｎ形ポリシリコンにしてもよい。さらに、Ｎｉ膜を形成して熱処理をおこなうことで、ＮｉＳｉのサリサイド膜を制御電極２６０としてもよい。
ステップＳ１２２の第２電極の形成では、図９に表したように、基板２００の裏面上に第２電極２６２を形成する。第２電極２６２の形成では、予め基板２００の裏面にＳｉ（或いはＣ）のイオンを注入しておくようにしてもよい。この場合、第２電極２６２を形成した後に低温アニールを行う。本実施形態では、ドーパントがＰ、Ａｓの場合は、Ｓｉを表面近傍に共注入し、ドーパントがＮの場合にはＣを表面近傍に共注入する。
第２電極２６２を形成する工程では、第２電極２６２を形成する前に、絶縁膜２５０を形成する際に基板２００の裏面に形成された酸化膜を除去しておく。第２電極２６２の材料として、例えばＮｉを使用すると、８００℃を越える、高温過程が必要になる。
先に説明したように、基板２００の裏面にＣ（或いはＳｉ）のイオンを打ち込み、電極形成後に低温アニールすることで、界面へのピン止め材となるＮ（或いはＰやＡｓ）をパイルアップする方法を適用すれば、高温過程を行わずに済む。
ステップＳ１２４の低温アニールでは、例えば４００℃の熱処理を行う。低温アニールでは、例えば、Ａｒガス中で加熱時間５分とする。かかる熱処理により、電極２６２と基板２００との界面に窒素を集合させる（パイルアップする）。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面にＮがパイルアップして、実効仕事関数が４．２ｅＶとなる。これにより、第２電極２６２は基板２００とオーミック接続される。
図１０（ａ）及び（ｂ）は、元素の面密度を例示する図である。
図１０（ａ）及び（ｂ）において縦軸は元素の面密度、横軸は深さ方向の位置を表している。図１０（ａ）には低温アニール前のイオン打ち込みにより打ち込まれたＡｌ及びＳｉの面密度の分布が表されている。図１０（ａ）に表したように、Ｓｉは、ｐ＋のＳｉＣ（第４半導体領域２２０）と金属（第１電極２４０）との界面２２５の近傍に導入されている。ＳｉをＳｉＣ中に打ち込むので、Ｓｉ自体の分布は大きな値を持つが、打ち込まれたＳｉのみを表すと、図１０（ａ）に表されるような分布になる。ここに示したように、打ち込むＳｉ（或いはＣ）は、表面部分だけにすることが特徴となる。
図１０（ｂ）には、金属電極形成後の低温アニール後のＡｌの面密度の分布が表されている。低温アニールを行うと、ｐ＋ＳｉＣの金属との界面部分２２０ｂにＡｌが集中（パイルアップ）する。Ａｌの面密度が極大となる部分は、ｐ＋ＳｉＣと金属との界面２２５からｐ＋ＳｉＣの深さ１ｎｍの範囲（界面部分２２０ｂ）に形成される。なお、ｐ＋ＳｉＣの深さ方向において、Ａｌの面密度の分布は極大値の他にピーク（極大になる部分）を持つ場合もある。これは、低温アニール前の分布のピークと、低温アニール後の分布の極大値（界面部分２２０ｂの極大値）とが形成されるためである。後から打ち込むＳｉ（或いはＣ）は、電極形成後の低温アニールにより、ドーパントを局在状態に導く。電極との界面部分だけ局在状態を形成し、Ｓｉ（或いはＣ）内部には局在状態を作りたくないので、表面部分だけに導入することになる。
なお、本実施形態に係る半導体装置１１０において、ＳｉＣ領域と電極との界面のＡｌ（界面に打ち込んだ元素がＡｌの場合）及び界面のＰ（界面に打ち込んだ元素がＰの場合）を精密に測定すると、およそ１ｎｍ以下の中にピークをもって分布していることが分かる。界面Ａｌの面密度は、およそ１．５×１０１４／ｃｍ２、界面Ｐの面密度は、およそ０．８×１０１４／ｃｍ２である。Ａｌ以外のＢ、Ｇａでも同様である。Ｐ以外のＡｓやＮでも同様である。ただし、Ｎの場合は、上記Ｓｉの代わりにＣを共注入する。結果は、どのドーパントを使っても同様に、面内分布のない（つまり炭素欠陥が界面近傍で少ない）、低抵抗の接触構造が得られる。
ここで、基板２００の第１半導体領域２０２を形成する面の方位は、例えば（０００−１）面など、他の面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、実施形態のように、第１電極２４０とｎ＋領域及びｐ＋領域との界面での元素のパイルアップによるオーミック接続は、その基板方位に関係なく有効だからである。基板２００の第１半導体領域２０２を形成する面の方位は、（１１−２０）面などでもよい。
以上に詳述したように、第１の実施形態では、第１電極２４０とｎ＋領域（第３半導体領域２３０）及びｐ＋領域（第４半導体領域２２０）との界面での元素のパイルアップによるオーミック接続を得ている。その結果、次の（１）〜（４）の効果が得られる。
（１）第１電極２４０とｎ＋領域（第３半導体領域２３０）との界面でのオン抵抗を小さくすることができる。接触抵抗として、１×１０−７Ωｃｍ２を実現している。
（２）第１電極２４０とｐ＋領域（第４半導体領域２２０）との界面での接触抵抗を小さくすることができる。接触抵抗として、１×１０−６Ωｃｍ２を実現している。
（３）本実施形態では、添加物質のパイルアップを目的とした低温アニールを行っている。その結果、チャネル移動度が従来（高温熱工程通過後、ピーク値２０ｃｍ２／Ｖｓ）の一桁程度大きい値（本実施形態のプロセス通過後、ピーク値２００ｃｍ２／Ｖｓ）になる。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。
（４）第１電極２４０の材料として、ＴｉＮ、ポリシリコン及びＷであっても大きな違いは見られなかった。すなわち、本実施形態では電極材料の依存性が低い。
以上のように第１の実施形態によれば、ｐ形ＳｉＣ領域と金属との低抵抗コンタクト及びｎ形ＳｉＣ領域と金属との低抵抗コンタクトが、低温にて実現される。また、１つの電極で同時にｐ形ＳｉＣ領域とｎ形ＳｉＣ領域とに接続することもできる。つまり、互いに隣り合うｐ形ＳｉＣ領域とｎ形ＳｉＣ領域に、第１電極２４０をオーミック接続できる。また、基板２００の裏面のｎ形ＳｉＣ領域に、第２電極２６２をオーミック接続できる。
第１の実施形態によれば、ＳｉＣ領域にＳｉ（ドーパントがＮ場合のみＣ）のイオンをドーパントと共存させることで、ＳｉＣと電極との界面近傍に発生していたＣ欠陥の多くが、ドーパント（ドーパントがＮの場合のみＣ）により埋められる。先に示したように、本実施形態のプロセスを適用しないと、Ｃ欠陥量は、２．２×１０１６／ｃｍ３以上が形成されている。
しかし、本実施形態のプロセスを導入すると、Ｃ欠陥量は、１．０×１０１３／ｃｍ３程度であり、３桁程度の低下がみられる。その結果として、接触抵抗の面内分布が無視できるようになる。縦型ＭＯＳＦＥＴをユニットとして、並列に並べたデバイスでは、ユニット間で抵抗にばらつきがあると、デバイスの一部に電流が流れ破壊する恐れもある。本実施形態によれば、その点も大きく改善される。
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図１１に表したように、半導体装置の製造方法は、第１半導体領域の形成（ステップＳ２００）、第２半導体領域の形成（ステップＳ２０２）、第３半導体領域の形成（ステップＳ２０４）、第４半導体領域の形成（ステップＳ２０６）、アニール（ステップＳ２０８）、絶縁膜の形成（ステップＳ２１０）、イオン注入（ステップＳ２１２）、第１電極の形成（ステップＳ２１４）、低温アニール（ステップＳ２１６）、制御電極の形成（ステップＳ２１８）、イオン注入（ステップＳ２２０）、第２電極の形成（ステップＳ２２２）及び低温アニール（ステップＳ２２４）を備える。
第２の実施形態に係る半導体装置の製造方法は、図３に表した製造方法に比べ、イオン注入の回数が少ない。図１１に表した第２の実施形態に係る半導体装置の製造方法では、ステップＳ２０４に表した第３半導体領域の形成を行った後、及びステップＳ２０６に表した第４半導体領域の形成の後にＳｉのイオン注入を行わない。ステップＳ２０８のアニール、ステップＳ２１０の絶縁膜の形成を行った後、ステップＳ２１２でＳｉのイオン注入を行う。
図１２（ａ）〜図１４は、第２の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
ステップＳ２００の第１半導体領域の形成では、図１２（ａ）に表したように、ｎ＋のＳｉＣの基板２００の表面上にｎ−のＳｉＣ半導体層である第１半導体領域２０２が形成される。
ステップＳ２０２の第２半導体領域の形成では、図１２（ｂ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電形がｐ形の不純物を選択的に第１半導体領域２０２に注入する。これにより、ｐ−のＳｉＣ半導体領域である第２半導体領域２１０が形成される。
ステップＳ２０４の第３半導体領域の形成では、図１３（ａ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、第２半導体領域２１０表面の一部に、選択的にｎ形の不純物を注入する。これにより、ｎ＋のＳｉＣ半導体領域である第３半導体領域２３０が形成される。本実施形態において不純物としては、Ｐ及びＡｓのうちの少なくとも１つが用いられる。本実施形態では、Ｓｉを共存させるので、Ｎは不向きである。
ステップＳ２０６の第４半導体領域の形成では、図１３（ｂ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、第２半導体領域２１０表面の一部に、選択的にｐ形の不純物を注入する。ｐ形の不純物は、第３半導体領域２３０と隣接する位置に注入される。これにより、ｐ＋のＳｉＣ半導体領域である第４半導体領域２２０が形成される。不純物としては、Ｂ、Ａｌ及びＧａのうち少なくとも１つが用いられる。
その後、ステップＳ２０８のアニールでは、上述したイオン注入工程の後、活性化のためのアニール処理を行なう。
ステップＳ２１０の絶縁膜の形成では、図１４に表したように、第１半導体領域２０２、第２半導体領域２１０、第３半導体領域２２０及び第４半導体領域２３０の全体に覆うように絶縁膜２５０を形成する。絶縁膜２５０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な絶縁膜２５０が形成される。あるいは、ＣＶＤなどにより絶縁膜２５０としてＳｉＯ２膜を成膜してもよい。
ステップＳ２１２のイオン注入では、図１４に表したように、絶縁膜２５０の上から第３半導体領域２３０及び第４半導体領域２２０にＳｉのイオンを注入する。このイオン注入により、第３半導体領域２３０の不純物及び第４半導体領域２２０の不純物が、ＳｉＣのＣサイトに導入され、局在状態が形成される。
絶縁膜２５０を形成した後の工程は、図３に表した製造方法と同様である。第２の実施形態に係る半導体装置の製造方法では、第３半導体領域２３０及び第４半導体領域２２０へのＳｉのイオン注入を１回の工程で済ませることができ、製造工程の短縮化を達成することができる。
なお、ステップＳ２１２に表したイオン注入において、基板２００の裏面にもＳｉのイオン注入を行ってもよい。これにより、さらなる製造工程の短縮化を達成することができる。
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１５に表したように、第３の実施形態に係る半導体装置１３０は、第１半導体領域２０２の上に第５半導体領域２１４を備える点、第２半導体領域２１２をエピタキシャル成長によって形成する点で第１の実施形態に係る半導体装置１１０と相違する。
第５半導体領域２１４は、互いに間隔を隔て設けられた複数の第２半導体領域２１２の間に形成される。第５半導体領域２１４は、ｎ形（ｎ＋）のＳｉＣ半導体領域である。
図１６は、第３の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図１６に表したように、第３の実施形態に係る半導体装置の製造方法は、第１半導体領域の形成（ステップＳ３００）、第２半導体領域の形成（ステップＳ３０２）、第５半導体領域の形成（ステップＳ３０４）、第３半導体領域の形成（ステップＳ３０６）、イオン注入（ステップＳ３０８）、第４半導体領域の形成（ステップＳ３１０）、イオン注入（ステップＳ３１２）、アニール（ステップＳ３１４）及び絶縁膜の形成（ステップＳ３１６）を備える。絶縁膜の形成以降の工程は、図３に表した第１の実施形態に係る半導体装置１１０の製造方法と同様である。
図１７（ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
ステップＳ３００の第１半導体領域の形成では、図１７（ａ）に表したように、ｎ＋のＳｉＣの基板２００の表面上にｎ−のＳｉＣ半導体層である第１半導体領域２０２が形成される。
ステップＳ３０２の第２半導体領域の形成では、図１７（ａ）に表したように、第１半導体領域２０２の上に、ｐ−のＳｉＣ半導体層である第２半導体領域２１２をエピタキシャル成長させる。第２半導体領域２１２は、例えば、０．６μｍの膜厚で形成される。
第２半導体領域２１２のうち、基板２００側の膜厚０．４μｍの領域の不純物濃度は、例えば、４×１０１７／ｃｍ３にする。また、第２半導体領域２１２のうち、基板２００とは反対側の膜厚０．２μｍの領域の不純物濃度は、例えば、１×１０１６／ｃｍ３にする。つまり、基板側の納所を高めに、チャネルになる部分の濃度は低めに設定することが望ましい。ｐ形の不純物には、例えばＡｌが用いられる。
ステップＳ３０４の第５半導体領域の形成では、図１７（ｂ）に表したように、第２半導体領域２１２に選択的にｎ形の不純物（例えば、Ｎ）をイオン注入し、ｎ＋のＳｉＣ半導体領域である第５半導体領域２１４を形成する。
具体的には、先ず、第２半導体領域２１２の上にマスクを形成する。例えば、第２半導体領域２１２の上にポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際、ポリシリコンのエッチング条件を異方性の強い条件（例えば、リアクティブイオンエッチング）で形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。
そして、このマスクを用いて例えばＮをイオン注入し、第２半導体領域２１２の一部をｎ形に転換させる。ｎ形に転換する領域は、下地の第１半導体領域２０２まで達する。ｎ形に転換された領域は、第５半導体領域２１４である。
以降の工程は、第１の実施形態に係る半導体装置１１０の製造方法と同様である。これにより、図１７（ｃ）に表したように、第３の実施形態に係る半導体装置１３０が完成する。半導体装置１３０では、ＭＯＳチャネル領域をイオン注入する必要がないため、イオン注入に起因するＭＯＳ界面の劣化が抑制される。
（第４の実施形態）
図１８は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１８に表したように、第４の実施形態に係る半導体装置１４０は、ＳｉＣを用いたＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１４０では、半導体装置１１０におけるｎ形（ｎ＋）のＳｉＣの基板２００の代わりに、ｐ形（ｐ＋）のＳｉＣの基板２０１が用いられる。半導体装置１４０では、半導体装置１１０の第１半導体領域２０２の代わりに、ｎ形半導体層２０６が用いられる。ｎ形半導体層２０６は、ｎ＋のＳｉＣであるｎ＋半導体層２０３と、ｎ−のＳｉＣであるｎ−半導体層２０４との積層構造を有する。
半導体装置１４０では、高濃度ｐ形（ｐ＋）のＳｉＣの基板２０１の上に、高濃度のｎ形（ｎ＋）のＳｉＣのｎ＋半導体層２０３が形成される。そして、ｎ＋半導体層２０３上に低濃度ｎ形（ｎ−）のＳｉＣのｎ−半導体層２０４が形成される。ｎ形半導体層２０６は、半導体装置１４０の耐圧保持層である。
半導体装置１４０では、基板２０１の裏面には、導電性材料を含む第２電極２６２が接続される。第２電極２６２は、ＩＧＢＴの例えばコレクタ電極である。基板２０１の裏面には、Ｓｉのイオンが注入されている。基板２０１においてドーパント（例えば、Ａｌ）の面密度が極大となる部分は、基板２０１と第２電極２６２との界面部分に設けられる。第２電極２６２は、基板２０１の裏面にオーミック接続される。
半導体装置１４０において、第１電極２４０は、ＩＧＢＴの例えばエミッタ電極である。上述のように、第２電極２４０は、ｎ形（ｎ＋）のＳｉＣである第３半導体領域２３０及びｐ形（ｐ＋）のＳｉＣである第４半導体領域２２０とオーミック接続される。
半導体装置１４０では、エミッタ電極である第１電極２４０及びコレクタ電極である第２電極２６２のそれぞれのピン止めによって、第１電極２４０及び第２電極２６２のそれぞれについて低抵抗化することができる。さらに、第３半導体領域２３０及び第４半導体領域２２０の両方に同じ材料の金属でコンタクトをとることができる。
第４実施形態では、第４の低抵抗化（ｎ形のＳｉＣ領域である第３半導体領域２３０とエミッタ電極となる第１電極２４０との接合部の低抵抗化）、第５の低抵抗化（ｐ形のＳｉＣ領域である第４半導体領域２２０とエミッタ電極となる第１電極２４０との接合部の低抵抗化）、及び第６の低抵抗化（ｐ形のＳｉＣ領域である基板２０１とコレクタ電極となる第２電極２６２との接合部の低抵抗化）、を実現することできる。
第４実施形態は、これに限られるものではない。すなわち、第４の低抵抗化、第５の低抵抗化、及び第６の低抵抗化のうち、１つだけ、またはいずれか２つを実現する構成にしてもよい。
図１９は、第４の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図１９に表したように、第４の実施形態に係る半導体装置の製造方法は、ｎ＋半導体層の形成（ステップＳ４００）、ｎ−半導体層の形成（ステップＳ４０２）、第２半導体領域の形成（ステップＳ４０４）、第３半導体領域の形成（ステップＳ４０６）、イオン注入（ステップＳ４０８）、第４半導体領域の形成（ステップＳ４１０）及びイオン注入（ステップＳ４１２）を備える。ステップＳ４１２のイオン注入以降の工程は、図３に表した第１の実施形態に係る半導体装置１１０の製造方法と同様である。
ステップＳ４００のｎ＋半導体層の形成では、基板２０１の上に、ｎ＋のＳｉＣであるｎ＋半導体層２０３が形成される。ｎ＋半導体層２０３は、エピタキシャル成長によって形成される。ｎ＋半導体層２０３に添加される不純物（ドーパント）は、例えばＮである。
ステップＳ４０２のｎ−半導体層の形成では、ｎ＋半導体層２０３の上に、ｎ−のＳｉＣであるｎ−半導体層２０４が形成される。ｎ−半導体層２０４は、エピタキシャル成長によって形成される。ｎ−半導体層２０４の膜厚は、例えば０．５μｍ以上２０μｍ以下である。本実施形態では、ｎ−半導体層２０４の膜厚は、例えば１０μｍである。
第２半導体領域の形成（ステップＳ４０４）、第３半導体領域の形成（ステップＳ４０６）、イオン注入（ステップＳ４０８）、第４半導体領域の形成（ステップＳ４１０）、イオン注入（ステップＳ４１２）、及びステップＳ４１２のイオン注入以降の工程は、図３に表した第１の実施形態に係る半導体装置１１０の製造方法と同様である。
なお、第２電極２６２を形成する工程では、ｐ＋のＳｉＣ半導体基板である基板２０１の裏面上に、コレクタ電極となる電極２６２を形成する。この際、基板２０１の裏面にＳｉイオンを注入すること、第２電極２６２を形成すること、アニールをすることは第１の実施形態と同様である。
しかし、基板２０１と第２電極２６２との界面では、ドーパント（Ａｌなど）のパイルアップが形成される。つまり、半導体装置１４０では、基板２０１と第２電極２６２との界面にドーパント（Ａｌなど）がパイルアップする構造になる。
第２電極２６２を形成した後に行う低温アニールでは、４００℃の熱処理が行われる。例えば、Ａｒガス中で加熱時間５分とする。かかる熱処理により、電極２６２と基板２０１との界面にドーパントを集合させる（パイルアップする）。この時、界面付近には、薄くＮｉＳｉができるが、ＳｉＣとの界面に局在状態になったドーパントがパイルアップして、オーミック接続が形成される。通常のドーパントの非局在状態とは違う、局在状態である。
第４の実施形態では、高性能のＩＧＢＴを得ることができる。ＩＧＢＴである半導体装置１４０では、バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、上述したＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることができる。
この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とｐ＋領域との接触抵抗を低くすることは、非常に重要である。第４の実施形態により、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、ＩＧＢＴ素子作成において、第４の実施形態の技術は極めて効果的である。
（第５の実施形態）
図２０は、第５の実施形態に係る半導体装置を例示する模式的断面図である。
図２０に表したように、第５の実施形態に係る半導体装置１５０は、第５半導体領域２１４を備える点、第２半導体領域２１２をエピタキシャル成長によって形成する点で第４の実施形態に係る半導体装置１４０と相違する。
図２１は、第５の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図２１に表したように、第５の実施形態に係る半導体装置の製造方法は、ｎ＋半導体層の形成（ステップＳ５００）、ｎ−半導体層の形成（ステップＳ５０２）、第２半導体領域の形成（ステップＳ５０４）、第５半導体領域の形成（ステップＳ５０６）、第３半導体領域の形成（ステップＳ５０８）、イオン注入（ステップＳ５１０）、第４半導体領域の形成（ステップＳ５１２）、イオン注入（ステップＳ５１４）、アニール（ステップＳ５１６）及び絶縁膜の形成（ステップＳ５１８）を備える。
ｎ＋半導体層の形成（ステップＳ５００）及びｎ−半導体層の形成（ステップＳ５０２）は、図１９に表したステップＳ４００〜ステップＳ４０２と同様である。第３半導体領域の形成（ステップＳ５０８）以降の工程は、図３に表した第１の実施形態に係る半導体装置１１０の製造方法と同様である。なお、第２電極２６２を形成する工程は、第４の実施形態と同様である。
ステップＳ５０４の第２半導体領域の形成では、図２０に表したように、ｎ−半導体層２０４の上に、ｐ−のＳｉＣ半導体層である第２半導体領域２１２をエピタキシャル成長させる。
ステップＳ５０６の第５半導体領域の形成では、図２０に表したように、第２半導体領域２１２に選択的にｎ形の不純物（例えば、Ｎ）をイオン注入し、ｎ＋のＳｉＣ半導体領域である第５半導体領域２１４を形成する。
第５の実施形態に係る半導体装置１５０では、第４の実施形態に係る半導体装置１４０と同様に、高性能のＩＧＢＴを得ることができる。また、第５の実施形態に係る半導体装置１５０では、ＭＯＳチャネル領域をイオン注入する必要がないため、イオン注入に起因するＭＯＳ界面の劣化が抑制される。
（第６の実施形態）
図２２（ａ）〜（Ｃ）は、ダイオードを例示する模式的断面図である。
図２２（ａ）には、一般的なダイオード１６９が表され、図２２（ｂ）及び（ｃ）には、第６の実施形態に係るダイオード１６１及び１６２が表されている。
図２２（ｃ）に表した一般的なダイオード１６９は、ｎ−形半導体領域３１０と、ｎ−形半導体領域３１０の一部の上に設けられたｐ＋形半導体領域３２０と、ｎ−形半導体領域３１０の下面３１０ａに接するカソード電極３３０と、ｐ＋形半導体領域３２０及びｎ−形半導体領域３１０の上面３１０ｂに接するアノード電極３４０と、を備える。ダイオード１６９において、アノード電極３４０は、ｐ＋形半導体領域３２０及びｎ−形半導体領域３１０の上面３１０ｂとショットキー接合される。
図２２（ｂ）に表したように、ダイオード１６１は、ダイオード１６９と同様に、ｎ−形半導体領域３１０と、ｐ＋形半導体領域３２０と、カソード電極３３０と、アノード電極３４０と、を備える。ダイオード１６１では、ｐ＋形半導体領域３２０を形成する際に、ドーパントであるＡｌをイオン打ち込みするだけでなく、表面近傍にＳｉを共注入させる。そして、アノード電極３４０を形成した後にアニールを行うことで、ｐ＋形半導体領域３２０とアノード電極３４０とがオーミック接触することになる。ダイオード１６１では、ｎ−形半導体領域３１０の上面３１０ｂと接触するショットキー電極を適切に選択すればよい。すなわち、ダイオード１６１では、ｐ＋形半導体領域３２０とのオーミック接触は電極に関係なく形成される。
図２２（ｃ）に表したように、ダイオード１６２は、ｎ−形半導体領域３１０と、ｎ−形半導体領域３１０の一部の上に設けられたｐ＋形半導体領域３２０と、ｎ−形半導体領域３１０の一部の上であってｐ＋形半導体領域３２０と並置されたｎ＋半導体領域３１１と、ｎ＋半導体領域３１１とｎ−形半導体領域３１０との間に設けられたｐ−形半導体領域３１２と、ｎ−形半導体領域３１０の下面３１０ａに接するカソード電極３３０と、ｐ＋形半導体領域３２０及びｎ＋形半導体領域３１１の上面３１０ｂに接するアノード電極３４０と、を備える。
ダイオード１６２では、ｐ＋半導体領域３２０を形成する際にＡｌのみをイオン打ち込みなどで導入するのではなく、表面近傍をＳｉを共注入する。また、ｎ＋半導体領域３１１を形成する際にＰのみをイオン打ち込みなどで導入するのではなく、表面近傍にＳｉを共注入する。そして、アノード電極３４０を形成した後にアニールを行うことで、ｐ＋半導体領域３２０及びｎ＋半導体領域３１１ともにオーミック接触となる。この際、電極の仕事関数に関係なく、オーミック接触になるので、電極材料としては何を用いてもよい。例えば、加工特性に優れた、ＴｉＮやＷなどを選択することも可能となる。
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、半導体領域と電極との間で低いコンタクト抵抗を得ることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…構造体、１００ａ…第１面、１１０，１３０，１４０，１５０…半導体装置、２００，２０１…基板、２０２…第１半導体領域、２０３…ｎ＋半導体層、２０４…ｎ−半導体層、２０６…ｎ形半導体層、２１０，２１２…第２半導体領域、２１４…第５半導体領域、２２０…第４半導体領域、２３０…第３半導体領域、２４０…第１電極、２５０…絶縁膜、２６０…制御電極、２６２…第２電極

Claims (11)

  1. 第１界面部を有し第１元素を含有するＳｉＣを含む第１半導体部と、
    前記第１界面部に電気的に接続された電極と、
    を備え、
    前記第１界面部の厚さは、１ナノメートル以下であり、
    前記第１半導体部における前記第１元素の面密度は、前記第１界面部において極大となり、
    前記第１元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つであり、
    前記第１元素は、前記第１界面部においてＳｉＣのＣサイトに位置した、半導体装置。
  2. 前記第１界面部における前記第１元素の前記面密度は、９．４×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下である請求項１記載の半導体装置。
  3. 第１界面部を有し第１元素を含有するＳｉＣを含む第１半導体部と、
    前記第１界面部に電気的に接続された電極と、
    を備え、
    前記第１界面部の厚さは、１ナノメートル以下であり、
    前記第１半導体部における前記第１元素の面密度は、前記第１界面部において極大となり、
    前記第１元素は、Ｎ、Ｐ及びＡｓのうちの少なくとも１つであり、
    前記第１元素がＰまたはＡｓの場合には、前記第１元素は前記第１界面部においてＳｉＣのＣサイトに位置し、
    前記第１元素がＮの場合には、前記第１元素は前記第１界面部においてＳｉＣのＳｉサイトに位置した、半導体装置。
  4. 前記第１界面部における前記第１元素の前記面密度は、０．５６×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下である請求項３記載の半導体装置。
  5. 前記第１半導体部と並置され第２界面部を有し第２元素を含有するＳｉＣを材料とする第２半導体部をさらに備え、
    前記電極は、前記第２界面部に電気的に接続され、
    前記第２界面部の厚さは、１ナノメートル以下であり、
    前記第２半導体部における前記第２元素の面密度は、前記第２界面部において極大となり、
    前記第２元素は、Ｎ、Ｐ及びＡｓのうちの少なくとも１つであり、
    前記第２元素がＰまたはＡｓの場合には、前記第１元素は前記第２界面部においてＳｉＣのＣサイトに位置し、
    前記第２元素がＮの場合には、前記第１元素は前記第２界面部においてＳｉＣのＳｉサイトに位置した、請求項１記載の半導体装置。
  6. 前記第１界面部における前記第１元素の面密度は、９．４×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下であり、
    前記第２界面部における前記第２元素の面密度は、０．５６×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下である請求項５記載の半導体装置。
  7. ＳｉＣを材料とする基板と、
    前記基板の上に設けられＳｉＣを含む第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられＳｉＣを含む第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられ、第１界面部を有し、第１導電形の不純物である第１元素を含有するＳｉＣを含む第３半導体領域と、
    前記第２半導体領域の一部の上に設けられ、第２界面部を有し、前記第３半導体領域と並置され、第２導電形の不純物である第２元素を含有するＳｉＣを含む第４半導体領域と、
    前記第２半導体領域の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    前記第１界面部及び前記第２界面部に電気的に接続された第１電極と、
    前記基板と接する第２電極と、
    を備え、
    前記第１界面部の厚さは、１ナノメートル以下であり、
    前記第３半導体領域における前記第１元素の面密度は、前記第１界面部において極大となり、
    前記第１元素は、Ｎ、Ｐ及びＡｓのうちの少なくとも１つであり、
    前記第１元素がＰまたはＡｓの場合には、前記第１元素は前記第１界面部においてＳｉＣのＣサイトに位置し、
    前記第１元素がＮの場合には、前記第１元素は前記第１界面部においてＳｉＣのＳｉサイトに位置し、
    前記第２界面部の厚さは、１ナノメートル以下であり、
    前記第４半導体領域における前記第１元素の面密度は、前記第２界面部において極大となり、
    前記第２元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つであり、
    前記第２元素は、前記第２界面部においてＳｉＣのＣサイトに位置した、半導体装置。
  8. 前記第１界面部における前記第１元素の面密度は、０．５６×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下であり、
    前記第２界面部における前記第２元素の面密度は、９．４×１０１３ｃｍ−２以上１．２２×１０１５ｃｍ−２以下である請求項７記載の半導体装置。
  9. 導電形を与える不純物である第１元素が導入され、ＳｉＣを材料とする第１半導体部の表面近傍のみにＳｉまたはＣのイオンを注入する工程と、
    前記第１半導体部の上に前記第１半導体部と接して電極を形成する工程と、
    前記電極を形成した後、４００℃以上７００℃以下でアニールする工程と、
    を備え、
    前記第１元素は、Ｂ、Ａｌ及びＧａのうちの少なくとも１つであり、
    前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｓｉのイオンを注入することを含み、
    前記第１元素は、ＳｉＣのＣサイトを置換している、半導体装置の製造方法。
  10. 導電形を与える不純物である第１元素が導入され、ＳｉＣを材料とする第１半導体部の表面近傍のみにＳｉまたはＣのイオンを注入する工程と、
    前記第１半導体部の上に前記第１半導体部と接して電極を形成する工程と、
    前記電極を形成した後、４００℃以上７００℃以下でアニールする工程と、
    を備え、
    前記第１元素が、Ｐ及びＡｓのうちの少なくとも１つである場合、前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｓｉのイオンを注入することを含み、
    前記第１元素が、Ｎの場合、前記第１半導体部にＳｉまたはＣのイオンを注入する工程では、Ｃのイオンを注入することを含み、
    前記第１元素がＰまたはＡｓの場合には、前記第１元素はＳｉＣのＣサイトを置換し、
    前記第１元素がＮの場合には、前記第１元素はＳｉＣのＳｉサイトを置換している、半導体装置の製造方法。
  11. 前記第１元素を前記第１半導体部にイオン打ち込みによって導入する請求項９または１０に記載の半導体装置の製造方法。
JP2012286137A 2012-12-27 2012-12-27 半導体装置及びその製造方法 Active JP6018501B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2012286137A JP6018501B2 (ja) 2012-12-27 2012-12-27 半導体装置及びその製造方法
TW102144635A TW201442252A (zh) 2012-12-27 2013-12-05 半導體裝置及製造半導體裝置之方法
US14/107,552 US9431246B2 (en) 2012-12-27 2013-12-16 Semiconductor device with low contact resistance SIC region
EP13198247.2A EP2750199A2 (en) 2012-12-27 2013-12-18 Semiconductor device and method for manufacturing the same
KR1020130161505A KR20140085334A (ko) 2012-12-27 2013-12-23 반도체 장치 및 그 제조 방법
CN201310729398.8A CN103904107A (zh) 2012-12-27 2013-12-26 半导体装置和制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012286137A JP6018501B2 (ja) 2012-12-27 2012-12-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2014127709A JP2014127709A (ja) 2014-07-07
JP6018501B2 true JP6018501B2 (ja) 2016-11-02

Family

ID=49943115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012286137A Active JP6018501B2 (ja) 2012-12-27 2012-12-27 半導体装置及びその製造方法

Country Status (6)

Country Link
US (1) US9431246B2 (ja)
EP (1) EP2750199A2 (ja)
JP (1) JP6018501B2 (ja)
KR (1) KR20140085334A (ja)
CN (1) CN103904107A (ja)
TW (1) TW201442252A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
CN103390591B (zh) * 2013-07-22 2015-11-25 中国科学院半导体研究所 硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法
JP6158153B2 (ja) * 2014-09-19 2017-07-05 株式会社東芝 半導体装置及びその製造方法
JP6208106B2 (ja) 2014-09-19 2017-10-04 株式会社東芝 半導体装置及びその製造方法
JP6662059B2 (ja) * 2016-01-26 2020-03-11 豊田合成株式会社 半導体装置及び電力変換装置
JP6728096B2 (ja) 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6441412B2 (ja) * 2017-05-30 2018-12-19 株式会社東芝 半導体装置
JP6790010B2 (ja) 2018-03-21 2020-11-25 株式会社東芝 半導体装置及びその製造方法
WO2019198167A1 (ja) * 2018-04-11 2019-10-17 新電元工業株式会社 半導体装置の製造方法及び半導体装置
GB201909588D0 (en) * 2019-07-03 2019-08-14 Univ Coventry A semiconductor device and methods for production thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3303530B2 (ja) * 1994-06-23 2002-07-22 富士電機株式会社 炭化けい素半導体素子の製造方法
JP2004158702A (ja) * 2002-11-07 2004-06-03 C Tekku:Kk 半導体装置製造方法
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP2009182271A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 炭化珪素半導体装置
EP2244297B1 (en) 2008-02-12 2015-07-01 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2010087397A (ja) 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5408248B2 (ja) * 2009-05-20 2014-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5732790B2 (ja) * 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201442252A (zh) 2014-11-01
CN103904107A (zh) 2014-07-02
US20140183561A1 (en) 2014-07-03
US9431246B2 (en) 2016-08-30
KR20140085334A (ko) 2014-07-07
EP2750199A2 (en) 2014-07-02
JP2014127709A (ja) 2014-07-07

Similar Documents

Publication Publication Date Title
JP6018501B2 (ja) 半導体装置及びその製造方法
JP5284389B2 (ja) 半導体装置
US8901571B2 (en) Semiconductor device
JP5433352B2 (ja) 半導体装置の製造方法
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
WO2007099688A1 (ja) ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP5995347B2 (ja) ＳｉＣ半導体装置及びその製造方法
JP6194779B2 (ja) 半導体装置および半導体装置の製造方法
JP6180978B2 (ja) 半導体装置およびその製造方法
WO2012165008A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2012059744A (ja) 半導体装置
JP2012190982A (ja) 半導体装置とその製造方法
JP2018022851A (ja) 半導体装置およびその製造方法
WO2015015926A1 (ja) 炭化珪素半導体装置およびその製造方法
JP5802492B2 (ja) 半導体素子及びその製造方法
JP2016063112A (ja) 半導体装置及びその製造方法
JP6399161B2 (ja) 半導体装置および半導体装置の製造方法
US20230326960A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2020047683A (ja) 半導体装置
JP2017147471A (ja) 半導体装置
JP7204547B2 (ja) 半導体装置
WO2015111177A1 (ja) 半導体装置，パワーモジュール，電力変換装置，および鉄道車両
US10734483B2 (en) Semiconductor device
JP2023139981A (ja) 半導体装置
JP2021141146A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160623

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160902

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160930

R151 Written notification of patent or utility model registration

Ref document number: 6018501

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151