JP5408248B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 159
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 158
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title description 16
- 238000005468 ion implantation Methods 0.000 claims description 73
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 39
- 150000002500 ions Chemical class 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 28
- 239000013078 crystal Substances 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 12
- 230000004913 activation Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 109
- 238000000034 method Methods 0.000 description 85
- 238000002513 implantation Methods 0.000 description 43
- 238000005530 etching Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 20
- 238000005259 measurement Methods 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 17
- 238000007254 oxidation reaction Methods 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 239000012159 carrier gas Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 229910034327 TiC Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 238000005275 alloying Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000001237 Raman spectrum Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Description
この発明は、炭化珪素半導体装置の製造方法に関するものである。
珪素（Ｓｉ）を用いたパワーデバイスの物性限界を打破するために、炭化珪素（ＳｉＣ）を用いたパワーデバイスの開発が進んでいる。特に、低抵抗率のオーミックコンタクトは、炭化珪素半導体装置（ＳｉＣデバイス）に必要不可欠であり、それを実現するための高濃度ドーピング層形成技術の確立は極めて重要である。
例えば下記の特許文献１では、ＳｉＣデバイスにおけるｐベースオーミックコンタクトの形成手法として、そのコンタクト用の高濃度ｐ型不純物領域（ｐ++領域）をＳｉＣ層に形成する際、ｐ型不純物イオン（Ａｌ、Ｂ、Ｇａ等）の注入を４００℃以上の温度で行うことが提案されている。この手法によれば、イオン注入によるコンタクト部の結晶性の悪化を防止でき、ＳｉＣデバイスにおけるコンタクト不良を回避することができる。また特許文献２では、ＳｉＣ層へのある程度の濃度のイオン注入を行う際に、ＳｉＣ層を４００℃以下に加熱してイオン注入する場合の結晶劣化の抑制例が示されている。
炭化珪素を用いたＭＯＳＦＥＴのｐベースオーミックコンタクトは、高濃度（１ｅ１９〜１ｅ２１ｃｍ-3）のｐ型イオン（Ａｌ、Ｂ、Ｇａ等）を注入して形成するｐ++領域と、金属電極との接続によって成される。コンタクト抵抗率を低くするためには、イオンの注入濃度をより高く設定することが有効であるが、その反面、高濃度のイオン注入はｐ++領域の結晶を著しく劣化させるため、デバイス作製時におけるプロセス不良の原因となり得る。例えば、犠牲酸化プロセスや高温での水素エッチング処理の際に、ｐ++領域の部分が他の領域よりも深くエッチングされてしまう。このような背景から、プロセス不良を伴わない、より高濃度なｐ++領域の形成方法が望まれている。
本発明は以上のような課題を解決するためになされたものであり、プロセス不良を伴わずにオーミックコンタクトの低抵抗化が可能な炭化珪素半導体装置およびその製造方法を提供することを目的とする。
本発明に係る炭化珪素半導体装置の製造方法は、炭化珪素層を有する基板を用意する工程と、
前記炭化珪素層が１７５℃未満の所定の温度に保持しつつ前記炭化珪素層にＡｌイオンを注入して、前記炭化珪素層の表面から５０ｎｍまでの深さの範囲には前記Ａｌの不純物濃度が１ｅ２０ｃｍ-3以下の領域を形成し、且つ、前記炭化珪素層の表面から５０ｎｍ以上の深さの位置に、前記炭化珪素層のポリタイプ結晶と異なるポリタイプ結晶を有し前記Ａｌイオンの不純物濃度が１ｅ２０ｃｍ-3以上の高濃度領域を形成するイオン注入工程と、前記イオン注入工程の後に前記高濃度領域の活性化アニールを行う活性アニール工程と、前記活性アニール工程の後に前記炭化珪素層の表面から前記高濃度領域に達する開口を形成する工程と、前記開口内に前記高濃度領域とオーミック接続するＮｉ電極を形成する工程とを備えるものである。
前記炭化珪素層が１７５℃未満の所定の温度に保持しつつ前記炭化珪素層にＡｌイオンを注入して、前記炭化珪素層の表面から５０ｎｍまでの深さの範囲には前記Ａｌの不純物濃度が１ｅ２０ｃｍ-3以下の領域を形成し、且つ、前記炭化珪素層の表面から５０ｎｍ以上の深さの位置に、前記炭化珪素層のポリタイプ結晶と異なるポリタイプ結晶を有し前記Ａｌイオンの不純物濃度が１ｅ２０ｃｍ-3以上の高濃度領域を形成するイオン注入工程と、前記イオン注入工程の後に前記高濃度領域の活性化アニールを行う活性アニール工程と、前記活性アニール工程の後に前記炭化珪素層の表面から前記高濃度領域に達する開口を形成する工程と、前記開口内に前記高濃度領域とオーミック接続するＮｉ電極を形成する工程とを備えるものである。
本発明に係る炭化珪素半導体装置は、炭化珪素層を有する基板と、前記炭化珪素層の表面から５０ｎｍまでの深さの範囲に形成され、イオン注入されたＡｌ不純物の濃度が１ｅ２０ｃｍ-3以下の領域と、前記炭化珪素層を有する基板およびこの領域と異なるポリタイプ結晶を有し、前記炭化珪素層の表面から５０ｎｍ以上の深さに形成され、イオン注入された前記Ａｌ不純物の濃度が１ｅ２０ｃｍ-3以上の高濃度領域と、前記炭化珪素層の表面から前記高濃度領域に達する開口と、前記開口内に形成された前記不純物領域とオーミック接続するＮｉ電極とを備えるものである。
本発明によれば、不純物領域の表面部における結晶劣化を抑制できるため、例えば犠牲酸化プロセス等の高温プロセスを経ても不純物領域の上面が過剰にエッチングされることを防止できる。また不純物領域は、不純物濃度が１ｅ２０ｃｍ-3以上の高濃度領域を備えるため、その低抵抗化を図ることができる。また、不純物領域にオーミック接続させる電極を、高濃度領域に達する開口内に形成することにより、不純物領域と電極との間で低いコンタクト抵抗率を実現することができる。
以下、本発明の実施の形態について説明するが、まずは本発明の概要について説明する。図１は、本発明に係る炭化珪素半導体装置（ＳｉＣデバイス）のコンタクト用のｐ++領域におけるＳｉＣ層の深さ方向に対するｐ型イオンの注入濃度プロファイルの一例を示す図である。このｐ++領域は、Ａｌ、Ｂ、Ｇａ等のｐ型イオンを注入することにより形成される。
図１には、比較の対象として、ｐ型イオンをボックスプロファイルに注入する従来のＳｉＣデバイスにおけるコンタクト用のｐ++領域の例も示している。従来のＳｉＣデバイスのコンタクト用ｐ++領域では、ＳｉＣ層の表面からある程度の深さまで範囲にほぼ均一濃度（図１の例では、２ｅ２０ｃｍ-3程度）でｐ型イオンが注入されていた。つまり、従来のコンタクト用ｐ++領域では、ｐ型イオンの注入濃度が高い領域が表面に露出している。
それに対し、本発明に係るＳｉＣデバイスのｐ++領域では、ＳｉＣ層の表面から５０ｎｍまでの範囲では注入濃度を１ｅ２０ｃｍ-3以下にし、注入濃度が１ｅ２０ｃｍ-3以上の領域を５０ｎｍよりも深い位置に形成している。以下、注入濃度が１ｅ２０ｃｍ-3以上の領域を「高濃度領域」と称する。ＳｉＣ層の表面から５０ｎｍまでの範囲では注入濃度を１ｅ２０ｃｍ-3以下にしているため、結晶劣化が抑制されている。
図２は、図１に示した従来のｐ++領域と本発明に係るｐ++領域とのエッチング特性の違いを説明するための図である。具体的には、ｐ型イオンの注入後、１３００〜２１００℃のアニールによりｐ++領域を電気的に活性化し、その表面を１１００〜１３００℃で熱酸化し、それにより形成された酸化膜をフッ化水素酸を用いてエッチングしたときにおける、ｐ++領域表面のエッチング深さを示している。
図２の表に示すように、従来のｐ++領域では表面から約１００ｎｍ程度がエッチングされた。一方、本発明に係るｐ++領域では表面から約３０ｎｍだけがエッチングされ、これはイオンを注入していない領域と同等である。
この結果は、イオンが高濃度に注入された領域では、結晶が著しく劣化するため、熱酸化処理における酸化速度が速くなることに起因している。即ち、従来のｐ++領域のようにイオン注入濃度が高い領域が表面に露出していると、熱酸化処理で表面から深い位置まで酸化され、その後のフッ化水素酸を用いたエッチングによって深くエッチングされる。
一方、本発明のようにイオンが高濃度に注入された高濃度領域（１ｅ２０ｃｍ-3以上の領域）が深い位置に形成されていれば、著しく結晶が劣化した領域も深い位置になるため、熱酸化処理での酸化速度はイオンを注入していない領域と同程度であり、高速に酸化が進むことが防止される。よって、従来のｐ++領域よりも浅い位置までしか酸化されず、その後のフッ化水素酸によるエッチング深さが過剰に深くなることはない。
図２の結果は、熱酸化膜を形成しそれをフッ化水素酸を用いて除去した場合（いわゆる犠牲酸化プロセス）について説明したが、この現象は、高温の水素エッチングプロセスや、追加のＳｉＣエピタキシャル層形成プロセスにおいても同様に観察される。このことは本発明が、様々な高温プロセスに対して適用可能であることを意味している。
また本発明者等は、本発明に係るｐ++領域を用いたコンタクト領域におけるコンタクト抵抗率について、ＴＬＭ（Transfer Length Method）測定により評価を行った。図３は、そのＴＬＭ測定に用いた半導体装置（ＴＬＭ測定用デバイス）を示す図である。
図３の如く、当該ＴＬＭ測定用デバイスは、ＳｉＣ基板１上に形成されたＳｉＣエピタキシャル層２内の上部にｐ++領域であるｐ型イオン注入領域３を有している。ｐ型イオン注入領域３の上には、当該ｐ型イオン注入領域３にオーミック接続する複数のオーミック電極６が形成されている。またＳｉＣエピタキシャル層２上におけるオーミック電極６の形成領域以外の部分に形成されている熱酸化膜５は、当該ＴＬＭ測定用デバイスの形成過程の犠牲酸化プロセスで形成したものである。
ここで、図３のＴＬＭ測定用デバイスの製造工程を図４，図５に示す工程図に基づいて説明する。
まずＳｉＣ基板１を用意し、その上に熱ＣＶＤ（Chemical Vapor Deposition）法により、膜厚０．３μｍ以上のＳｉＣエピタキシャル層２を積層する（図４（ａ））。この熱ＣＶＤ法は、温度：１５００〜１８００℃、気圧：２５ＭＰａ、キャリアガス種：Ｈ2、生成ガス種：ＳｉＨ4およびＣ3Ｈ8の条件で行った。
ＳｉＣエピタキシャル層２の上に、イオン注入を選択的に行うためのマスク（不図示）を形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層２に注入することにより、ｐ型イオン注入領域３（不純物領域）を形成する（図４（ｂ））。
このイオン注入は、ＳｉＣエピタキシャル層２の深さ方向の注入濃度プロファイルが、図１に示した本発明のｐ++領域のようになる条件で行う。即ち、ＳｉＣエピタキシャル層２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域３ａを形成する。また、このイオン注入で形成する１ｅ２０ｃｍ-3以上の高濃度領域３ａをＳｉＣエピタキシャル層２の表面から７００ｎｍ以下の深さの位置に形成する。これは、高濃度領域３ａを表面から７００ｎｍの深さより深い位置に形成すると、ｐ型イオン注入領域３の耐圧が低下するからである。
その後マスクを除去し、１３００〜２１００℃の活性化アニールを行うことで、高濃度領域３ａを含むｐ型イオン注入領域３を電気的に活性化させる。
次に、８００〜１４００℃でＳｉＣエピタキシャル層２の表面を熱酸化させることにより、熱酸化膜５を形成する（図４（ｃ））。続いて、ｐ型イオン注入領域３のオーミック電極６を形成するための領域上の熱酸化膜５を、フッ化水素酸を用いて除去し、その領域に露出したｐ型イオン注入領域３をＲＩＥ（Reactive Ion Etching）により所定の深さの開口を形成する（図５（ａ））。そして、その領域上にオーミック電極６を形成する（図５（ｂ））。以上により、図３のＴＬＭ測定用デバイスが形成される。
図６は、図３のＴＬＭ測定用デバイスを用いたＴＬＭ測定の結果を示す図であり、ｐ型イオン注入領域３とオーミック電極６との間のコンタクト抵抗率［Ωｃｍ2］、およびｐ型イオン注入領域３のシート抵抗［Ω／□］それぞれにおける、上記のＲＩＥのエッチング深さ（即ち、ｐ型イオン注入領域３上部の開口の深さ）Ｄ［ｎｍ］への依存性を示している。
図６に破線で示すように、ｐ型イオン注入領域３のシート抵抗値は、エッチング深さＤが約７０ｎｍに達するまではほぼ一定であるが、それを超えると増大する。これは、エッチング深さが７０ｎｍ以上になると、ｐ型イオン注入領域３のシート抵抗値を低くするように作用している高濃度領域３ａがそのエッチングにより薄くなるためである。
一方、図６に実線で示すように、ｐ型イオン注入領域３とオーミック電極６との間のコンタクト抵抗率は、エッチング深さＤが約７０ｎｍに達するまでは、エッチング深さＤが大きくなるに従い小さくなるが、それを超えると増大する。つまりコンタクト抵抗率は、エッチング深さＤが約７０ｎｍのときに最小値（約８ｅ−５Ωｃｍ2）をとる。これは、ｐ型イオン注入領域３におけるｐ型イオンの注入濃度のピークが、ＳｉＣエピタキシャル層２の表面から深い位置（この例では約７０ｎｍの深さ）に形成されていたことによる。
以上の評価により、図４および図５を用いて説明した手法で形成したｐ型イオン注入領域３では、ＳｉＣエピタキシャル層２の表面から５０ｎｍの深さまでのｐ型イオンの注入濃度を１ｅ２０ｃｍ-3以下にしているため、熱酸化等の高温プロセスの際にｐ型イオン注入領域３の表面が過剰にエッチングされることを回避できる。
またＳｉＣエピタキシャル層２の表面から深い位置に、低抵抗な高濃度領域３ａ（ｐ型イオンの注入濃度が１ｅ２０ｃｍ-3以上の領域）が存在するため、図５（ａ）の如くｐ型イオン注入領域３の浅い部分（図６の例では７０ｎｍ程度まで）をＲＩＥ技術により除去してから、ｐ型イオン注入領域３の上にオーミック電極６を形成すれば、抵抗率の低いオーミックコンタクト（図６の例では約８ｅ−５Ωｃｍ2）を得ることができる。
なお、低いコンタクト抵抗率が得られた要因としては、イオンの注入濃度が非常に高い領域（高濃度領域３ａ）に対してオーミック電極６を接続させることができたことが挙げられる。
また、低いコンタクト抵抗率が得られたもう一つの要因としては、イオン注入による結晶劣化により生じたｐ型イオン注入領域３内のアモルファス層とオーミック電極６との接続部分において欠陥準位を介した電気伝導が生じたことが挙げられる。
図７は、４Ｈ型のＳｉＣエピタキシャル層１２に、本発明のイオン注入条件により１ｅ２０ｃｍ-3以上の高濃度のＡｌイオンをイオン注入した領域を、ＤＵＶラマン（Ｄｅｅｐ ＵＶ Ｒａｍａｎ）法で評価したラマンスペクトル図である。ここで、図７の（ａ）は、イオン注入を室温（１７５℃未満）で行なった場合のスペクトル図であり、図７の（ｂ）は、イオン注入を１７５℃（１７５℃以上の温度）で行なった場合のスペクトル図である。
図７に示されるスペクトル図において、図７（ｂ）のように１７５℃以上の温度でイオン注入された場合には、注入される前と同じポリタイプ（ここでは４Ｈ型）が保持されているのに対し、図７（ａ）のように１７５℃未満の低温でイオン注入された場合には、注入される前と同じポリタイプ（ここでは４Ｈ型）とは異なるポリタイプ（ここでは３Ｃ型）の結晶の存在を示すピークが見られる。
図７の結果から、本発明のイオン注入のように高濃度のイオンを注入した場合、イオン注入時の温度が室温のように低い場合と１７５℃を超える温度の場合では、同じ低抵抗コンタクトが得られていても、結晶型が異なることがわかる。
図７の結果から、本発明のイオン注入のように高濃度のイオンを注入した場合、イオン注入時の温度が室温のように低い場合と１７５℃を超える温度の場合では、同じ低抵抗コンタクトが得られていても、結晶型が異なることがわかる。
したがって、ＳｉＣエピタキシャル層１２の表面から５０ｎｍまでの領域（表面付近）にイオン注入するイオン濃度を１ｅ２０ｃｍ-3以下にすることにより、１７５℃未満と低温でイオン注入した場合は、もとの結晶型を保つことは難しいが再結晶化により別のポリタイプへの成長が進むことによって低抵抗率のオーミックコンタクトが得られ、また、１７５℃以上の温度でイオン注入した場合は、注入後の活性化アニールによる元のポリタイプへの再結晶化が容易になり、さらに低抵抗率のオーミックコンタクトを得ることができる。
このように本発明者等は、ＳｉＣエピタキシャル層２にｐ型イオン注入領域３を形成する際、表面近傍のｐ型イオンの注入濃度を１ｅ２０ｃｍ-3以下にする一方で、それよりも深い位置に１ｅ２０ｃｍ-3以上の高濃度注入を行うことにより、高温プロセス中にｐ型イオン注入領域３が過剰にエッチングされることを防止でき、且つ、ｐ型イオン注入領域３の深い領域に低抵抗の高濃度領域３ａが形成されることを見出した。このｐ型イオン注入領域３によれば、オーミック電極６を形成する際に、ｐ型イオン注入領域３の表面部をＲＩＥ技術等により除去して高濃度領域３ａを露出させ、その上にオーミック電極６を接続させれば、低抵抗率のオーミックコンタクトを得ることができる。
なお、これまでの本発明の概要においては、イオンにより形成される、不純物濃度が１ｅ２０ｃｍ-3以下の領域を表面から５０ｎｍ以下（不純物濃度が１ｅ２０ｃｍ-3以上になる深さが７０ｎｍ弱以上）として説明し、図６に示されるように、シート抵抗が増加するエッチング深さである７０ｎｍ程度の深さまで低抵抗のコンタクトが得られる結果を得ている。このことから、不純物濃度がおおよそ１ｅ２０ｃｍ-3の深さがコンタクト抵抗を左右し、不純物濃度が１ｅ２０ｃｍ-3以上になる深さの領域までエッチングすれば低抵抗のコンタクトを得られることがわかる。なお、不純物濃度が１ｅ２０ｃｍ-3以下の領域の深さは、エッチングする深さに応じて調整してもよい。例えば、深さ３０ｎｍ程度のエッチングするプロセスを採用する場合に、不純物濃度が１ｅ２０ｃｍ-3以下の領域の深さを３０ｎｍ程度以下にすることも可能である。また、例えば、深さ７０ｎｍ程度のエッチングするプロセスを採用する場合に、不純物濃度が１ｅ２０ｃｍ-3以下の領域の深さを７０ｎｍ程度以下にすることも可能である。
このように、エッチングする深さに応じて、エッチングする深さより浅い箇所のイオン注入不純物濃度が１ｅ２０ｃｍ-3以下とし、エッチングする深さより深い位置に不純物濃度を１ｅ２０ｃｍ-3以上とした高濃度領域を設けても良い。ただし、エッチングは、明確に制御できる１０ｎｍ以上行うものとする。
以上では、本発明の特徴をＴＬＭ測定用デバイスの例およびＤＵＶラマン評価の例を用いて本発明の概要を説明したが、ここからは、本発明を具体的な半導体装置に適用した実施の形態について説明する。
＜実施の形態１＞
図８は、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を示す断面図である。当該ＭＯＳＦＥＴは、ｎ型のＳｉＣ基板１１およびその上に形成されたｎ型のＳｉＣエピタキシャル層１２を用いて形成されている。ＳｉＣエピタキシャル層１２の上部には、ｐ型ベース領域１３が形成されており、ｐ型ベース領域１３内におけるＳｉＣエピタキシャル層１２の表面部分にｎ型ソース領域１４が形成されている。
図８は、本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を示す断面図である。当該ＭＯＳＦＥＴは、ｎ型のＳｉＣ基板１１およびその上に形成されたｎ型のＳｉＣエピタキシャル層１２を用いて形成されている。ＳｉＣエピタキシャル層１２の上部には、ｐ型ベース領域１３が形成されており、ｐ型ベース領域１３内におけるＳｉＣエピタキシャル層１２の表面部分にｎ型ソース領域１４が形成されている。
ＳｉＣエピタキシャル層１２上には、一対のｎ型ソース領域１４間に跨るように、チャネル層１６が形成されている。つまりチャネル層１６は、両端部が２つのｎ型ソース領域１４上に位置し、中央部が２つのｐ型ベース領域１３の間のＳｉＣエピタキシャル層１２（ｎ型領域）の上に位置するように配設されている。
チャネル層１６上には、ゲート絶縁膜１７を介してゲート電極１８が設けられる。ゲート電極１８も、チャネル層１６と同様に、一対のｎ型ソース領域１４間に跨るように形成される。つまりゲート電極１８も、両端部が２つのｎ型ソース領域１４上に位置し、中央部が２つのｐ型ベース領域１３の間のＳｉＣエピタキシャル層１２（ｎ型領域）の上に位置するように配設される。
ゲート電極１８の上には、ソース・ゲート間を電気的に絶縁するための層間絶縁膜１９が形成されている。なお、上記のチャネル層１６は、必要でなければ省略してもよい。
ｎ型ソース領域１４の上には、それに接続するソース電極２０が形成される。またｐ型ベース領域１３内におけるｎ型ソース領域１４の隣には、ｐ++領域であるｐ型コンタクト領域１５が形成されており、ソース電極２０は、ｎ型ソース領域１４とｐ型コンタクト領域１５の上に跨るように形成される。よってソース電極２０は、ｎ型ソース領域１４に接続するだけでなく、ｐ型コンタクト領域１５を通してｐ型ベース領域１３にもオーミック接続される。なお、ドレイン電極２１は、ＳｉＣ基板１１の下面に形成される。
ｐ型コンタクト領域１５は、ＳｉＣエピタキシャル層１２の上面から５０ｎｍより深い位置に、ｐ型イオンの注入濃度が１ｅ２０ｃｍ-3以上の高濃度領域１５ａを有している。
ｐ型コンタクト領域１５の上部は、高濃度領域１５ａに達する深さの開口が形成されており、ソース電極２０はその開口内に入り込むように形成されるため、当該ソース電極２０は高濃度領域１５ａの部分に接続されることとなる。
ｐ型コンタクト領域１５の上部は、高濃度領域１５ａに達する深さの開口が形成されており、ソース電極２０はその開口内に入り込むように形成されるため、当該ソース電極２０は高濃度領域１５ａの部分に接続されることとなる。
即ち、図８のＭＯＳＦＥＴのｐ型コンタクト領域１５およびソース電極２０は、それぞれ図３に示したＴＬＭ測定用デバイスのｐ型イオン注入領域３およびオーミック電極６に相当する。よってｐ型コンタクト領域１５とソース電極２０との間で、抵抗率の低いオーミックコンタクトが実現される。
以下、図９〜図１１に示す工程図を参照しつつ、図８のＭＯＳＦＥＴの製造方法を説明する。
まず、基準面としての結晶面に対し、表面が一定の角度（オフ角）だけ傾けられたＳｉＣ基板１１を用意する。そしてＳｉＣ基板１１の上に、熱ＣＶＤ法により、膜厚１．０〜１００μｍのＳｉＣエピタキシャル層１２を積層する（図９（ａ））。この熱ＣＶＤ法は、例えば、温度：１５００〜１８００℃、気圧：２５ＭＰａ、キャリアガス種：Ｈ2、生成ガス種：ＳｉＨ4およびＣ3Ｈ8の条件で行う。
次に、ＳｉＣエピタキシャル層１２上に、ｐ型ベース領域１３の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層１２に注入することにより、ｐ型ベース領域１３を形成する。このイオン注入は、例えば、注入深さ０．５〜３．０μｍ、注入濃度１ｅ１７〜１ｅ１９ｃｍ-3の条件で行う。その後、マスクを除去する。
続いて、ＳｉＣエピタキシャル層１２上に、ｎ型ソース領域１４の形成領域を開口したマスクを形成し、Ｎ、Ａｓ、あるいはＰのｎ型不純物イオンをＳｉＣエピタキシャル層１２に注入することで、ｎ型ソース領域１４を形成する（図９（ｂ））。このイオン注入は、例えば、注入深さ０．１〜２．０μｍ、注入濃度１ｅ１８〜１ｅ２０ｃｍ-3の条件で行う。マスクを除去する。その後、マスクを除去する。
さらに、ＳｉＣエピタキシャル層１２上に、ｐ型コンタクト領域１５の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層１２に注入することで、ｐ++領域であるｐ型コンタクト領域１５を形成する（図９（ｃ））。
このイオン注入は、ＳｉＣエピタキシャル層１２の深さ方向の注入濃度プロファイルが、図１に示した本発明のｐ++領域のようになる条件で行う。即ち、ＳｉＣエピタキシャル層１２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域１５ａを形成する。高濃度領域１５ａにおける注入濃度のピーク値は１ｅ２０〜１ｅ２２ｃｍ-3とする。
その後マスクを除去し、１３００〜２１００℃の活性化アニールを行うことで、ｐ型ベース領域１３、ｎ型ソース領域１４、ｐ型コンタクト領域１５を電気的に活性化させる。
そしてＳｉＣエピタキシャル層１２の上に、追加のエピタキシャル成長層を堆積させ、それをリソグラフィ技術およびＲＩＥ技術を用いてパターニングすることで、チャネル層１６を形成する（図１０（ａ））。チャネル層１６の形成を省略する場合は、この工程は不要である。
ここで、８００〜１４００℃でＳｉＣエピタキシャル層１２およびチャネル層１６の表面に熱酸化膜を形成し、それをフッ化水素酸により除去する（犠牲酸化プロセス）。ｐ型コンタクト領域１５の上部は、イオンの注入濃度が１ｅ２０ｃｍ-3以下であり、著しい結晶劣化は生じていないので、この犠牲酸化プロセスで、ｐ型コンタクト領域１５の上部が過剰にエッチングされることは防止される。
その後、ＳｉＣエピタキシャル層１２上の全面（チャネル層１６上を含む）に、ゲート絶縁膜１７を形成する（図１０（ｂ））。そしてゲート絶縁膜１７上に、リソグラフィ技術およびエッチング技術を用いて、ゲート電極１８を形成する（図１０（ｃ））。続いて、ソース・ゲート間を電気的に絶縁するための層間絶縁膜１９を、全面に積層する（図１１（ａ））。
続いて、リソグラフィ技術およびエッチング技術を用い、ｎ型ソース領域１４およびｐ型コンタクト領域１５上のゲート絶縁膜１７および層間絶縁膜１９を除去し、ｎ型ソース領域１４およびｐ型コンタクト領域１５の上面に達するコンタクトホールを形成する。
コンタクトホールに露出したｎ型ソース領域１４およびｐ型コンタクト領域１５（もしくはｐ型コンタクト領域１５の部分のみ）を、ＲＩＥ技術により高濃度領域１５ａが位置する深さまでエッチングした後、当該コンタクトホール内にＮｉを積層させることで、ｎ型ソース領域１４およびｐ型コンタクト領域１５の両方に接続するソース電極２０を形成する（図１１（ｂ））。その結果、ソース電極２０は、ｐ型コンタクト領域１５の高濃度領域１５ａの部分に接続されることになる。
ｐ型コンタクト領域１５の上部をエッチングする深さは、ｐ型コンタクト領域１５を形成したｐ型イオンの注入濃度プロファイルに応じて決定される。その深さは確実に高濃度領域１５ａに達するものであることが望ましく、ソース電極２０とｐ型コンタクト領域１５とのコンタクト抵抗率が最小となる深さが最も望ましい。またソース電極２０用の材料はＮｉに限らず、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いてもよい。
そして、ＳｉＣ基板１１の下面全面にドレイン電極２１を形成する（図１１（ｃ））。
その後、ソース電極２０におけるｎ型ソース領域１４およびｐ型コンタクト領域１５との接触部分、並びに、ドレイン電極２１におけるＳｉＣ基板１１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図８に示したＭＯＳＦＥＴが完成する。
その後、ソース電極２０におけるｎ型ソース領域１４およびｐ型コンタクト領域１５との接触部分、並びに、ドレイン電極２１におけるＳｉＣ基板１１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図８に示したＭＯＳＦＥＴが完成する。
本実施の形態によれば、ＭＯＳＦＥＴの耐圧能力の低下やオン抵抗の増大を招くことなく、ソース電極２０とｐ型コンタクト領域１５との間でコンタクト抵抗率が十分に低いオーミックコンタクトを実現できる。
＜実施の形態２＞
実施の形態２では、本発明をｐ型ベース領域１３に対しても適用する。図１２は、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を示す断面図である。同図においては、図８に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
実施の形態２では、本発明をｐ型ベース領域１３に対しても適用する。図１２は、実施の形態２に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成を示す断面図である。同図においては、図８に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態では、ｐ型ベース領域１３が、ＳｉＣエピタキシャル層１２の上面から５０ｎｍより深い位置に、ｐ型イオンの注入濃度が１ｅ２０ｃｍ-3以上の高濃度領域１３ａを有している。
なお、ｐ型コンタクト領域１５も、実施の形態１と同様に、ＳｉＣエピタキシャル層１２の上面から５０ｎｍより深い位置に、ｐ型イオンの注入濃度が１ｅ２０ｃｍ-3以上の高濃度領域１５ａを有している。ｐ型コンタクト領域１５の上部は、高濃度領域１５ａに達する深さの開口が形成されており、ソース電極２０はその開口内に入り込むように形成されるため、当該ソース電極２０は高濃度領域１５ａの部分に接続される。
以下、図１３〜図１５に示す工程図を参照しつつ、図１２のＭＯＳＦＥＴの製造方法を説明する。
まず、基準面としての結晶面に対し、表面が一定の角度（オフ角）だけ傾けられたＳｉＣ基板１１を用意する。そしてＳｉＣ基板１１の上に、熱ＣＶＤ法により、膜厚１．０〜１００μｍのＳｉＣエピタキシャル層１２を積層する（図１３（ａ））。この熱ＣＶＤ法は、例えば、温度：１５００〜１８００℃、気圧：２５ＭＰａ、キャリアガス種：Ｈ2、生成ガス種：ＳｉＨ4およびＣ3Ｈ8の条件で行う。
次に、ＳｉＣエピタキシャル層１２上に、ｐ型ベース領域１３の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層１２に注入することにより、ｐ型ベース領域１３を形成する（図１３（ｂ））。
このイオン注入は、ＳｉＣエピタキシャル層１２の深さ方向の注入濃度プロファイルが、図１に示した本発明のｐ++領域のようになる条件で行う。即ち、ＳｉＣエピタキシャル層１２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域１５ａを形成する。高濃度領域１５ａにおける注入濃度のピーク値は１ｅ２０〜１ｅ２２ｃｍ-3とする。その後、マスクを除去する。
続いて、ＳｉＣエピタキシャル層１２上に、ｎ型ソース領域１４の形成領域を開口したマスクを形成し、Ｎ、Ａｓ、あるいはＰのｎ型不純物イオンをＳｉＣエピタキシャル層１２に注入することで、ｎ型ソース領域１４を形成する（図１３（ｃ））。このイオン注入は、例えば、注入深さ０．１〜２．０μｍ、注入濃度１ｅ１８〜１ｅ２０ｃｍ-3の条件で行う。マスクを除去する。その後、マスクを除去する。
さらに、ＳｉＣエピタキシャル層１２上に、ｐ型コンタクト領域１５の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層１２に注入することで、ｐ++領域であるｐ型コンタクト領域１５を形成する（図１３（ｄ））。
このイオン注入は、ＳｉＣエピタキシャル層１２の深さ方向の注入濃度プロファイルが、図１に示した本発明のｐ++領域のようになる条件で行う。即ち、ＳｉＣエピタキシャル層１２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域１５ａを形成する。高濃度領域１５ａにおける注入濃度のピーク値は１ｅ２０〜１ｅ２２ｃｍ-3とする。
その後マスクを除去し、１３００〜２１００℃の活性化アニールを行うことで、ｐ型ベース領域１３、ｎ型ソース領域１４、ｐ型コンタクト領域１５を電気的に活性化させる。
そしてＳｉＣエピタキシャル層１２の上に、追加のエピタキシャル成長層を堆積させ、それをリソグラフィ技術およびＲＩＥ技術を用いてパターニングすることで、チャネル層１６を形成する（図１４（ａ））。チャネル層１６の形成を省略する場合は、この工程は不要である。
ここで、８００〜１４００℃でＳｉＣエピタキシャル層１２およびチャネル層１６の表面に熱酸化膜を形成し、それをフッ化水素酸により除去する（犠牲酸化プロセス）。ｎ型ソース領域１４およびｐ型コンタクト領域１５の上部は、イオンの注入濃度が１ｅ２０ｃｍ-3以下であり、著しい結晶劣化は生じていないので、この犠牲酸化プロセスで、ｐ型ベース領域１３およびｐ型コンタクト領域１５の上部が過剰にエッチングされることは防止される。
その後、ＳｉＣエピタキシャル層１２上の全面（チャネル層１６上を含む）に、ゲート絶縁膜１７を形成する（図１４（ｂ））。そしてゲート絶縁膜１７上に、リソグラフィ技術およびエッチング技術を用いて、ゲート電極１８を形成する（図１４（ｃ））。続いて、ソース・ゲート間を電気的に絶縁するための層間絶縁膜１９を、全面に積層する（図１５（ａ））。
続いて、リソグラフィ技術およびエッチング技術を用い、ｎ型ソース領域１４およびｐ型コンタクト領域１５上のゲート絶縁膜１７および層間絶縁膜１９を除去し、ｎ型ソース領域１４およびｐ型コンタクト領域１５の上面に達するコンタクトホールを形成する。
コンタクトホールに露出したｎ型ソース領域１４およびｐ型コンタクト領域１５（もしくはｐ型コンタクト領域１５の部分のみ）を、ＲＩＥ技術により高濃度領域１５ａが位置する深さまでエッチングした後、当該コンタクトホール内にＮｉを積層させることで、ｎ型ソース領域１４およびｐ型コンタクト領域１５の両方に接続するソース電極２０を形成する（図１５（ｂ））。その結果、ソース電極２０は、ｐ型コンタクト領域１５の高濃度領域１５ａの部分に接続されることになる。
ｐ型コンタクト領域１５の上部をエッチングする深さは、ｐ型コンタクト領域１５を形成したｐ型イオンの注入濃度プロファイルに応じて決定される。その深さは確実に高濃度領域１５ａに達するものであることが望ましく、ソース電極２０とｐ型コンタクト領域１５とのコンタクト抵抗率が最小となる深さが最も望ましい。またソース電極２０用の材料はＮｉに限らず、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いてもよい。
そして、ＳｉＣ基板１１の下面全面にドレイン電極２１を形成する（図１５（ｃ））。
その後、ソース電極２０におけるｎ型ソース領域１４およびｐ型コンタクト領域１５との接触部分、並びに、ドレイン電極２１におけるＳｉＣ基板１１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図１２に示したＭＯＳＦＥＴが完成する。
その後、ソース電極２０におけるｎ型ソース領域１４およびｐ型コンタクト領域１５との接触部分、並びに、ドレイン電極２１におけるＳｉＣ基板１１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図１２に示したＭＯＳＦＥＴが完成する。
本実施の形態によれば、実施の形態１と同様に、ＭＯＳＦＥＴの耐圧能力の低下やオン抵抗の増大を招くことなく、ソース電極２０とｐ型コンタクト領域１５との間でコンタクト抵抗率が十分に低いオーミックコンタクトを実現できる。
さらに本実施の形態では、ｐ型ベース領域１３においても、ＳｉＣエピタキシャル層１２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域１５ａを形成している。それにより、ｐ型ベース領域１３の上部における結晶劣化を抑制してプロセス不良の発生を抑えつつ、ｐ型ベース領域１３のシート抵抗を充分に小さくすることができる。
＜実施の形態３＞
実施の形態３では、本発明をダイオード素子に適用した例を示す。図１６は、本発明の実施の形態３に係る炭化珪素半導体装置としてのダイオード素子の構成を示す断面図である。当該ダイオード素子は、ｎ型のＳｉＣ基板５１およびその上に形成されたｎ型のＳｉＣエピタキシャル層５２を用いて形成されている。ＳｉＣエピタキシャル層５２の上部には、ｐ型ボディ領域５３が形成されており、ｐ型ボディ領域５３内におけるＳｉＣエピタキシャル層５２の表面部分にｐ型コンタクト領域５４が形成され、その上にアノード電極５７が接続される。またカソード電極５８は、ＳｉＣ基板５１の下面に設けられる。
実施の形態３では、本発明をダイオード素子に適用した例を示す。図１６は、本発明の実施の形態３に係る炭化珪素半導体装置としてのダイオード素子の構成を示す断面図である。当該ダイオード素子は、ｎ型のＳｉＣ基板５１およびその上に形成されたｎ型のＳｉＣエピタキシャル層５２を用いて形成されている。ＳｉＣエピタキシャル層５２の上部には、ｐ型ボディ領域５３が形成されており、ｐ型ボディ領域５３内におけるＳｉＣエピタキシャル層５２の表面部分にｐ型コンタクト領域５４が形成され、その上にアノード電極５７が接続される。またカソード電極５８は、ＳｉＣ基板５１の下面に設けられる。
ｐ型ボディ領域５３の外周部には、その部分における電界集中を抑制するためのｐ型終端領域５５が形成されている。またダイオード素子の表面（アノード電極５７の形成領域を除くＳｉＣエピタキシャル層５２の表面）には、保護絶縁膜５６が設けられている。
ｐ型コンタクト領域５４は、ＳｉＣエピタキシャル層５２の上面から５０ｎｍより深い位置に、ｐ型イオンの注入濃度が１ｅ２０ｃｍ-3以上の高濃度領域５４ａを有している。
ｐ型コンタクト領域５４の上部は、高濃度領域５４ａに達する深さの開口が形成されており、アノード電極５７はその開口内に入り込むように形成されるため、当該アノード電極５７は高濃度領域５４ａの部分に接続されることとなる。
ｐ型コンタクト領域５４の上部は、高濃度領域５４ａに達する深さの開口が形成されており、アノード電極５７はその開口内に入り込むように形成されるため、当該アノード電極５７は高濃度領域５４ａの部分に接続されることとなる。
即ち、図１６のダイオード素子のｐ型コンタクト領域５４およびアノード電極５７は、それぞれ図３に示したＴＬＭ測定用デバイスのｐ型イオン注入領域３およびオーミック電極６に相当する。よってｐ型コンタクト領域５４とアノード電極５７との間で、抵抗率の低いオーミックコンタクトが実現される。
以下、図１７および図１８に示す工程図を参照しつつ、図１５のダイオード素子の製造方法を説明する。
まず、基準面としての結晶面に対し、表面が一定の角度（オフ角）だけ傾けられたＳｉＣ基板５１を用意する。そしてＳｉＣ基板５１の上に、熱ＣＶＤ法により、膜厚１．０〜１００μｍのＳｉＣエピタキシャル層５２を積層する（図１７（ａ））。この熱ＣＶＤ法は、例えば、温度：１５００〜１８００℃、気圧：２５ＭＰａ、キャリアガス種：Ｈ2、生成ガス種：ＳｉＨ4およびＣ3Ｈ8の条件で行う。
次に、ＳｉＣエピタキシャル層５２上に、ｐ型ボディ領域５３の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層５２に注入することにより、ｐ型ボディ領域５３を形成する。このイオン注入は、例えば、注入深さ０．５〜３．０μｍ、注入濃度１ｅ１７〜１ｅ１９ｃｍ-3の条件で行う。その後、マスクを除去する。
続いて、ＳｉＣエピタキシャル層５２上に、ｐ型終端領域５５の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層５２に注入することにより、ｐ型終端領域５５を形成する（図１７（ｂ））。このイオン注入は、例えば、注入深さ０．５〜３．０μｍ、注入濃度１ｅ１６〜１ｅ１６ｃｍ-3の条件で行う。その後、マスクを除去する。
さらに、ＳｉＣエピタキシャル層５２上に、ｐ型コンタクト領域５４の形成領域を開口したマスクを形成し、Ａｌ、Ｂ、あるいはＧａのｐ型不純物イオンをＳｉＣエピタキシャル層５２に注入することで、ｐ++領域であるｐ型コンタクト領域５４を形成する（図１７（ｃ））。
このイオン注入は、ＳｉＣエピタキシャル層５２の深さ方向の注入濃度プロファイルが、図１に示した本発明のｐ++領域のようになる条件で行う。即ち、ＳｉＣエピタキシャル層５２の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下の注入濃度にすると共に、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上の高濃度領域５４ａを形成する。高濃度領域５４ａにおける注入濃度のピーク値は１ｅ２０〜１ｅ２２ｃｍ-3とする。
その後マスクを除去し、１３００〜２１００℃の活性化アニールを行うことで、ｐ型ボディ領域５３、ｐ型コンタクト領域５４およびｐ型終端領域５５を電気的に活性化させる。
次いで、８００〜１４００℃でＳｉＣエピタキシャル層５２の表面に熱酸化膜を形成し、それをフッ化水素酸により除去する（犠牲酸化プロセス）。ｐ型コンタクト領域５４の上部は、イオンの注入濃度が１ｅ２０ｃｍ-3以下であり、著しい結晶劣化は生じていないので、この犠牲酸化プロセスで、ｐ型コンタクト領域５４の上部が過剰にエッチングされることは防止される。
その後、ＳｉＣエピタキシャル層５２上の全面に、保護絶縁膜５６を形成する（図１８（ａ））。そしてリソグラフィ技術およびエッチング技術を用い、ｐ型コンタクト領域５４上の保護絶縁膜５６を除去する。さらに露出したｐ型コンタクト領域５４を、ＲＩＥ技術により高濃度領域５４ａが位置する深さまでエッチングし、その部分にＮｉを積層させることで、ｐ型コンタクト領域５４に接続するアノード電極５７を形成する（図１８（ｂ））。その結果、アノード電極５７は、ｐ型コンタクト領域５４の高濃度領域５４ａの部分に接続されることになる。
ｐ型コンタクト領域５４の上部をエッチングする深さは、ｐ型コンタクト領域５４を形成したｐ型イオンの注入濃度プロファイルに応じて決定される。その深さは確実に高濃度領域５４ａに達するものであることが望ましく、アノード電極５７とｐ型コンタクト領域５４とのコンタクト抵抗率が最小となる深さが最も望ましい。またアノード電極５７用の材料はＮｉに限らず、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、あるいはこれらの合金を用いてもよい。
そして、ＳｉＣ基板５１の下面全面にカソード電極５８を形成する（図１８（ｃ））。
その後、アノード電極５７におけるｎ型ソース領域１４およびｐ型コンタクト領域５４との接触部分、並びに、カソード電極５８におけるＳｉＣ基板５１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図１６に示したダイオード素子が完成する。
その後、アノード電極５７におけるｎ型ソース領域１４およびｐ型コンタクト領域５４との接触部分、並びに、カソード電極５８におけるＳｉＣ基板５１との接触部分を、ＳｉＣとの合金化させるための熱処理を行う。この熱処理は、例えば、温度：９５０〜１０００℃、処理時間：２０〜６０秒間、昇温速度：１０〜２５℃／秒の条件で行う。以上により、図１６に示したダイオード素子が完成する。
本実施の形態によれば、ダイオード素子の耐圧能力の低下や順方向オン抵抗の増大を招くことなく、アノード電極５７とｐ型コンタクト領域５４との間でコンタクト抵抗率が十分に低いオーミックコンタクトを実現できる。
＜実施の形態４＞
実施の形態１，２では、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではない。例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオード素子に対しても適用可能である。
実施の形態１，２では、本発明をＭＯＳＦＥＴに適用した例を示したが、本発明の適用はそれに限定されるものではない。例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）やダイオード素子に対しても適用可能である。
例えば、図１２に示した構成に対し、ＳｉＣ基板１１の導電型をｐ型に置き換えればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域（４）およびソース電極（１０）は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極（１１）はコレクタ電極に対応することになる。
また以上の説明では、本発明をｐ型の領域に適用した例のみを示したが、本発明はｎ型の領域に対しても適用可能である。例えば、図１２の構成に対して各領域の導電型を逆にしたｐチャネル型ＭＯＳＦＥＴに本発明を適用する場合、ｎ型のベース領域（領域１３）やｎ型のコンタクト領域（領域１５）に適用できる。その場合、ｎ型のベース領域および／またはコンタクト領域の形成の際、ｎ型不純物イオンであるＮ、Ａｓ、あるいはＰの注入濃度を、ＳｉＣエピタキシャル層の表面から５０ｎｍの深さまでの範囲を１ｅ２０ｃｍ-3以下にし、５０ｎｍより深い位置に１ｅ２０ｃｍ-3以上にする。
１ ＳｉＣ基板、２ ＳｉＣエピタキシャル層、３ ｐ型イオン注入領域、３ａ 高濃度領域、５ 熱酸化膜、６ オーミック電極、１１ ＳｉＣ基板、１２ ＳｉＣエピタキシャル層、１３ ｐ型ベース領域、１３ａ 高濃度領域、１４ ｎ型ソース領域、１５ ｐ型コンタクト領域、１５ａ 高濃度領域、１６ チャネル層、１７ ゲート絶縁膜、１８ ゲート電極、１９ 層間絶縁膜、２０ ソース電極、２１ ドレイン電極、５１ ＳｉＣ基板、５２ ＳｉＣエピタキシャル層、５３ ｐ型ボディ領域、５４ ｐ型コンタクト領域、５４ａ 高濃度領域、５５ ｐ型終端領域、５６ 保護絶縁膜、５７ アノード電極、５８ カソード電極。
Claims (2)
- 炭化珪素層を有する基板を用意する工程と、
前記炭化珪素層が１７５℃未満の所定の温度に保持しつつ前記炭化珪素層にＡｌイオンを注入して、前記炭化珪素層の表面から５０ｎｍまでの深さの範囲には前記Ａｌの不純物濃度が１ｅ２０ｃｍ-3以下の領域を形成し、且つ、前記炭化珪素層の表面から５０ｎｍ以上の深さの位置に、前記炭化珪素層のポリタイプ結晶と異なるポリタイプ結晶を有し前記Ａｌイオンの不純物濃度が１ｅ２０ｃｍ-3以上の高濃度領域を形成するイオン注入工程と、
前記イオン注入工程の後に前記高濃度領域の活性化アニールを行う活性アニール工程と、
前記活性アニール工程の後に前記炭化珪素層の表面から前記高濃度領域に達する開口を形成する工程と、
前記開口内に前記高濃度領域とオーミック接続するＮｉ電極を形成する工程と
を備えることを特徴とする炭化珪素半導体装置の製造方法。 - 炭化珪素層を有する基板と、
前記炭化珪素層の表面から５０ｎｍまでの深さの範囲に形成され、イオン注入されたＡｌ不純物の濃度が１ｅ２０ｃｍ-3以下の領域と、前記炭化珪素層を有する基板およびこの領域と異なるポリタイプ結晶を有し、前記炭化珪素層の表面から５０ｎｍ以上の深さに形成され、イオン注入された前記Ａｌ不純物の濃度が１ｅ２０ｃｍ-3以上の高濃度領域と、
前記炭化珪素層の表面から前記高濃度領域に達する開口と、
前記開口内に形成された前記不純物領域とオーミック接続するＮｉ電極と
を備えることを特徴とする炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011514340A JP5408248B2 (ja) | 2009-05-20 | 2010-05-20 | 炭化珪素半導体装置およびその製造方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009121776 | 2009-05-20 | ||
| JP2009121776 | 2009-05-20 | ||
| PCT/JP2010/003389 WO2010134344A1 (ja) | 2009-05-20 | 2010-05-20 | 炭化珪素半導体装置およびその製造方法 |
| JP2011514340A JP5408248B2 (ja) | 2009-05-20 | 2010-05-20 | 炭化珪素半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2010134344A1 JPWO2010134344A1 (ja) | 2012-11-08 |
| JP5408248B2 true JP5408248B2 (ja) | 2014-02-05 |
Family
ID=43126035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011514340A Active JP5408248B2 (ja) | 2009-05-20 | 2010-05-20 | 炭化珪素半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5408248B2 (ja) |
| WO (1) | WO2010134344A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058660A (ja) * | 2014-09-11 | 2016-04-21 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5102411B2 (ja) * | 2010-09-06 | 2012-12-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP5787655B2 (ja) * | 2010-11-26 | 2015-09-30 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP5284389B2 (ja) * | 2011-03-07 | 2013-09-11 | 株式会社東芝 | 半導体装置 |
| JP6042658B2 (ja) * | 2011-09-07 | 2016-12-14 | トヨタ自動車株式会社 | ＳｉＣ半導体素子の製造方法 |
| JP6112699B2 (ja) | 2012-03-30 | 2017-04-12 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法及び該方法により製造された炭化珪素半導体装置 |
| JP6018501B2 (ja) * | 2012-12-27 | 2016-11-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP6347188B2 (ja) * | 2014-09-08 | 2018-06-27 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 |
| JP6208106B2 (ja) * | 2014-09-19 | 2017-10-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003168653A (ja) * | 2001-12-03 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2009049198A (ja) * | 2007-08-20 | 2009-03-05 | New Japan Radio Co Ltd | 半導体装置およびその製造方法 |
| JP2009182271A (ja) * | 2008-01-31 | 2009-08-13 | Toshiba Corp | 炭化珪素半導体装置 |
| JP2009266871A (ja) * | 2008-04-22 | 2009-11-12 | Panasonic Corp | 炭化珪素半導体装置およびその製造方法 |
-
2010
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| WO2010134344A1 (ja) | 2010-11-25 |
| JPWO2010134344A1 (ja) | 2012-11-08 |
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