JP6790010B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。しかし、例えば、炭化珪素を用いてショットキーバリアダイオード（ＳＢＤ）を形成する場合、ショットキー障壁高さが不安定になるという問題がある。
Ｔａｎｉｍｏｔｏ ｅｔ ａｌ．，"Ｔｏｗａｒｄ ａ ｂｅｔｔｅｒ ｕｎｄｅｒｓｔａｎｄｉｎｇ ｏｆ Ｎｉ−ｂａｓｅｄ ｏｈｍｉｃ ｃｏｎｔａｃｔｓ ｏｎ ＳｉＣ",Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ，Ｖｏｌｓ．６７９−６８０，ｐｐ４６５−４６８（２０１１）．
本発明が解決しようとする課題は、ショットキー障壁高さが安定する半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、を備え、前記第１の窒素領域に、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の炭化珪素半導体の結晶構造を示す図。 第１の実施形態の半導体装置の元素の濃度分布を示す図。 第１の実施形態の半導体装置の第１の窒素領域の説明図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられた炭化珪素層と、炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、炭化珪素層の中の第１のｎ型炭化珪素領域と第１の電極との間に設けられ、第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。第１の実施形態の半導体装置は、ＳＢＤ１００である。
ＳＢＤ１００は、炭化珪素層１０、カソード領域１２（第２のｎ型炭化珪素領域）、ドリフト領域１４（第１のｎ型炭化珪素領域）、アノード電極３４（第１の電極）、カソード電極３６（第２の電極）、第１の窒素領域６１を備える。カソード領域１２、ドリフト領域１４、第１の窒素領域６１は、炭化珪素層１０の中に設けられる。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
図２は、炭化珪素半導体の結晶構造を示す図である。炭化珪素半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面と称し｛０００１｝面と表記する。シリコン面にはシリコン（Ｓｉ）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面と称し｛０００−１｝面と表記する。カーボン面には炭素（Ｃ）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるａ面、すなわち｛１１−２０｝面である。ｍ面及びa面には、シリコン（Ｓｉ）及び炭素（Ｃ）の双方が配列している。
炭化珪素層１０は第１の面Ｐ１（表面）と、第２の面Ｐ２（裏面）を有する。炭化珪素層１０の表面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。（０００１）面は、シリコン面と称される。炭化珪素層１０の裏面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
炭化珪素層１０は、アノード電極３４（第１の電極）とカソード電極３６（第２の電極）との間に設けられる。
図３は、第１の実施形態の半導体装置の元素の濃度分布を示す図である。炭化珪素層１０とアノード電極３４を含む断面の、窒素の濃度分布を示す。
カソード領域１２は、ｎ＋型のＳｉＣである。カソード領域１２は、ドリフト領域１４とカソード電極３６との間に設けられる。カソード領域１２は、例えば、窒素（Ｎ）をｎ型不純物として含む。カソード領域１２のｎ型不純物の不純物濃度（第２のｎ型不純物濃度）は、ドリフト領域１４のｎ型不純物の不純物濃度（第１のｎ型不純物濃度）より高い。カソード領域１２のｎ型不純物の不純物濃度（第２のｎ型不純物濃度）は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、カソード領域１２の上に設けられる。ドリフト領域１４は、ｎ−型のＳｉＣである。ドリフト領域１４は、例えば、窒素をｎ型不純物として含む。
ドリフト領域１４のｎ型不純物の不純物濃度（第１のｎ型不純物濃度）は、カソード領域１２のｎ型不純物の不純物濃度（第２のｎ型不純物濃度）より低い。ドリフト領域１４のｎ型不純物の不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
ドリフト領域１４は、例えば、カソード領域１２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域１４の厚さは、例えば、５μｍ以上１００μｍ以下である。
アノード電極３４は、ドリフト領域１４に電気的に接続される。アノード電極３４は、炭化珪素層１０の表面Ｐ１の側に設けられる。アノード電極３４は、炭化珪素層１０に接する。
アノード電極３４は、第１の窒素領域６１に接する。アノード電極３４と第１の窒素領域６１との間の接合はショットキー接合である。
アノード電極３４は、例えば、金属又は金属化合物である。アノード電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層１０は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
カソード電極３６は、カソード領域１２に電気的に接続される。カソード電極３６は、炭化珪素層１０の裏面Ｐ２の側に設けられる。カソード電極３６は炭化珪素層１０に接する。
カソード電極３６は、カソード領域１２に接する。カソード電極３６とカソード領域１２との間の接合はオーミック接合である。
カソード電極３６は、例えば、金属又は金属化合物である。カソード電極３６は、例えば、ニッケルである。ニッケルは、炭化珪素層１０と反応して、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。
第１の窒素領域６１は、炭化珪素層１０の中に設けられる。第１の窒素領域６１は、アノード電極３４に隣り合って設けられる。第１の窒素領域６１は、アノード電極３４に接する。
第１の窒素領域６１は、炭化珪素層１０の表面Ｐ１に隣り合って設けられる。第１の窒素領域６１は、炭化珪素層１０の表面Ｐ１に接する。
第１の窒素領域６１は、窒素（Ｎ）を含有する。第１の窒素領域６１は、窒素（Ｎ）を含有するｎ型の炭化珪素である。
第１の窒素領域６１の窒素濃度（第１の窒素濃度）は、ドリフト領域１４のｎ型不純物の不純物濃度（第１のｎ型不純物濃度）よりも高い。例えば、ドリフト領域１４のｎ型不純物が窒素の場合、第１の窒素領域６１の窒素濃度は、ドリフト領域１４の窒素濃度よりも高い。
第１の窒素領域６１の窒素濃度（第１の窒素濃度）は、例えば、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である。
図３に示すように、第１の窒素領域６１の窒素の濃度分布は、例えば、アノード電極３４との界面でピークを備える。第１の窒素領域６１の窒素のピーク濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である。第１の窒素領域６１の窒素の濃度分布の半値幅は、例えば、０．５ｎｍ以上５ｎｍ以下である。
図４は、第１の実施形態の半導体装置の第１の窒素領域の説明図である。第１の窒素領域６１は、図４に示すような、２個の窒素原子が炭化珪素格子の炭素位置に存在する構造を備える。言い換えれば、第１の窒素領域６１は、炭化珪素格子の炭素空孔Ｖｃに２個の窒素原子が入った構造を備える。以下、この構造をＶｃＮＮ構造と称する。
ＶｃＮＮ構造は、図４に示すように、２個のシリコン原子Ｓｉ１、Ｓｉ２と結合する第１の窒素原子Ｎ１と、第１の窒素原子Ｎ１と結合し２個のシリコン原子Ｓｉ３、Ｓｉ４と結合する第２の窒素原子Ｎ２と、を有する。
第１の窒素領域６１は、ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。なお、ＶｃＮＮ構造中の窒素は、ドーパントとしては機能しない。ＶｃＮＮ構造中の窒素は、不活性な窒素である。
炭化珪素層１０の中の窒素の結合状態、及び、窒素の炭化珪素格子中の位置は、例えば、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、判定することが可能である。炭化珪素層１０の中の窒素、ｎ型不純物、ｐ型不純物の分布は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、炭化珪素層１０内の領域がｐ型であるかｎ型であるかは、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で判定することが可能である。
次に、第１の実施形態の半導体装置の製造方法について説明する。
第１の実施形態の半導体装置の製造方法は、第１の面と第２の面とを有し、第１のｎ型炭化珪素領域を有し、第１の面が露出した炭化珪素層に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１５００℃以下の第１の熱処理を行い、窒素を含む第１の窒素領域を形成し、第１の熱処理の後に、第１の面に第１の電極を形成し、第１の熱処理の後に、第２の面に第２の電極を形成する。さらに、第１の熱処理の前に、第１の面に熱酸化膜を形成し、第１の熱処理の前に、熱酸化膜を剥離する。
図５、図６、図７は、第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面Ｐ１（表面）と、カーボン面である第２の面Ｐ２（裏面）を有するｎ＋型の炭化珪素基板を準備する。炭化珪素基板は、炭化珪素層１０のカソード領域１２に対応する。次に、炭化珪素基板の上に、エピタキシャル成長法により、ｎ−型のドリフト領域１４を形成する（図５）。
次に、炭化珪素層１０の表面Ｐ１に熱酸化膜５０を形成する（図６）。次に、熱酸化膜５０を剥離する。熱酸化膜５０は、いわゆる犠牲酸化膜である。犠牲酸化膜の形成と剥離により、例えば、炭化珪素層１０の表面Ｐ１を清浄化する。
次に、表面Ｐ１が露出した炭化珪素層１０に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１５００℃以下の第１の熱処理を行う（図７）。第１の熱処理により炭化珪素層１０の中に第１の窒素領域６１が形成される。第１の窒素領域６１には、ＶｃＮＮ構造が形成される。
その後、公知のプロセスにより、アノード電極３４、カソード電極３６を形成し、図１に示す第１の実施形態のＳＢＤ１００が製造される。
以下、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＳＢＤを形成する場合、ショットキー障壁高さが不安定になるという問題がある。ショットキー障壁高さが低くなると、例えば、ＳＢＤの耐圧が低下する。また、チップ間でショットキー障壁高さがばらつくと、例えば、ＳＢＤの耐圧がばらつく。また、チップ間でショットキー障壁高さがばらつくと、例えば、順方向電圧（ＶＦ）がばらつく。また、同一チップの電極内でショットキー障壁高さがばらつくと、一部領域への電流集中が生じ、ＳＢＤが破壊に至るおそれがある。
ショットキー障壁高さが不安定になる原因の一つは、炭化珪素層１０の中に炭素空孔Ｖｃが存在することにあると考えられる。炭素空孔Ｖｃは、例えば、炭化珪素層１０の酸化の際に形成されると考えられる。
第１の実施形態のＳＢＤ１００は、炭化珪素層１０の表面Ｐ１にＶｃＮＮ構造を備える。ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。よって、ＳＢＤ１００のショットキー障壁高さが安定する。以下、詳述する。
図８は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図８（ａ）は炭素空孔Ｖｃの説明図、図８（ｂ）はＶｃＮＮ構造の説明図、図８（ｃ）はＶｃＮ構造の説明図である。なお、ＶｃＮ構造とは、炭化珪素格子の炭素空孔Ｖｃに１個の窒素原子が入った構造である。
例えば、炭化珪素層１０の表面から、酸化の際に酸素（Ｏ）が炭化珪素層１０中に供給されるとする。この場合、炭化珪素格子中の炭素（Ｃ）と酸素が結合して一酸化炭素（ＣＯ）が生成される。結果として、炭素空孔Ｖｃが形成される（図８（ａ））。炭素空孔Ｖｃは、例えば、酸素の供給以外にも、不純物のイオン注入によっても形成される。
第１原理計算の結果、炭素空孔Ｖｃに２個の窒素原子が入ったＶｃＮＮ構造が安定に存在し得ることが明らかになった。そして、ＶｃＮＮ構造を形成するためには、Ｎ２分子が励起された状態で炭素空孔Ｖｃの存在する炭化珪素層１０に供給されることが望ましいことが明らかになった（図８（ｂ））。すなわち、一対の窒素原子が励起された状態で炭素空孔Ｖｃと共存する状態から、ＶｃＮＮ構造が形成され得ることが明らかになった。具体的には、高温のＮ２ガス雰囲気中で熱処理を行うことにより、ＶｃＮＮ構造が形成される。
例えば、窒素プラズマ処理では、窒素は１個の原子として励起された状態になるので、ＶｃＮＮ構造は形成されず、ＶｃＮ構造が形成される（図８（ｃ））。
図９は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図９は、炭素空孔Ｖｃの電子状態の説明図である。図９は、炭素空孔Ｖｃが存在する場合の炭化珪素のバンド図を示す。
炭素空孔Ｖｃにより４つのシリコンのダングリングボンドが形成され、図９の左図に示すように、それぞれがエネルギー準位を形成する。なお、黒丸はエネルギー準位が電子で埋まった状態、白丸はエネルギー準位が電子で埋まっていない状態を示す。それぞれのエネルギー準位が相互作用することにより、右図に示すように、バンドギャップ中及び伝導帯ＣＢの下端に局在状態が形成される。
伝導帯ＣＢの下端の局在状態は、電子のトラップとして働く。このため、フェルミレベルピニングが生じ、アノード電極３４とドリフト領域１４との間のキャリアの障壁が低くなる。したがって、ＳＢＤ１００のショットキー障壁が低くなる。仮に、炭化珪素層１０の中の炭素空孔Ｖｃの密度がばらつくと、ＳＢＤ１００のショットキー障壁がばらつき不安定となる。
図１０は、第１の実施形態の半導体装置及び半導体装置の製造方法の作用の説明図である。図１０（ａ）が炭化珪素格子中に炭素空孔Ｖｃが存在する場合のバンド図、図１０（ｂ）が炭化珪素格子中にＶｃＮＮ構造がある場合のバンド図である。図１０は、シミュレーション結果である。
図１０（ａ）に示すように、炭素空孔Ｖｃが存在する場合は、バンドギャップ中及び伝導帯ＣＢの下端に局在状態が形成されることが分かる。これに対し、図１０（ｂ）に示すように、ＶｃＮＮ構造がある場合は、局在状態が消滅する。
ＶｃＮＮ構造が形成されることにより、炭素空孔Ｖｃが消滅し、バンドギャップ中及び伝導帯ＣＢの下端の局在状態が消滅する。したがって、アノード電極３４とドリフト領域１４との間のキャリアの障壁の低下が抑制される。よって、ショットキー障壁高さが安定するＳＢＤ１００が実現される。
なお、ＶｃＮＮ構造に代えて、図８（ｃ）に示したＶｃＮ構造が形成された場合、ＶｃＮ構造はドナーとして働く。このため、アノード電極３４とドリフト領域１４との間のキャリアの障壁が低下する。したがって、ＳＢＤ１００のショットキー障壁が低くなるという問題が生じる。
第１の窒素領域６１の窒素濃度（第１の窒素濃度）は、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下であることが好ましい。上記範囲を下回ると、ショットキー障壁高さが安定しないおそれがある。また、上記範囲を上回ることは製造上困難である。
第１の実施形態の製造方法において、第２の熱処理は、１３００℃以上１５００℃以下で行う。上記範囲を下回ると、Ｎ２分子の励起が不足しＶｃＮＮ構造が形成されない。また、上記範囲を上回ると、Ｎ２分子が分離し、単独の窒素原子となりＶｃＮＮ構造が形成されない。
第１の実施形態の製造方法において、ＶｃＮＮ構造を形成する熱処理の酸素分圧は可能な限り低いことが望ましい。熱処理の際に酸素が存在すると、炭化珪素層１０の表面の酸化が進み、ＶｃＮＮ構造を十分形成できないおそれがある。酸素分圧は０．１ｐｐｍ以下であり、０．０１ｐｐｍ以下であることが好ましい。
第１の実施形態の製造方法では、炭化珪素層１０の表面Ｐ１が露出した状態で、Ｎ２ガス中で高温のアニールを行う。これにより、励起されたＮ２分子の炭化珪素層１０内部への侵入が促進される。したがって、炭化珪素層１０の中の炭素空孔ＶｃをＶｃＮＮ構造に変えることができる。
第１の実施形態の製造方法において、炭化珪素層１０の中のＶｃＮＮ構造を形成する観点から、熱処理の際の全圧は、大気圧よりも高いことが好ましい。全圧を大気圧よりも高くすることで、励起されたＮ２分子の炭化珪素層１０内部への侵入が促進される。
以上、第１の実施形態によれば、ＶｃＮＮ構造の形成により、炭素空孔Ｖｃが低減され、ショットキー障壁高さが安定するＳＢＤ１００及びその製造方法が実現される。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層の中の第１のｎ型炭化珪素領域と第１の電極との間に設けられた第１のｐ型炭化珪素領域と、炭化珪素層の中の第１のｎ型炭化珪素領域と第１の電極との間に設けられ、第１のｐ型炭化珪素領域と離間した第２のｐ型炭化珪素領域と、炭化珪素層の中の第１のｐ型炭化珪素領域と第１の電極との間に設けられ、第１のｎ型不純物濃度よりも高い第２の窒素濃度を有する第２の窒素領域と、炭化珪素層の中の第２のｐ型炭化珪素領域と第１の電極との間に設けられ、第１のｎ型不純物濃度よりも高い第３の窒素濃度を有する第３の窒素領域と、を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１１は、第２の実施形態の半導体装置の模式断面図である。第２の実施形態の半導体装置は、ＭＰＳダイオード２００（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ）である。ＭＰＳダイオード２００は、ＳＢＤがＰｉＮダイオードに挟まれる構造を有する。
ＭＰＳダイオード２００は、炭化珪素層１０、カソード領域１２（第２のｎ型炭化珪素領域）、ドリフト領域１４（第１のｎ型炭化珪素領域）、第１のアノード領域２１（第１のｐ型炭化珪素領域）、第２のアノード領域２２（第２のｐ型炭化珪素領域）、アノード電極３４（第１の電極）、カソード電極３６（第２の電極）、第１の窒素領域６１、第２の窒素領域６２、第３の窒素領域６３を備える。カソード領域１２、ドリフト領域１４、第１のアノード領域２１、第２のアノード領域２２、第１の窒素領域６１、第２の窒素領域６２、第３の窒素領域６３は、炭化珪素層１０の中に設けられる。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
第１のアノード領域２１は、ｐ型のＳｉＣである。第１のアノード領域２１は、ドリフト領域１４とアノード電極３４との間に設けられる。第１のアノード領域２１は、ドリフト領域１４の表面に設けられる。
第１のアノード領域２１は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のアノード領域２１のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である。第１のアノード領域２１の深さは、例えば、０．５μｍ以上２．０μｍ以下である。
第２のアノード領域２２は、ｐ型のＳｉＣである。第２のアノード領域２２は、ドリフト領域１４とアノード電極３４との間に設けられる。第２のアノード領域２２は、ドリフト領域１４の表面に設けられる。第２のアノード領域２２は、第１のアノード領域２１と離間して設けられる。
第２のアノード領域２２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のアノード領域２２のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である。第２のアノード領域２２の深さは、例えば、０．５μｍ以上２．０μｍ以下である。
第２の窒素領域６２は、炭化珪素層１０の中に設けられる。第２の窒素領域６２は、第１のアノード領域２１とアノード電極３４の間に設けられる。第２の窒素領域６２は、アノード電極３４に隣り合って設けられる。第２の窒素領域６２は、アノード電極３４に接する。
第２の窒素領域６２は、炭化珪素層１０の表面Ｐ１に隣り合って設けられる。第２の窒素領域６２は、炭化珪素層１０の表面Ｐ１に接する。
第２の窒素領域６２は、窒素（Ｎ）を含有する。第２の窒素領域６２は、窒素（Ｎ）を含有するｐ型の炭化珪素である。
第２の窒素領域６２の窒素濃度（第２の窒素濃度）は、ドリフト領域１４のｎ型不純物の不純物濃度（第１のｎ型不純物濃度）よりも高い。例えば、ドリフト領域１４のｎ型不純物が窒素の場合、第２の窒素領域６２の窒素濃度は、ドリフト領域１４の窒素濃度よりも高い。
第２の窒素領域６２の窒素濃度（第２の窒素濃度）は、例えば、１×１０１８ｃｍ−３以上５×１０２２ｃｍ−３以下である。
第２の窒素領域６２は、ＶｃＮＮ構造を含む。第２の窒素領域６２は、ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。なお、ＶｃＮＮ構造中の窒素は、ドーパントとしては機能しない。ＶｃＮＮ構造中の窒素は、不活性な窒素である。
第３の窒素領域６３は、炭化珪素層１０の中に設けられる。第３の窒素領域６３は、第２のアノード領域２２とアノード電極３４の間に設けられる。第３の窒素領域６３は、アノード電極３４に隣り合って設けられる。第３の窒素領域６３は、アノード電極３４に接する。
第３の窒素領域６３は、炭化珪素層１０の表面Ｐ１に隣り合って設けられる。第３の窒素領域６３は、炭化珪素層１０の表面Ｐ１に接する。
第３の窒素領域６３は、窒素（Ｎ）を含有する。第３の窒素領域６３は、窒素（Ｎ）を含有するｐ型の炭化珪素である。
第３の窒素領域６３の窒素濃度（第３の窒素濃度）は、ドリフト領域１４のｎ型不純物の不純物濃度（第１のｎ型不純物濃度）よりも高い。例えば、ドリフト領域１４のｎ型不純物が窒素の場合、第３の窒素領域６３の窒素濃度は、ドリフト領域１４の窒素濃度よりも高い。
第３の窒素領域６３の窒素濃度（第３の窒素濃度）は、例えば、１×１０１８ｃｍ−３以上５×１０２２ｃｍ−３以下である。
第３の窒素領域６３は、ＶｃＮＮ構造を含む。第３の窒素領域６３は、ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。なお、ＶｃＮＮ構造中の窒素は、ドーパントとしては機能しない。ＶｃＮＮ構造中の窒素は、不活性な窒素である。
アノード電極３４は、ドリフト領域１４、第１のアノード領域２１、第２のアノード領域２２に電気的に接続される。アノード電極３４は、炭化珪素層１０の表面Ｐ１の側に設けられる。アノード電極３４は、炭化珪素層１０に接する。
アノード電極３４は、第１の窒素領域６１、第２の窒素領域６２、第３の窒素領域６３に接する。アノード電極３４と第１の窒素領域６１との間の接合はショットキー接合である。アノード電極３４と第２の窒素領域６２との間の接合はオーミック接合である。アノード電極３４と第３の窒素領域６３との間の接合はオーミック接合である。
アノード電極３４は、例えば、金属又は金属化合物である。アノード電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のアルミニウムのメタル層との積層で構成される。ニッケルのバリアメタル層と炭化珪素層１０は、反応してニッケルシリサイド（ＮｉＳｉ、Ｎｉ２Ｓｉ等）を形成しても構わない。ニッケルのバリアメタル層とアルミニウムのメタル層とは、反応により合金を形成していてもよい。
カソード電極３６は、カソード領域１２に電気的に接続される。カソード電極３６は、炭化珪素層１０の裏面Ｐ２の側に設けられる。カソード電極３６は炭化珪素層１０に接する。
カソード電極３６は、カソード領域１２に接する。カソード電極３６とカソード領域１２との間の接合はオーミック接合である。
次に、第２の実施形態の半導体装置の製造方法について説明する。
第２の実施形態の半導体装置の製造方法は、第１の熱処理の前に、第１の面の側からｐ型不純物のイオン注入を行い、第１のｐ型炭化珪素領域及び第１のｐ型炭化珪素領域と離間する第２のｐ型炭化珪素領域を形成し、１６５０℃以上１９００℃以下の第２の熱処理を行い、第２の熱処理の後に第１の熱処理を行う点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を一部省略する。
図１２、図１３、図１４、図１５、図１６は、第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面Ｐ１（表面）と、カーボン面である第２の面Ｐ２（裏面）を有するｎ＋型の炭化珪素基板を準備する。炭化珪素基板は、炭化珪素層１０のカソード領域１２に対応する。次に、炭化珪素基板の上に、エピタキシャル成長法により、ｎ−型のドリフト領域１４を形成する（図１２）。
次に、炭化珪素層１０の表面Ｐ１に熱酸化膜５０を形成する（図１３）。次に、熱酸化膜５０を剥離する。熱酸化膜５０は、いわゆる犠牲酸化膜である。犠牲酸化膜の形成と剥離により、例えば、炭化珪素層１０の表面Ｐ１を清浄化する。
次に、炭化珪素層１０の表面Ｐ１にマスク材５２を形成する。次に、マスク材５２をマスクに、イオン注入を行いｐ型の第１のアノード領域２１とｐ型の第２のアノード領域２２を形成する（図１４）。炭化珪素層１０の表面Ｐ１の側からｐ型不純物のイオン注入を行う。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
次に、マスク材５２を剥離する（図１５）。次に、炭化珪素層１０の表面Ｐ１に図示しない炭素膜を堆積する。次に、１６５０℃以上１９００℃以下の第２の熱処理を行う。炭素膜は、高温の第２の熱処理の際に炭化珪素層１０の表面Ｐ１からシリコンが離脱することを防止する。
第２の熱処理により、ｐ型の第１のアノード領域２１とｐ型の第２のアノード領域２２のｐ型不純物を活性化する。第２の熱処理は、例えば、アルゴン雰囲気中で行なわれる。
次に、炭素膜を剥離する。その後、炭化珪素層１０の表面Ｐ１の上の例えば図示しない表面膜をウェットエッチングで除去する。表面膜は、酸素を含む膜である。表面膜は、例えば、第２の熱処理の際に、残留酸素により形成された酸化膜である。
次に、表面Ｐ１が露出した炭化珪素層１０に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１５００℃以下の第１の熱処理を行う（図１６）。第１の熱処理により炭化珪素層１０の中に第１の窒素領域６１、第２の窒素領域６２、第３の窒素領域６３が形成される。第１の窒素領域６１、第２の窒素領域６２、第３の窒素領域６３には、ＶｃＮＮ構造が形成される。
その後、公知のプロセスにより、アノード電極３４、カソード電極３６を形成し、図１１に示す第２の実施形態のＭＰＳダイオード２００が製造される。
以下、第２の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いてＭＰＳダイオードを形成する場合、オン抵抗が高いという問題がある。オン抵抗が高い原因の一つは、ｐ型のアノード領域の中に炭素空孔Ｖｃが存在することにあると考えられる。炭素空孔Ｖｃは、例えば、アノード領域を形成する際の、ｐ型不純物のイオン注入によるダメージで形成されると考えられる。
第２の実施形態のＭＰＳダイオード２００は、炭化珪素層１０の中にＶｃＮＮ構造を備える。ＶｃＮＮ構造を備えることで、炭化珪素層１０の炭素空孔Ｖｃの密度が低減されている。よって、ＭＰＳダイオード２００のオン抵抗が低減する。以下、詳述する。
第１の実施形態で説明したように、炭素空孔Ｖｃにより伝導帯ＣＢの下端に局在状態が形成される。伝導帯ＣＢの下端の局在状態は、電子のトラップとして働く。このため、フェルミレベルピニングが生じ、アノード電極３４とｐ型の第１のアノード領域２１、アノード電極３４とｐ型の第２のアノード領域２２との間のキャリアの障壁が高くなる。したがって、アノード電極３４のコンタクト抵抗が大きくなるおそれがある。アノード電極３４のコンタクト抵抗が大きくなることにより、ＭＰＳダイオード２００のオン抵抗が高くなる。また、ホールの障壁ができることで、ホールの注入・消滅に時間がかかるようになり、スイッチング損失が大きくなる。
第２の実施形態のＭＰＳダイオード２００では、ＶｃＮＮ構造が形成されることにより、炭素空孔Ｖｃが消滅し、伝導帯ＣＢの下端の局在状態が消滅する。したがって、アノード電極３４のコンタクト抵抗が小さくなる。よって、オン抵抗の低いＭＰＳダイオード２００が実現される。
第２の窒素領域６２の第２の窒素濃度、及び、第３の窒素領域６３の第３の窒素濃度は、例えば、１×１０１８ｃｍ−３以上５×１０２２ｃｍ−３以下であることが好ましい。上記範囲を下回ると、アノード電極３４のコンタクト抵抗が十分下がらないおそれがある。また、上記範囲を上回ることは製造上困難である。
なお、アノード電極３４と第１の窒素領域６１との間のショットキー障壁高さが安定する点については第１の実施形態と同様である。
以上、第２の実施形態によれば、ＶｃＮＮ構造の形成により、炭素空孔Ｖｃが低減され、ショットキー障壁高さが安定し、かつ、オン抵抗の低減するＭＰＳダイオード２００及びその製造方法が実現される。
以上、第１及び第２の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１及び第２の実施形態において、ｎ型不純物は、例えば、窒素（Ｎ）やリン（Ｐ）が好ましいが、ヒ素（Ａｓ）あるいはアンチモン（Ｓｂ）を適用することも可能である。また、ｐ型不純物は、例えば、アルミニウム（Ａｌ）が好ましいが、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ カソード領域（第２のｎ型炭化珪素領域）
１４ ドリフト領域（第１のｎ型炭化珪素領域）
２１ 第１のアノード領域（第１のｐ型炭化珪素領域）
２２ 第２のアノード領域（第２のｐ型炭化珪素領域）
３４ アノード電極（第１の電極）
３６ カソード電極（第２の電極）
６１ 第１の窒素領域
６２ 第２の窒素領域
６３ 第３の窒素領域
１００ ＳＢＤ（半導体装置）
２００ ＭＰＳダイオード
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (18)

  1. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、
    を備え、
    前記第１の窒素領域に、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する半導体装置。
  2. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、
    を備え、
    前記第１の窒素領域の中の２個の窒素原子が炭化珪素格子の炭素位置に存在する半導体装置。
  3. 前記第１の窒素領域は、前記第１の電極と隣り合う請求項１又は請求項２記載の半導体装置。
  4. 前記第１のｎ型炭化珪素領域に含まれるｎ型不純物は窒素である請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の窒素濃度が１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１のｎ型不純物濃度が１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の電極と前記第１の窒素領域との間の接合はショットキー接合である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第２の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第２のｎ型不純物濃度を有する第２のｎ型炭化珪素領域を、備え、
    前記第２の電極と前記第２のｎ型炭化珪素領域との間の接合はオーミック接合である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１の窒素領域はｎ型の炭化珪素である請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられた第１のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｐ型炭化珪素領域と離間した第２のｐ型炭化珪素領域と、
    を備える請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記炭化珪素層の中の前記第１のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第２の窒素濃度を有する第２の窒素領域と、
    前記炭化珪素層の中の前記第２のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第３の窒素濃度を有する第３の窒素領域と、
    を備える請求項１０記載の半導体装置。
  12. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられた第１のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｐ型炭化珪素領域と離間した第２のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第２の窒素濃度を有する第２の窒素領域と、
    前記炭化珪素層の中の前記第２のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第３の窒素濃度を有する第３の窒素領域と、
    を備え、
    前記第２の窒素領域及び前記第３の窒素領域はｐ型の炭化珪素である半導体装置。
  13. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられた第１のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｐ型炭化珪素領域と離間した第２のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第２の窒素濃度を有する第２の窒素領域と、
    前記炭化珪素層の中の前記第２のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第３の窒素濃度を有する第３の窒素領域と、
    を備え、
    前記第２の窒素領域及び前記第３の窒素領域に、２個のシリコン原子と結合する第１の窒素原子と、前記第１の窒素原子と結合し２個のシリコン原子と結合する第２の窒素原子と、を有する半導体装置。
  14. 第１の電極と、
    第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層の中に設けられた第１のｎ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型炭化珪素領域の第１のｎ型不純物濃度よりも高い第１の窒素濃度を有する第１の窒素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられた第１のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｎ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｐ型炭化珪素領域と離間した第２のｐ型炭化珪素領域と、
    前記炭化珪素層の中の前記第１のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第２の窒素濃度を有する第２の窒素領域と、
    前記炭化珪素層の中の前記第２のｐ型炭化珪素領域と前記第１の電極との間に設けられ、前記第１のｎ型不純物濃度よりも高い第３の窒素濃度を有する第３の窒素領域と、
    を備え、
    前記第２の窒素領域及び前記第３の窒素領域の中の２個の窒素原子が炭化珪素格子の炭素位置に存在する半導体装置。
  15. 前記第２の窒素濃度及び前記第３の窒素濃度が１×１０１８ｃｍ−３以上５×１０２２ｃｍ−３以下である請求項１２ないし請求項１４いずれか一項記載の半導体装置。
  16. 第１の面と第２の面とを有し、第１のｎ型炭化珪素領域を有し、前記第１の面が露出した炭化珪素層に対し、酸素分圧が０．１ｐｐｍ以下のＮ２ガス中で１３００℃以上１５００℃以下の第１の熱処理を行い、窒素を含む第１の窒素領域を形成し、
    前記第１の熱処理の後に、前記第１の面に第１の電極を形成し、
    前記第１の熱処理の後に、前記第２の面に第２の電極を形成する半導体装置の製造方法。
  17. 前記第１の熱処理の前に、前記第１の面に熱酸化膜を形成し、
    前記第１の熱処理の前に、前記熱酸化膜を剥離する請求項１６記載の半導体装置の製造方法。
  18. 前記第１の熱処理の前に、前記第１の面の側からｐ型不純物のイオン注入を行い、第１のｐ型炭化珪素領域及び前記第１のｐ型炭化珪素領域と離間する第２のｐ型炭化珪素領域を形成し、
    １６５０℃以上１９００℃以下の第２の熱処理を行い、
    前記第２の熱処理の後に前記第１の熱処理を行う請求項１６又は請求項１７記載の半導体装置の製造方法。
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JP2006318956A (ja) * 2005-05-10 2006-11-24 Sumitomo Electric Ind Ltd ショットキーダイオードを有する半導体装置
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JP6012743B2 (ja) * 2012-09-06 2016-10-25 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6018501B2 (ja) * 2012-12-27 2016-11-02 株式会社東芝 半導体装置及びその製造方法
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