JP5763154B2 - 半導体素子及びその製造方法 - Google Patents
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かかる半導体素子において、前記界面における前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素の面密度のピ−ク値の合計が1.22×10 14 /cm 2 以上2.44×10 15 /cm 2 以下であること、前記界面における前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素の面密度がピ−クを有し、前記ピークの膜厚方向分布の半値幅が0.05nm以上0.25nm以下であることや、前記最表面のSiとCのいずれか又は両方の元素うち、前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素で置換された元素割合が1割以上であることが好ましい。
実施形態の終端構造が出来ると、表面は安定化する理由は、ダングリングボンドにあった電子が、価電子帯にまで落ちてくるためである。
また、上記条件によって終端処理を行うと、SiC基板の最表面の下層にあるSi−C−Si−Cの格子間にトラップされた置換元素の面密度を高めることができる。
実施例において、以下の特徴を備えたMOSFETとIGBTを例に説明する。
実施形態の半導体素子は、n型又はp型の半導体基板と、前記半導体基板上に形成されたn型の第1半導体層とで構成されたSiC基板と、前記SiC基板表面に形成されたp型の第1半導体領域と
前記第1半導体領域の前記SiC基板表面に露出するように形成されたn型の第2半導体領域と、前記第1半導体領域の前記SiC基板表面に露出するように形成されたp型の第3半導体領域と、前記第1半導体領域の前記SiC基板表面に露出するように形成されたn型の第4半導体領域と前記第1半導体層及び前記第1半導体領域の前記SiC基板表面側に、前記第2半導体領域をまたがるように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1電極と、前記第2半導体領域及び前記第3半導体領域とオーミック接合をなす第2電極と、前記SiC基板の前記半導体基板 側の面(裏面)に形成された第3電極と、を備え、前記SiC基板と前記ゲート絶縁膜の界面において、前記SiC基板の最表面のSiとCのいずれか又は両方の元素が窒素原子単独、もしくは燐と砒素の中から選ばれる少なくとも1種の元素と窒素原子で置換されたことを特徴とする。
上記半導体素子がIGBTの場合は、第1電極は、ゲート電極であり、第2電極は、エミッタ電極であり、第3電極は、コレクタ電極である。
半導体素子の製造方法は、SiC基板を、窒素、燐と砒素の中から選ばれる1種以上元素を含む化合物を励起したガスを含む雰囲気で処理し、前記処理したSiC基板の面にゲート絶縁膜を形成し、前記雰囲気の酸素濃度が0.001ppm以下で、前記雰囲気の全圧が2.0Torr以上20Torr以下で、前記雰囲気のうち前記励起ガスの分圧が全圧の1/200以上1/10以下であり、前記処理の温度が0℃以上200℃以下であることを特徴とする。
図5は、本発明の第1の実施形態の高耐圧半導体 素子を示す断面概念図である。図5を参照して、本発明による半導体素子1は、縦型DiMOSFET(DoubleImplanted Metal−Oxide−Semiconductor Field−effect Transistor)であって、n型基板21、n型の第1半導体層22、p型の第1半導体領域23、n型の第2半導体領域24、p型の第3半導体領域25、p型のチャネル領域26、酸化膜27、ソース電極11、ゲート電極10および基板21の裏面側に形成されたドレイン電極12を備える。
まず、(0001)面(Si面)の六方晶系SiC基板(4H−SiC基板)を基板21として準備する。基板の導電型不純物の濃度は、例えば、6×1017/cm3といった値のものを準備する。
次に図11の概念図に示すようにp+型であるp型の第3半導体層28をエピタキシャル成長させる。厚さはたとえば0.6μmで基板側の0.4μmの濃度はたとえば4×1017/cm3で、表面側の0.2μmの濃度はたとえば1×1016/cm3である。p型不純物はたとえばアルミニウムを用いる。
この表面に窒素終端処理を行い、MOS構造を作成する。
SiO2/SiC界面の窒素分布をSIMSにて調べたが、実施例1と同等であった。
励起Nの代わりに、PH3(化合物)をプラズマ励起した励起Pを用いてSiC基板の表面処理を行ったこと以外は実施例1と同様である。
本実施例の半導体素子も安定性の高い置換型終端構造を実現する事ができる。移動度は窒素置換した場合よりも特性が良く、250cm2/Vsに達した。Pで終端を置換することで、窒素による終端処理よりも界面荒れが少なく、ゲート絶縁膜中に炭素由来の固定電荷がより発生し難いことが原因として挙げられる。
更にSiO2/SiC界面のP分布をSIMSにて調べると、丁度界面に於いて半値幅はおよそ0.2nmのピークを有しており、その濃度は0.9×1015/cm2であった。また、SiO2側のP濃度、SiC基板側のP濃度は、1012/cm2以下にまで急激に減少していることが分かった。
励起Nの代わりに、AsH3(化合物)をプラズマ励起した励起Asを用いてSiC基板の表面処理を行ったこと以外は実施例1と同様である。
本実施例の半導体素子も安定性の高い置換型終端構造を実現する事ができる。移動度は窒素置換した場合と同程度の200cm2/Vsに達した。
更にSiO2/SiC界面のAs分布をSIMSにて調べると、丁度界面に於いて半値幅はおよそ0.2nmのピークを有しており、その濃度は1.0×1015/cm2であった。また、SiO2側のAs濃度、SiC基板側のAs濃度は、1012/cm2以下にまで急激に減少していることが分かった。
終端処理において、処理温度を100℃、プラズマ励起N(或いは、プラズマ励起P、プラズマ励起As)の分圧を1.0Torr、表面処理時間を300秒、Neを多めに導入し全圧を20Torrにしたこと以外は、実施例1、変形例2,3と同様である。終端処理の温度と全圧を上げることによって、SiC基板処理面のエッチングも併せて行うことができ、処理面が平坦化する。処理面が平坦化することで、界面の荒れがさらに減少し、移動度は300cm2/Vs以上に高めることができる。プラズマ励起Nの場合は、320cm2/Vs、プラズマ励起Pの場合は、350cm2/Vs、プラズマ励起Nの場合は、300cm2/Vsが得られる。SiO2/SiC界面の窒素分布をSIMSにて調べたが、実施例1と同等であった。
終端処理するSiCの面方位が(000−1)面(C面)であること以外は実施例1、変形例2〜4と同様である。C面の終端処理を行うと、最表面のCを置換元素で終端処理することができる。C面を窒素で終端処理すると、Si面を窒素で終端処理したものに比べ安定した終端構造を得ることができ、終端の結合エネルギーは12eVとなる。
C面では、元々移動度がSi面に比べて高く出来るが、それを反映して、プラズマ励起Nの場合は、300cm2/Vs、プラズマ励起Pの場合は、275cm2/Vs、プラズマ励起Nの場合は、220cm2/Vsが得られる。更に平坦化できるプロセスを用いれば、プラズマ励起Nの場合は、400cm2/Vs、プラズマ励起Pの場合は、375cm2/Vs、プラズマ励起Nの場合は、320cm2/Vsに達する。SiO2/SiC界面の置換元素分布をSIMSにて調べたが、実施例1、変形例2〜4と同等であった。
終端処理するSiCの面方位が(11−20)面(A面)であり、励起Nの代わりに、NH3(化合物)とPH3(化合物)を1:1で分圧がそれぞれ1.0Torrになるように用いたこと以外は実施例1と同様である。A面の終端処理を行うと、最表面のSiとCを置換元素で終端処理することができる。この場合の、終端の結合エネルギーは10eVとなる。この時、270cm2/Vsの移動度が得られる。更に平坦化できるプロセスを用いれば、370cm2/Vsに達する。SiO2/SiC界面の置換元素分布をSIMSにて調べたが、実施例1と同等であった。
実施例1と同様のプロセスだが、基板をp型とすることで、絶縁バイポーラートランジスタIGBT(Insulated Gate Bipolar Transistor)とすることが出来る。実施例1のDiMOSFETとプロセスは同一でよい。
SiO2/SiC界面の置換元素分布をSIMSにて調べたが、実施例1と同等であった。
図16に変形例7の半導体素子の概念図を示す。SiC基板上に第1半導体層をエピタキシャル成長させる前に、SiC基板上にn+型であるn型第2半導体層35をエピタキシャル成長させ、第2半導体層35上に第1半導体層32をエピタキシャル成長させたこと以 外は実施例2と同様である。例えば、第2半導体層35を1μmとする。
第2半導体層35にはn型不純物として窒素が含まれておりその濃度は例えば5×1016/cm3である。第2半導体層35を導入することで、IGBTのオン・オフの切り替えを素早く行うことが出来るようになる。またオフ時のリークも減らせるので、IGBT高速動作時の消費電力低下に大きな役割を演じる。
SiO2/SiC界面の置換元素分布をSIMSにて調べたが、実施例1と同等であった。
2…変形例1にかかる半導体素子の概念図
3…実施例2にかかる半導体素子の概念図
4…変形例7にかかる半導体素子の概念図
10…ゲート電極
11…ソース電極
12…ドレイン電極
13…ポリシリコン
20…SiC基板
21…n型基板
22…n型の第1半導体層
23…p型の第1半導体領域(s:ソース、d:ドレイン)
24…n型の第2半導体領域
25…p型の第3半導体領域
26…チャネル間領域
27…ゲート絶縁膜
28…n型の第4半導体領域
30…SiC基板
31…p型基板
32…n型の第1半導体層
33…エミッタ電極
34…コレクタ電極
35…n型の第2半導体層
Claims (9)
- SiC基板と、
前記SiC基板上に形成されたゲート絶縁膜とを少なくとも具備し、
前記SiC基板と前記ゲート絶縁膜の界面において、前記SiC基板の最表面のSiとCのいずれか又は両方の元素の一部が窒素原子単独、もしくは燐と砒素の中から選ばれる少なくとも1種の元素と窒素原子とで置換され、
前記界面における前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素の面密度のピ−ク値の合計が1.22×10 14 /cm 2 以上2.44×10 15 /cm 2 以下であることを特徴とする半導体素子。 - SiC基板と、
前記SiC基板上に形成されたゲート絶縁膜とを少なくとも具備し、
前記SiC基板と前記ゲート絶縁膜の界面において、前記SiC基板の最表面のSiとCのいずれか又は両方の元素の一部が窒素原子単独、もしくは燐と砒素の中から選ばれる少なくとも1種の元素と窒素原子とで置換され、
前記界面における前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素の面密度がピ−クを有し、前記ピークの膜厚方向分布の半値幅が0.05nm以上0.25nm以下であることを特徴とする半導体素子。 - SiC基板と、
前記SiC基板上に形成されたゲート絶縁膜とを少なくとも具備し、
前記SiC基板と前記ゲート絶縁膜の界面において、前記SiC基板の最表面のSiとCのいずれか又は両方の元素の一部が窒素原子単独、もしくは燐と砒素の中から選ばれる少なくとも1種の元素と窒素原子とで置換され、
前記最表面のSiとCのいずれか又は両方の元素うち、前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素で置換された元素割合が1割以上であることを特徴とする半導体素子。 - 前記界面における前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素の面密度がピ−クを有し、前記ピークの膜厚方向分布の半値幅が0.05nm以上0.25nm以下であることを特徴とする請求項1または3に記載の半導体素子。
- 前記最表面のSiとCのいずれか又は両方の元素うち、前記窒素、燐と砒素の中から選ばれる少なくとも1種の元素で置換された元素割合が1割以上であることを特徴とする請求項1、2と4のいずれか1項に記載の半導体素子。
- 前記界面の前記SiC基板方位が(0001)面、(000−1)面又は(11−20)面であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体素子。
- 前記SiC基板の最表面のSiとCのいずれか又は両方の元素を置換する元素が、窒素のみの場合において、前記界面の前記SiC基板方位が(000−1)面であることを特徴とする請求項6に記載の半導体素子。
- 前記SiC基板の最表面のSiとCのいずれか又は両方の元素を置換する元素が、窒素原子および燐原子であってその比率がおよそ1:1である場合、及び置換する原子が窒素原子および砒素原子であってその比率がおよそ1:1である場合、前記界面の前記SiC基板方位が(11−20)面であることを特徴とする請求項7に記載の半導体素子。
- SiC基板を、N、N2、HN3、NF3、NCl3、P、P2、PH3、PF3、PCl3、As、As2、AsH3、AsF3とAsCl3の中から選ばれる1種以上の化合物を励起したガスを含む雰囲気で処理し、
前記処理したSiC基板の面にゲート絶縁膜を形成し、
前記雰囲気の酸素濃度が0.001ppm以下で、
前記雰囲気の全圧が2.0Torr以上20Torr以下で、
前記雰囲気のうち前記励起したガスの分圧が全圧の1/200以上1/10以下であり、
前記処理の温度が0℃以上200℃以下であることを特徴とする半導体素子の製造方法。
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Cited By (5)
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