JP5524103B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5524103B2
JP5524103B2 JP2011023599A JP2011023599A JP5524103B2 JP 5524103 B2 JP5524103 B2 JP 5524103B2 JP 2011023599 A JP2011023599 A JP 2011023599A JP 2011023599 A JP2011023599 A JP 2011023599A JP 5524103 B2 JP5524103 B2 JP 5524103B2
Authority
JP
Japan
Prior art keywords
termination
type
semiconductor
substitution
sic substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011023599A
Other languages
English (en)
Other versions
JP2012164788A (ja
Inventor
達雄 清水
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011023599A priority Critical patent/JP5524103B2/ja
Priority to US13/216,413 priority patent/US9324826B2/en
Publication of JP2012164788A publication Critical patent/JP2012164788A/ja
Application granted granted Critical
Publication of JP5524103B2 publication Critical patent/JP5524103B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/0425—Making electrodes
    • H01L21/044—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

半導体素子及びその製造方法に関する。
従来、半導体ＳｉＣを用いたＭＯＳＦＥＴのＳｉＣ基板／ＳｉＯ２絶縁膜界面を作成するに際し、半導体ＳｉＣ基板表面に水素終端を施し、表面酸化を行うこと、或いは、絶縁膜を堆積製膜することで、ＳｉＯ２絶縁膜を形成している。この時、ＳｉＣ基板表面の水素終端は簡単に外れ、酸素が基板の内側に入り込み酸化が進行する。
ＳｉＣ基板表面の酸化は、表面近傍のＳｉ−Ｃボンド間に酸素が入り込み、ボンド間２配位の酸素が形成されることで起こると考えられる。この時、最表面の元素の裏側には幾つものボンド（バックボンドと呼ぶことにする）が存在するので、表面近傍、或いは、奥行き方向に、ランダムに酸素が入り込むことになり、界面が酸化とともに荒れてしまう。酸素が存在する以上、この事実を変えることは出来ず、ＳｉＯ２絶縁膜の形成段階から界面が荒れ始めることになる。更に、ＳｉＣ基板では、炭素原子がＣＯなどの形で放出され、ＳｉＯ２絶縁膜中に炭素原子が拡散してしまうことになる。このように、従来のように水素終端したＳｉＣ基板上に、直接的に酸化膜を形成すると、（１）表面の荒れ、（２）界面ダングリングボンドの増加、（３）基板構成炭素の絶縁膜への拡散という、３つの問題が発生してしまう。これらの３つの問題は、ＳｉＯ２膜形成の場合だけではなく、酸化物絶縁膜（例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯなど）や酸窒化物絶縁膜（例えばＡｌＯＮ、ＨｆＳｉＯＮなど）を形成する場合であっても同様に発生してしまう問題である。この問題は、水素終端が外れて活性になったＳｉＣ表面に、酸素が到達することによって、発生する問題である。
Ｄａｉ Ｏｋａｍｏｔｏ ｅｔ ａｌ． ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ．，ｖｏｌ．３１，ｎｏ．７，ｐｐ．７１０−７１２，Ｊｕｌｙ ２０１０．
本発明の実施形態は、このような問題点に鑑みて成されたものであり、十分に強いＳｉＣ基板表面の終端構造、その作成方法、及びそれを用いた半導体素子を提供することを目的とする。
実施形態の半導体素子は、半導体ＳｉＣ基板と、前記半導体ＳｉＣ基板上に形成されたゲート絶縁膜とを少なくとも具備し、前記ＳｉＣ基板と前記ゲート絶縁膜の界面において、前記ＳｉＣ基板の最表面のＳｉとＣのいずれか又は両方の元素の一部が燐と砒素の中から選ばれる少なくとも１種の元素で置換されたことを特徴とする。
ＳｉＣ基板のＳｉ面を窒素終端したＳｉ面のバンド構造である。 ＳｉＣ基板のＣ面を窒素終端したＣ面のバンド構造である。 ＳｉＣ基板のＳｉ面の構造式である。 横型ｎＭＯＳＦＥＴの概念図である。 実施例１にかかる半導体装置の概念図である。 実施例１にかかる半導体装置の製造プロセスを示す概念図である。 実施例１にかかる半導体装置の製造プロセスを示す概念図である。 実施例１にかかる半導体装置の製造プロセスを示す概念図である。 実施例１にかかる半導体装置の製造プロセスを示す概念図である。 実施例１にかかる界面と面密度との関係図である。 変形例１にかかる半導体装置の製造プロセスを示す概念図である。 変形例１にかかる半導体装置の製造プロセスを示す概念図である。 変形例１にかかる半導体装置の製造プロセスを示す概念図である。 変形例１にかかる半導体装置の製造の概念図である。 実施例２にかかる半導体装置の製造の概念図である。 変形例７にかかる半導体装置の製造の概念図である。
ＳｉＣ基板の（０００１）面、即ちＳｉ面では、最表面のＳｉは３つのＣとバックボンドでつながっており、表面には一つのダングリングボンドを持っている。従来は、このダングリングボンドを、表面ＨＦ処理により水素終端する。
われわれは、従来用いている水素終端よりも安定な表面終端構造を見出すべく、様々な終端物質と終端構造の組み合わせを、第一原理計算を用いて考察した。ここで、第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、Ｃ、Ｎ、Ｐ、Ａｓなど、Ｓｉ以外の物質は、バンダ−ビルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。裏面は水素終端構造として、Ｓｉ面の表面構造を作り、安定構造を計算により求めた。同様にして、（０００−１）面、即ちＣ面の計算、及び、（１１−２０）面、即ちＡ面の計算も行った。Ｓｉ面の終端構造の説明を行い、その後、Ｃ面、Ａ面の終端構造について記述する。Ｃ面、Ａ面については、Ｓｉ面との違いを中心に説明を行う。
Ｓｉ面での計算の結果、ダングリングボンドを終端処理するのではなく、最表面ＳｉをＮ（窒素）、Ｐ（燐）又はＡｓ（砒素）によって置換することによって、非常に安定化することを初めて見出した。最表面Ｓｉを上記元素によって置換すると、置換する元素の３本のボンドはそれぞれ最表面Ｓｉが結合していたCと結合するため、安定かつ反応性の低い面が形成される。
実施形態の終端構造が出来ると、表面は安定化する理由は、ダングリングボンドにあった電子が、価電子帯にまで落ちてくるためである。
以下、Ｓｉを置換する窒素、燐又は砒素を置換元素と記載し、特に記載が無い限り、２種類以上の元素の組み合わせも置換元素に含む。また、実施形態の終端構造は、最表面Ｓｉ原子を置換することで得られる終端構造であるので、最表面格子点置換型終端（略して置換型終端）と呼ぶことにする。
従来、Ｓｉ面において、窒素は、３つの最表面Ｓｉの中心位置（Ｈ３サイトと呼ばれている）に物理吸着すると言われていた。この時、最表面Ｓｉのダングリングボンドはそのボンド方向が、大きく歪んでしまうため、実のところ、それ程安定では無い。そして、同等のＨ３サイトの間を１．０ｅＶ程度の障壁を持って、簡単にホッピングしてしまうことが分かっている。つまり、この物理吸着した表面構造は、終端構造としては、不安定であり、酸素があれば、表面酸化が始まってしまう。特に問題なのは、表面のカバレッジが低いことである。カバレッジが低いことから、カバーしきれない弱い部分が出来てしまい、実施形態の置換型終端に比較して、著しく耐酸化性が弱い。Ｈ３サイトへの窒素の吸着のエネルギーは水素終端と殆ど変わりなく、数ｅＶである。つまり、水素終端並みという並の利得であり、水素終端よりもカバレッジが低いので、ト−タルでは、水素終端よりも耐酸化性は弱い。
実施形態の置換型終端は、置換元素が基板に３本のボンドで結合しているため、従来の水素終端（水素終端は１本のボンドで結合している）に比べて、著しく安定である。従って、置換元素がホッピングして表面を動き回れるようなことはない。また、Ｈ３位置に比べて、３倍の面密度でＮが結合しており、Ｓｉ面がより強く終端出来る。水素終端に比べ、結合が数倍で、カバレッジが同等となる。この構造を作るには、最表面Ｓｉと置換元素とを反応させて、置き換える必要があるが、置換することで、エネルギー的に安定化するので、一旦出来てしまえば非常に安定である。
図１に、窒素終端したＳｉ面のバンド構造を示す。同様に図２は窒素終端したＣ面のバンド構造である。計算によると、結合エネルギーにして、７ｅＶ以上であり、一旦出来た置換型終端は非常に安定であることが分かる。水素終端のＳｉ−Ｈの結合エネルギーは数ｅＶであり、実施形態の置換型終端よりも結合エネルギーが非常に低い。また、他の置換元素によって終端したバンド構造や、置換元素によって終端したＡ面のバンド構造も、図示しないが、同様に結合エネルギーが高く、置換型終端は非常に安定している。
実施形態の置換型終端は、表面を密に覆い、ダングリングボンドを減らすことから、表面での反応性が非常に低くなくなる。そのため、終端後に、表面近傍が高温になる処理（例えばＳｉＣのＭＯＳＦＥＴのゲート酸化膜を焼き固めるための１０５０℃の高温プロセス、或いは、ソース領域などのドーパントを活性化するための１６００℃のアニールプロセスなど）にて、酸素がＳｉＣ基板近傍に来ても、基板と酸素の反応は非常に起こりにくい。水素終端処理を施した基板であれば、８００℃程度のアニ−ルであってもすべての水素終端が外れてしまうため、水素終端後の半導体製造プロセスによって基板が酸化してしまう。このように、この実施形態の置換型終端は非常に安定であり、酸素による表面（界面）荒れを回避することが出来る。また、ＳｉＣ基板中に酸素が入り込むことがないので、基板中の炭素原子がゲート絶縁膜中に拡散する心配もなくなり、基板ＳｉＣとゲート絶縁膜ＳｉＯ２との相互拡散が発生しない。
実施形態の置換型終端では、ギャップ中にあった、ダングリングボンドを消滅させることが出来ることが、計算により初めて分かった。つまり、例えば固定電荷となってＭＯＳＦＥＴのチャネルを通る電子（或いはホ−ル）の移動度を低下させてしまう散乱源を消滅させることが出来ることになる。
ＳｉＣのＳｉ面は、図３の構造式ように、最表面にＳｉ（黒丸）が並び、直ぐ下の面にＣ（白丸）が並んでいる。この最表面のＳｉが置換元素で置き換わった状態が実施形態の置換型終端である。この時の窒素の面密度は、１原子÷ユニットセルの面積＝１÷（格子定数ａ×格子定数ａ×√３÷２）＝１．２２×１０１５／ｃｍ２となる。
実施形態の置換型終端は安定で効果的なので、Ｓｉ面のうち１割程度（面密度０．１２２×１０１５／ｃｍ２）を置換型終端とすると、酸化を抑えたり、相互拡散を抑えたりするという意味では、十分に有効である。従って、最表面のＳｉのうち１割以上を置換元素で置き換えた構造が好ましい。４割（面密度０．４８８×１０１５／ｃｍ２）以上を置換元素で置き換えれば、１００％置き換えた場合（この場合が最も好ましい）に近い効果が得られることが分かっているので、更に好ましい。また、高い温度かつ高い置換元素（Ｎ、Ｐ、Ａｓから選ばれた元素）分圧で終端処理した場合には、最表面Ｓｉ層とその下層のＣ層の間にもＮ、Ｐ、Ａｓから選ばれた置換元素をトラップすることができるようになる。その場合、Ｓｉ−Ｃ−Ｓｉ−Ｃという組み合わせに２つの元素（Ｎ、Ｐ、Ａｓから選ばれた元素）をトラップすることが出来る。このトラップによって、トラップされた置換元素の面密度を１．２２×１０１５／ｃｍ２とすることができる。つまり、元素の置換とトラップによって、面密度が２．４４×１０１５／ｃｍ２にまで元素が導入される可能性がある。この置換元素トラップ構造も、置換元素は３配位となり安定であり、置換型終端を強化する構造と捕らえることも出来る。以上から、置換元素の面密度としては、０．１２２×１０１５／ｃｍ２以上、２．４４×１０１５／ｃｍ２以下が好ましく、０．４８８×１０１５／ｃｍ２以上、１．２２×１０１５／ｃｍ２以下が更に好ましい
本実施形態の置換元素は、ＳｉＯ２／ＳｉＣ基板の界面丁度に存在することになる。ＳｉＯ２側の置換元素、ＳｉＣ基板側の置換元素とも、桁違いに少ないことが求められる。何故なら、ＳｉＯ２側に置換元素があると、そこにトラップが出来るからである。またＳｉＣ側に上記のように多量に置換元素があると、ｎ型化してしまうので、ノーマリーオンのＭＯＳ界面が出来てしまうからである。ＳｉＯ２側、ＳｉＣ基板側とも、チャネルに影響を及ぼさないようにするには、面密度にして、１．０×１０１２／ｃｍ２以下が望まれる。
界面における膜厚方向の置換元素の面密度は、界面位置でピークを有することになり、ピークの膜厚方向分布の半値幅は１ｎｍ以下であり、より好ましくは、０．２５ｎｍ以下である。ピークが界面丁度にあるなら、半値幅は０．０５ｎｍ以上になる。よって、半値幅は０．０５ｎｍ以上、１．０ｎｍ以下であり、より好ましくは、０．０５ｎｍ以上、０．２５ｎｍ以下である。
また、実施形態の置換型終端を作る付加的なメリットとして、基板表面の「ステップ」や「荒れ」などはエッチングされて、処理前より平坦性の高いテラス構造が出来るようにすることも出来る。つまり、界面をより平坦な構造へと変化させることが可能となる。従来の水素終端では、水素終端が外れ、表面荒れが進行していたため、表面処理に意味は実質的に無かった。しかし、実施形態の方法では、絶縁膜形成過程で表面荒れが発生しないので、初期段階の表面平坦化が、最終的な基板／ゲート絶縁膜界面の平坦性にそのまま反映することになる。平坦性は、チャネルを通る電荷の散乱を防ぐ意味で、非常に有効である。
従来の水素終端から出発して、熱酸化によりＳｉＯ２を作成した場合の移動度は、製膜直後で、１００ｃｍ２／Ｖｓ程度である。しかし、電極作成プロセス、水素中アニールなどを経て得られる移動度は、１０ｃｍ２／Ｖｓ程度まで落ちてしまう。また、電極プロセスなどを行った後に、ＮＯ、ＰＯＣｌ３などによりアニールすることにより、移動度が向上して、４０ｃｍ２／Ｖｓ、８９ｃｍ２／Ｖｓまで特性を向上させることが出来る。
それに対して、図４に示すように横型のｎＭＯＳＦＥＴ構造（図中のｓ、ｄはそれぞれソース、ドレインを意味する）を作り、移動度測定を行った。実施形態の方法に従って、ＳｉＣ基板を置換元素により終端した後に、ＣＶＤにてＳｉＯ２を堆積製膜して、Ｎｉを製膜して、ＮｉＳｉのサリサイドプロセスを通した後の時点で、窒素、燐、砒素終端のいずれの場合も、移動度を２００ｃｍ２／Ｖｓ以上に高めることが出来ている。ここで、温度を20℃、プラズマ励起Ｎ原子（或いは、プラズマ励起Ｐ原子、プラズマ励起Ａｓ原子でも同様）分圧を１．０Ｔｏｒｒ（１Ｔｏｒｒ＝１０１３２５Ｐａ／７６０＝１３３．３２２３６８４Ｐａ）、表面処理時間は６０秒としている。全圧は、Ｎｅを導入し、１０Ｔｏｒｒとした。Ｓｉ面を使った場合は、燐終端の場合が最も良く、移動度は２５０ｃｍ２／Ｖｓに達している。これは、界面の荒れが起きていないこと、ゲート絶縁膜中に炭素由来の固定電荷が発生していないことが原因と考えられる。
更に、ＳｉＣ基板表面を平坦化させる工夫を取り入れると、移動度は、３００ｃｍ２／Ｖｓ以上に高めることが出来る。平坦化には、温度と処理時間と、全圧が効いている。温度を１００℃、プラズマ励起Ｎ原子（或いは、プラズマ励起Ｐ原子、プラズマ励起Ａｓ原子でも同様）分圧を１．０Ｔｏｒｒ、表面処理時間を３００秒に延長した。全圧は、Ｎｅを多く導入し、２０Ｔｏｒｒとした。
また、実施形態の置換型終端は絶縁膜と安定した界面を形成することができる。そのため、ＳｉＣ基板から絶縁膜中へのＣの拡散を抑えることができるため、絶縁膜中のＣ濃度を０．５ａｔ％以下にすることができる。
実施形態の置換型終端を実現するには、置換元素に大きなエネルギーを与え、ＳｉＣ表面に置換元素が急激に到達しないようにして、かつ、置換元素がＳｉＣ基板内部に入り込まないようにすることが同時に必要である。今回、安定な終端構造を、ミクロに理解することが出来たため、実施形態の置換型終端構造を実現するためのプロセス工夫を見出すことができた。
置換元素に大きなエネルギーを与えるには、Ｎ、Ｐ、Ａｓなどを励起した形で導入することが有効である。例えば、Ｎ、Ｎ２、ＨＮ３、ＮＦ３、ＮＣｌ３、Ｐ、Ｐ２、ＰＨ３、ＰＦ３、ＰＣｌ３、Ａｓ、Ａｓ２、ＡｓＨ３、ＡｓＦ３、ＡｓＣｌ３などの酸素を含まない化合物の中から選ばれる１種以上の化合物を励起したガスを含む雰囲気下で終端処理を行う。この時、特に、酸素や水など、酸素原子の含有量を極力少なくする必要があるため、励起ガスには置換元素を含み酸素を含まない化合物を励起したガスを用いる。これらの励起ガスを用いると実施形態の３配位の置換型終端構造を得ることができる。酸素を添加すると、酸化が先行して始まってしまうため、酸化された表面は実施形態の終端構造にすること出来ない。精度の悪い原料ガスなどを用いると、処理雰囲気中に酸素原子が含まれることがあるが、終端を処理する雰囲気に多くても０．００１ｐｐｍ以下の酸素濃度に、高精度に精製した原料ガスを用いることが肝要である。終端処理で多く用いられているＮＯやＮ２Ｏによる窒素の導入やＰＯＣｌ３によるＰの導入などは、酸素を含んだ化合物を用いるため、実施形態の終端処理に用いることはできない。なお、励起の手段は特に問わない。典型的には、電界をかけてプラズマ状態にすれば良い。また、高温のＷ電極に高速で当てることで、高エネルギーの状態に励起する方法も有効である。
ここで、ＮＨ３、ＮＦ３、ＮＣｌ３などのように、Ｈ、Ｆ、Ｃｌなど最表面Ｓｉの一つのダングリングボンドを終端する物質を励起したガスに混入しても構わない。これらの化合物による終端構造よりも実施形態の置換型終端の方が安定であるので、Ｈ終端などが出来ても、実施形態の置換型終端へと進行していくためである。
また、ＳｉＣ表面に置換元素が急激に到達しないようにして、かつ、置換元素がＳｉＣ基板内部に入り込まないようにすることに関連して、重要となるのが、上記励起窒素などの移動できる平均距離（平均自由工程）を短くすることである。出来る限り低温にすること、そして、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ，Ｘｅなどの不活性ガスによって希釈することである。基本的には、出来る限り低温、低圧雰囲気での表面処理がベストである。これらが高いと、表面内部に窒素が入り込み、表面近傍の窒化が始まってしまう。また、Ｈｅなどで希釈することで、励起Ｎなどの活性は生かしつつ、あまり動き回れないようにする。更に、Ｈｅなどは、表面の空きスペースとも言うべき、Ｈ３サイトを覆ってくれるので、窒素原子などがＨ３サイトから奥に向かって入り込むことを阻止してくれる効果もある。
具体的には、温度を０℃以上２００℃以下、励起置換ガス分圧を０．１Ｔｏｒｒ以上２．０Ｔｏｒｒ以下、全圧を２．０Ｔｏｒｒ以上２０Ｔｏｒｒ以下、表面処理時間は１０秒以上６００秒以下とすれば実現できる。励起置換ガス分圧は低く、かつ、十分な量のＨｅなどの希釈ガスが存在する方が良いので、励起置換ガス分圧／（希釈ガス分圧＋励起置換ガス分圧）＝０．００５以上０．１以下であることが好ましい。
具体的には、温度を２０℃、プラズマ励起Ｎ原子分圧を１．０Ｔｏｒｒ、全圧は、Ｎｅを導入し、１０Ｔｏｒｒ、表面処理時間は６０秒。この時、励起Ｎ分圧／（希釈ガス分圧＋励起Ｎ分圧）＝０．１である。
さらに、上記の条件の中で、高温、高い励起置換ガス分圧、かつ長い処理時間にて終端処理を行うと、実施形態の終端処理だけでなく処理面の平坦化も行うことができる。
表面平坦化には、温度を１００℃以上２００℃以下、励起置換ガス分圧は同様に０．１Ｔｏｒｒ以上２．０Ｔｏｒｒ以下、全圧を１０Ｔｏｒｒ以上２０Ｔｏｒｒ以下、表面処理時間は２００秒以上６００秒以下とすれば実現できる。全圧は高く、かつ、十分な量のＨｅなどの希釈ガスが存在する方が良いので、励起置換ガス分圧／（希釈ガス分圧＋励起置換ガス分圧）＝０．００５以上０．１以下であることが好ましい。
また、上記条件によって終端処理を行うと、ＳｉＣ基板の最表面の下層にあるＳｉ−Ｃ−Ｓｉ−Ｃの格子間にトラップされた置換元素の面密度を高めることができる。
平坦化には、温度と処理時間と、全圧が効いている。具体的には、温度を１００℃、プラズマ励起Ｎ原子分圧を１．０Ｔｏｒｒ、表面処理時間は３００秒。全圧は、Ｎｅを多く導入し、２０Ｔｏｒｒとした。この時、励起Ｎ分圧／（希釈ガス分圧＋励起Ｎ分圧）＝０．０５である。
なお、実施形態の置換型終端にかかる処理を手動設定して行ってもよいし、自動化するシステムを半導体製造装置に組み込んでもよい。
ここで、Ｓｉ面に関して、窒素、燐、砒素による終端の安定度の順番を計算から調べると、Ｐ、Ｎ、Ａｓの順番であった。Ｓｉ面は、Ｐ終端がベストであり、Ｎ、Ａｓ終端が続く。
以上は、ＳｉＣ基板、Ｓｉ面について考察したが、Ｃ面についても同様の考察が出来る。大きな違いは、Ｃ面の最表面元素であるＣを置換元素に置換して置換型終端にすることによって、Ｓｉ面よりも安定な置換型終端を形成することができることである。Ｃ面の置換型終端も、基板に三本のボンドで結合しているため、著しく安定である。結合エネルギーにして、１２ｅＶ以上であり、一旦出来た置換型終端は非常に安定であることが分かる。あとは、同様であった。Ｃ面に関して、窒素、燐、砒素による終端の安定度の順番を計算から調べると、Ｎ、Ｐ、Ａｓの順番であった。Ｃ面は、Ｎ終端がベストであり、Ｐ、Ａｓ終端が続く。
Ａ面についても同様の考察が出来る。大きな違いは、最表面にＳｉとＣの両方が存在していることである。この構造は、基板に三本のボンドで結合していることは同じであるため、Ａ面の置換型終端もやはり著しく安定である。結合エネルギーにして、１０ｅＶ以上であり、一旦出来た置換型終端は非常に安定であることが分かる。あとは、同様であった。Ａ面に関して、窒素、燐、砒素による終端の安定度の順番を計算から調べると、Ｎ、Ｐ、Ａｓの順番であったが、Ｎ終端とＰ終端はほぼ同等であった。更に詳細に調べてみると、ＳｉをＰで置換し、ＣをＮで置換した場合が最も安定であった。つまり、Ｎ量とＰ量を同等に供給することで、最安定な終端構造が出来ることがわかる。この状態が一番安定であるので、例えば励起Ｎと励起Ｐを同等量だけ導入して表面処理を行えば、Ｎ量とＰ量とが１：１で表面終端した構造が出来ると考えてよい。
以下、実施例により実施形態の半導体素子を具体的に説明する。
実施例において、以下の特徴を備えたＭＯＳＦＥＴとＩＧＢＴを例に説明する。
実施形態の半導体素子は、ｎ型又はｐ型の半導体基板と、前記半導体基板上に形成されたｎ型の第１半導体層とで構成されたＳｉＣ基板と、前記ＳｉＣ基板表面に形成されたｐ型の第１半導体領域と
前記第１半導体領域の前記ＳｉＣ基板表面に露出するように形成されたｎ型の第２半導体領域と、前記第１半導体領域の前記ＳｉＣ基板表面に露出するように形成されたｐ型の第３半導体領域と、前記第１半導体領域の前記ＳｉＣ基板表面に露出するように形成されたｎ型の第４半導体領域と前記第１半導体層及び前記第１半導体領域の前記ＳｉＣ基板表面側に、前記第２半導体領域をまたがるように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１電極と、前記第２半導体領域及び前記第３半導体領域とオーミック接合をなす第２電極と、前記ＳｉＣ基板の前記半導体基板側の面（裏面）に形成された第３電極と、を備え、前記ＳｉＣ基板と前記ゲート絶縁膜の界面において、前記ＳｉＣ基板の最表面のＳｉとＣのいずれか又は両方の元素が窒素、燐と砒素の中から選ばれる少なくとも１種の元素で置換されたことを特徴とする。
上記半導体素子がＭＯＳＦＥＴの場合は、第１電極は、ゲート電極であり、第２電極は、ソース電極であり、第３電極は、ドレイン電極である。
上記半導体素子がＩＧＢＴの場合は、第１電極は、ゲート電極であり、第２電極は、エミッタ電極であり、第３電極は、コレクタ電極である。
また、実施形態の半導体素子の製造方法は以下の特徴を備える。
半導体素子の製造方法は、ＳｉＣ基板を、窒素、燐と砒素の中から選ばれる１種以上元素を含む化合物を励起したガスを含む雰囲気で処理し、前記処理したＳｉＣ基板の面にゲート絶縁膜を形成し、前記雰囲気の酸素濃度が０．００１ｐｐｍ以下で、前記雰囲気の全圧が２．０Ｔｏｒｒ以上２０Ｔｏｒｒ以下で、前記雰囲気のうち前記励起ガスの分圧が全圧の１／２００以上１／１０以下であり、前記処理の温度が０℃以上２００℃以下であることを特徴とする。
（実施例１）
図５は、本発明の第１の実施形態の高耐圧半導体素子を示す断面概念図である。図５を参照して、本発明による半導体素子１は、縦型ＤｉＭＯＳＦＥＴ（ＤｏｕｂｌｅＩｍｐｌａｎｔｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、ｎ型基板２１、ｎ型の第１半導体層２２、ｐ型の第１半導体領域２３、ｎ型の第２半導体領域２４、ｐ型の第３半導体領域２５、ｐ型のチャネル領域２６、酸化膜２７、ソース電極１１、ゲート電極１０および基板２１の裏面側に形成されたドレイン電極１２を備える。
具体的には、導電型がｎの炭化ケイ素（ＳｉＣ）からなるｎ型基板２１の表面上には、ｎ−エピタキシャル層であるｎ型の第１半導体層２２が形成されている。ｎ型の第１半導体層２２は、導電型がｎ型の炭化ケイ素からなり、例えばその厚みは１０μｍである。また、ＳｉＣエピタキシャル成長層としてのｎ型の第１半導体層２２におけるｎ型の導電性不純物である窒素の濃度としては、５×１０１５／ｃｍ３という値を用いることができる。
このｎ型の第１半導体層２２の表面層には、導電型がｐ型の第１半導体領域２３が互いに間隔を隔てて形成されている。第１半導体領域２３の内部においては、第１半導体領域２３の表面層にｎ＋型であるｎ型の第２半導体領域２４が形成されている。また、この第２半導体領域２４に隣接する位置には、ｐ＋型であるｐ型の第３半導体領域２５が形成されている。第２半導体領域２４から第１半導体層２２に向かう部分２６が、ゲート電極１０への電圧印加によって電流の流れオンオフが起こるチャネルとなる。
一方の第２半導体領域２４上から、第１半導体領域２３、２つの第１半導体領域２３の間において露出する第１半導体層２２、他方の第１半導体領域２３、および、他方の第２半導体領域２４上にまで、絶縁膜としてのゲート絶縁膜２７が形成されている。第３半導体領域２５上にはゲート絶縁膜２７は形成されていない。
このゲート絶縁膜２７を作成する前の第１半導体領域２３の表面を実施形態にかかる置換型終端処理を行うことで、半導体素子の特性の向上を図っている。
ゲート絶縁膜２７上にはゲート電極１０が形成されている。また、第２半導体領域２４および第３半導体領域２５上にはソース電極１１が形成されている。そして、ｎ型基板２1の裏面には、ドレイン電極１２が形成されている。
図６〜９に詳細な作成プロセスの概念図を示す。
まず、（０００１）面（Ｓｉ面）の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）を基板２１として準備する。基板の導電型不純物の濃度は、例えば、６×１０１７／ｃｍ３といった値のものを準備する。
次に、ｎ型基板２１上にｎ型の第１半導体層２２を形成する。このｎ型の第１半導体層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程においては、原料ガスとしてたとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。このようにして、図６の概念図に示すような構造を得る。
このｎ型の第１半導体層２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、このｎ型の第１半導体層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５／ｃｍ３といった値を用いることができる。また、ｎ型の第１半導体層２２の厚みは０．５μｍ以上２０μｍ以下としてもよい。
次に、イオン注入工程を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を第１半導体層２２に注入することにより、第１半導体領域２３を形成する。また、用いた酸化膜を除去した後、再度新たなパタ−ンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、図７の概念図に示すように当該酸化膜をマスクとして、ｎ型の導電性不純物を所定の領域に注入することにより、第２半導体領域２４を形成する。また、同様の手法を用いて、導電型がｐ型の導電性不純物を注入することにより、第３半導体領域２５を形成する。
なお、上記第１半導体領域２３における導電性不純物の濃度は、例えば、１×１０１６／ｃｍ３とすることが出来る。Ａｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、８０ｋｅＶとすることができる。ここでは、３００℃に基板を加熱した。上記第１半導体領域２３における導電性不純物の濃度は、１×１０１３／ｃｍ３以上５×１０１７／ｃｍ３以下とすることができるが、より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下とすることができる。チャネル領域２６を含んでいるので、閾値を安定化させ、移動度を大きくすることが求められる。それ故、あまり高濃度のドープはしない。
また、上記第２半導体領域２４における導電性不純物の濃度は、例えば、５×１０１６／ｃｍ３とすることが出来る。Ｎイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、４０ｋｅＶとすることができる。ここでは、３００℃に基板を加熱した。上記第２半導体領域２４における導電性不純物の濃度は、１×１０１４／ｃｍ３以上１×１０１８／ｃｍ３以下とすることができるが、より好ましくは５×１０１５／ｃｍ３以上５×１０１７／ｃｍ３以下とすることができる。
同様に、上記第３半導体領域２５における導電性不純物の濃度は、例えば、５×１０１６／ｃｍ３とすることが出来る。Ａｌイオンの注入の条件としては、例えば、１×１０１５／ｃｍ２、４０ｋｅＶとすることができる。ここでは、３００℃に基板を加熱した。上記第３半導体領域２５における導電性不純物の濃度は、１×１０１４／ｃｍ３以上１×１０１８／ｃｍ３以下とすることができるが、より好ましくは５×１０１５／ｃｍ３以上５×１０１７／ｃｍ３以下とすることができる。
注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件を用いることができる。このようにして、図７に示す構造を得る。この時、ＳｉＣ内部に導入されたドーパントの活性化が実現できるが、殆ど拡散はしない。
次に、ＳｉＣ基板２０の表面処理を行う。ここで言う表面とはＳｉＣ基板２０のうち、後にゲート絶縁膜２７を成膜する面であるｐ領域２３が形成された面を意味する。具体的には、温度を２０℃、プラズマ励起Ｎ原子分圧を１．０Ｔｏｒｒ、全圧は、Ｎｅを導入し、１０Ｔｏｒｒ、表面処理時間は60秒での表面処理を行った。この時、励起Ｎ分圧／（希釈ガス分圧＋励起Ｎ分圧）＝０．１である。
この表面処理を終えた後、ゲート絶縁膜形成工程を実施する。具体的には、第１半導体層２２、第１半導体領域２３、第２半導体領域２４、第３半導体領域２５の全体に覆うようにゲート絶縁膜２７を形成する。このゲート絶縁膜２７を形成するために、たとえば電子ビ−ムによる蒸着により行った。その他、ＣＶＤ法、スパッタ−法など、様々な方法により行うことが出来る。また、酸化膜は高誘電体膜（Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＯＮ、ＨｆＳｉＯＮなど）でも良い。また、ＳｉＯ２膜と上記高誘電体膜との積層膜も有効である。続いて、１０５０℃、Ｎ２／Ａｒ中、加熱時間１分という条件にて、酸化膜を緻密化する。こうして、図８の概念図に示す構造を得る。
次に、電極形成工程を実施する。具体的には、上記ゲート絶縁膜２７上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、第２半導体領域２４およびｐ＋領域２５上に位置するゲート絶縁膜２７の部分をエッチングにより除去する。この後、レジスト膜上および当該ゲート絶縁膜２７に形成された開口部内部において第２半導体領域２４および第３半導体領域２５とオーミック接合するように金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。
ここで、導電体としては、たとえばＮｉＳｉを用いることができる。この結果、図９に示すように、ソース電極１１を得ることができる。
その後、ゲート絶縁膜としてのゲート絶縁膜２７上にゲート電極１０を形成する。例えば、ｎ型ポリシリコンなどで良い。また、ソース電極もｎ型ポリシリコンとして、ソース電極、ゲート電極とも、Ｎｉをつけることで、ＮｉＳｉのサリサイドプロセスにすることも可能である。また、低抵抗化のために、ポリシリコンのフルシリサイド化も有効である。
また、ｎ型基板２１の裏面上にドレイン電極１２（図５参照）を形成する。このようにして、図５の概念図に示す半導体素子を得ることができる。ここで、裏面電極に関して、従来の電極構成、例えば、Ｎｉ電極などを使うと、８００℃を越える、高温過程（８００℃〜１６００℃）が必要になる。しかし、実施形態の半導体素子では、ＳｉＣ／絶縁膜界面が強固であるため、１６００℃の裏面電極形成プロセスを通しても全く問題が生じない。
本実施例では、ＳｉＣ／ゲート絶縁膜の界面を作成するに際し、ＳｉＣ表面を前もって窒素終端している。その結果、（１）十分に低い界面準位（１×１０９／ｃｍ２オーダー）、（２）界面ラフネスの低減（ＴＥＭ像では、チャネル領域全体に亘り、１モノレイヤーオーダーで平坦になっている）（３）Ｃの絶縁膜への放出回避（絶縁膜中の炭素濃度は、０．０００１ａｔ％以下であった）。
更にＳｉＯ２／ＳｉＣ界面の窒素分布をＳＩＭＳにて調べると、丁度界面に於いて半値幅はおよそ０．２ｎｍのピークを有しており、その濃度は１．０×１０１５／ｃｍ２であった。また、ＳｉＯ２側の窒素濃度、ＳｉＣ基板側の窒素濃度は、１０１２／ｃｍ２以下にまで急激に減少していることが分かった。
その結果、移動度が大きく向上しており、２２５ｃｍ２／Ｖｓであった。また、絶縁特性が大きく向上しており、ゲートリークが殆ど起こらないことが確認できた。更に、ＴＤＤＢ（３００℃という高温で、数時間、ＭＶ／ｃｍオーダーの高電界を印加しても、絶縁膜の破壊は全く起こらなかった）、ＢＴＩ（動作時の閾値シフトは殆どない）などの信頼性も大きく向上していた。
（変形例１）
次に図１１の概念図に示すようにｐ＋型であるｐ型の第３半導体層２８をエピタキシャル成長させる。厚さはたとえば０．６μｍで基板側の０．４μｍの濃度はたとえば４×１０１７／ｃｍ３で、表面側の０．２μｍの濃度はたとえば１×１０１６／ｃｍ３である。ｐ型不純物はたとえばアルミニウムを用いる。
次に図１２の概念図に示すようにイオン注入マスク１３を形成する。たとえばポリシリコン膜を成長させ、所定のレジストマスクプロセスを経た後、ポリシリコン膜のパターニングを行う。その際ポリシリコンのエッチング条件を異方性の強い条件たとえばリアクティブイオンエッチングで形成する。エッチングが異方的であるためマスクは矩形にパターニングされる。このイオン注入マスクを用いて窒素をイオン注入し、ｐ＋エピ層をｎ型に転換させてｎ型の第４半導体領域２９として下地のｎ−エピ層につなげる。また、第３半導体層２８のうち、マスクによってｎ型に転換されなかった領域をｐ型の第１半導体領域２３とする。
次に図１３に示すようにマスクとイオン注入プロセスにより第２半導体領域２４と第３半導体領域２５には、それぞれＮとＡｌをイオン注入により導入する。
この表面に窒素終端処理を行い、ＭＯＳ構造を作成する。
ＳｉＯ２／ＳｉＣ界面の窒素分布をＳＩＭＳにて調べたが、実施例１と同等であった。
最後にゲート酸化とゲート電極形成後、所定の電極配線工程を経て図１４の半導体素子が完成する。本実施例の変形例ではＭＯＳチャネル領域２６をイオン注入する必要がないためイオン注入起因の順方向特性劣化が防げることが利点である。
（変形例２）
励起Ｎの代わりに、ＰＨ３（化合物）をプラズマ励起した励起Ｐを用いてＳｉＣ基板の表面処理を行ったこと以外は実施例１と同様である。
本実施例の半導体素子も安定性の高い置換型終端構造を実現する事ができる。移動度は窒素置換した場合よりも特性が良く、２５０ｃｍ２／Ｖｓに達した。Ｐで終端を置換することで、窒素による終端処理よりも界面荒れが少なく、ゲート絶縁膜中に炭素由来の固定電荷がより発生し難いことが原因として挙げられる。
更にＳｉＯ２／ＳｉＣ界面のＰ分布をＳＩＭＳにて調べると、丁度界面に於いて半値幅はおよそ０．２ｎｍのピークを有しており、その濃度は０．９×１０１５／ｃｍ２であった。また、ＳｉＯ２側のＰ濃度、ＳｉＣ基板側のＰ濃度は、１０１２／ｃｍ２以下にまで急激に減少していることが分かった。
（変形例３）
励起Ｎの代わりに、ＡｓＨ３（化合物）をプラズマ励起した励起Ａｓを用いてＳｉＣ基板の表面処理を行ったこと以外は実施例１と同様である。
本実施例の半導体素子も安定性の高い置換型終端構造を実現する事ができる。移動度は窒素置換した場合と同程度の２００ｃｍ２／Ｖｓに達した。
更にＳｉＯ２／ＳｉＣ界面のＡｓ分布をＳＩＭＳにて調べると、丁度界面に於いて半値幅はおよそ０．２ｎｍのピークを有しており、その濃度は１．０×１０１５／ｃｍ２であった。また、ＳｉＯ２側のＡｓ濃度、ＳｉＣ基板側のＡｓ濃度は、１０１２／ｃｍ２以下にまで急激に減少していることが分かった。
（変形例４）
終端処理において、処理温度を１００℃、プラズマ励起Ｎ（或いは、プラズマ励起Ｐ、プラズマ励起Ａｓ）の分圧を１．０Ｔｏｒｒ、表面処理時間を３００秒、Ｎｅを多めに導入し全圧を２０Ｔｏｒｒにしたこと以外は、実施例１、変形例２，３と同様である。終端処理の温度と全圧を上げることによって、ＳｉＣ基板処理面のエッチングも併せて行うことができ、処理面が平坦化する。処理面が平坦化することで、界面の荒れがさらに減少し、移動度は３００ｃｍ２／Ｖｓ以上に高めることができる。プラズマ励起Ｎの場合は、３２０ｃｍ２／Ｖｓ、プラズマ励起Ｐの場合は、３５０ｃｍ２／Ｖｓ、プラズマ励起Ｎの場合は、３００ｃｍ２／Ｖｓが得られる。ＳｉＯ２／ＳｉＣ界面の窒素分布をＳＩＭＳにて調べたが、実施例１と同等であった。
（変形例５）
終端処理するＳｉＣの面方位が（０００−１）面（Ｃ面）であること以外は実施例１、変形例２〜４と同様である。Ｃ面の終端処理を行うと、最表面のＣを置換元素で終端処理することができる。Ｃ面を窒素で終端処理すると、Ｓｉ面を窒素で終端処理したものに比べ安定した終端構造を得ることができ、終端の結合エネルギーは１２ｅＶとなる。
Ｃ面では、元々移動度がＳｉ面に比べて高く出来るが、それを反映して、プラズマ励起Ｎの場合は、３００ｃｍ２／Ｖｓ、プラズマ励起Ｐの場合は、２７５ｃｍ２／Ｖｓ、プラズマ励起Ｎの場合は、２２０ｃｍ２／Ｖｓが得られる。更に平坦化できるプロセスを用いれば、プラズマ励起Ｎの場合は、４００ｃｍ２／Ｖｓ、プラズマ励起Ｐの場合は、３７５ｃｍ２／Ｖｓ、プラズマ励起Ｎの場合は、３２０ｃｍ２／Ｖｓに達する。ＳｉＯ２／ＳｉＣ界面の置換元素分布をＳＩＭＳにて調べたが、実施例１、変形例２〜４と同等であった。
（変形例６）
終端処理するＳｉＣの面方位が（１１−２０）面（Ａ面）であり、励起Ｎの代わりに、ＮＨ３（化合物）とＰＨ３（化合物）を１：１で分圧がそれぞれ１．０Ｔｏｒｒになるように用いたこと以外は実施例１と同様である。Ａ面の終端処理を行うと、最表面のＳｉとＣを置換元素で終端処理することができる。この場合の、終端の結合エネルギーは１０ｅＶとなる。この時、２７０ｃｍ２／Ｖｓの移動度が得られる。更に平坦化できるプロセスを用いれば、３７０ｃｍ２／Ｖｓに達する。ＳｉＯ２／ＳｉＣ界面の置換元素分布をＳＩＭＳにて調べたが、実施例１と同等であった。
（実施例２）
実施例１と同様のプロセスだが、基板をｐ型とすることで、絶縁バイポーラートランジスタＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とすることが出来る。実施例１のＤｉＭＯＳＦＥＴとプロセスは同一でよい。
ここで、実施例１のＤｉＭＯＳＦＥＴでは、ソース電極１１であった部分がエミッタ電極３３となり、ドレイン電極１２であった部分がコレクタ電極３４となる。
図１５は、実施例２にかかる高耐圧半導体素子の断面図を示している。実施例１とは異なり、ｐ＋型であるｐ型基板３１上にｎ型の第１半導体層３２をエピタキシャル成長によって形成する。ｐ型基板３１にはｐ型不純物としてＡｌが含まれておりその濃度は例えば６×１０１７／ｃｍ３である。厚さは例えば３００μｍである。基板の厚みはＣＭＰなどによって厚みを調整してもよい。第１半導体層３２にはｎ型不純物として窒素が含まれておりその濃度は例えば５×１０１５／ｃｍ３である。厚さは例えば１０μｍである。
このようにして、実施例２では、高性能のＩＧＢＴを得ることができた。バイポーラー動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、実施例１のＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることが出来る。
ＳｉＯ２／ＳｉＣ界面の置換元素分布をＳＩＭＳにて調べたが、実施例１と同等であった。
（変形例７）
図１６に変形例７の半導体素子の概念図を示す。ＳｉＣ基板上に第１半導体層をエピタキシャル成長させる前に、ＳｉＣ基板上にｎ＋型であるｎ型第２半導体層３５をエピタキシャル成長させ、第２半導体層３５上に第１半導体層３２をエピタキシャル成長させたこと以外は実施例２と同様である。例えば、第２半導体層３５を１μｍとする。
第２半導体層３５にはｎ型不純物として窒素が含まれておりその濃度は例えば５×１０１６／ｃｍ３である。第２半導体層３５を導入することで、ＩＧＢＴのオン・オフの切り替えを素早く行うことが出来るようになる。またオフ時のリークも減らせるので、ＩＧＢＴ高速動作時の消費電力低下に大きな役割を演じる。
ＳｉＯ２／ＳｉＣ界面の置換元素分布をＳＩＭＳにて調べたが、実施例１と同等であった。
以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、異なる実施形態にわたる構成要素を適宜組み合わせても良い。
１…実施例１にかかる半導体素子の概念図
２…変形例１にかかる半導体素子の概念図
３…実施例２にかかる半導体素子の概念図
４…変形例７にかかる半導体素子の概念図
１０…ゲート電極
１１…ソース電極
１２…ドレイン電極
１３…ポリシリコン
２０…ＳｉＣ基板
２１…ｎ型基板
２２…ｎ型の第１半導体層
２３…ｐ型の第１半導体領域（ｓ：ソース、ｄ：ドレイン）
２４…ｎ型の第２半導体領域
２５…ｐ型の第３半導体領域
２６…チャネル間領域
２７…ゲート絶縁膜
２８…ｎ型の第４半導体領域
３０…ＳｉＣ基板
３１…ｐ型基板
３２…ｎ型の第１半導体層
３３…エミッタ電極
３４…コレクタ電極
３５…ｎ型の第２半導体層

Claims (5)

  1. ＳｉＣ基板と、
    前記ＳｉＣ基板上に形成されたゲート絶縁膜とを少なくとも具備し、
    前記ＳｉＣ基板と前記ゲート絶縁膜の界面において、前記ＳｉＣ基板の最表面のＳｉとＣのいずれか又は両方の元素の一部が燐と砒素の中から選ばれる少なくとも１種の元素で置換されたことを特徴とする半導体素子。
  2. 前記界面における前記燐と砒素の中から選ばれる少なくとも１種の元素の面密度のピ−ク値が１．２２×１０１４／ｃｍ２以上２．４４×１０１５／ｃｍ２以下であることを特徴とする請求項１に記載の半導体素子。
  3. 前記界面における前記燐と砒素の中から選ばれる少なくとも１種の元素の面密度がピ−クを有し、前記ピークの膜厚方向分布の半値幅が０．０５ｎｍ以上０．２５ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記最表面のＳｉとＣのいずれか又は両方の元素うち、前記燐と砒素の中から選ばれる少なくとも１種の元素で置換された元素割合が１割以上であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体素子。
  5. 前記界面の前記ＳｉＣ基板方位が（０００１）面、（０００−１）面又は（１１−２０）面であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
JP2011023599A 2011-02-07 2011-02-07 半導体装置 Active JP5524103B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011023599A JP5524103B2 (ja) 2011-02-07 2011-02-07 半導体装置
US13/216,413 US9324826B2 (en) 2011-02-07 2011-08-24 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011023599A JP5524103B2 (ja) 2011-02-07 2011-02-07 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013240158A Division JP5763154B2 (ja) 2013-11-20 2013-11-20 半導体素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012164788A JP2012164788A (ja) 2012-08-30
JP5524103B2 true JP5524103B2 (ja) 2014-06-18

Family

ID=46600052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011023599A Active JP5524103B2 (ja) 2011-02-07 2011-02-07 半導体装置

Country Status (2)

Country Link
US (1) US9324826B2 (ja)
JP (1) JP5524103B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665682B2 (en) 2018-09-14 2020-05-26 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11015264B2 (en) 2018-09-14 2021-05-25 Kabushiki Kaisha Toshiba Diamond substrate, quantum device, quantum system, and method for manufacturing diamond substrate

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646570B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置及びその製造方法
JP2014107420A (ja) * 2012-11-28 2014-06-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
CN104137266B (zh) 2012-12-27 2015-07-15 松下电器产业株式会社 碳化硅半导体装置及其制造方法
JP6090986B2 (ja) * 2013-01-22 2017-03-08 国立研究開発法人産業技術総合研究所 ＳｉＣ半導体装置及びその製造方法
JP6099733B2 (ja) * 2013-03-29 2017-03-22 株式会社日立製作所 炭化珪素半導体装置
JP6230323B2 (ja) * 2013-08-01 2017-11-15 株式会社東芝 半導体装置
JP6178181B2 (ja) * 2013-09-12 2017-08-09 株式会社東芝 半導体装置及びその製造方法
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
JP2015177073A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置およびその製造方法
JP2016015407A (ja) * 2014-07-02 2016-01-28 東京エレクトロン株式会社 半導体デバイス及びその製造方法
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP6305294B2 (ja) 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法
CN105810583B (zh) * 2014-12-30 2019-03-15 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管的制造方法
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
CN105895511A (zh) * 2016-04-29 2016-08-24 北京世纪金光半导体有限公司 一种基于自对准工艺的SiC MOSFET制造方法
JP6602263B2 (ja) * 2016-05-30 2019-11-06 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6692265B2 (ja) * 2016-09-16 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
JP6776204B2 (ja) 2017-08-25 2020-10-28 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7056232B2 (ja) 2018-02-28 2022-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6862384B2 (ja) * 2018-03-21 2021-04-21 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法
JP6790010B2 (ja) 2018-03-21 2020-11-25 株式会社東芝 半導体装置及びその製造方法
JP6957428B2 (ja) * 2018-09-14 2021-11-02 株式会社東芝 半導体装置、及び、半導体装置の製造方法
JP7254663B2 (ja) * 2019-08-27 2023-04-10 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7242488B2 (ja) 2019-09-17 2023-03-20 株式会社東芝 半導体装置の製造方法
US11764270B2 (en) 2020-03-19 2023-09-19 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11239079B2 (en) 2020-03-19 2022-02-01 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7666157B2 (ja) 2021-06-18 2025-04-22 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP7500524B2 (ja) 2021-09-16 2024-06-17 株式会社東芝 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003088345A1 (en) 2002-03-29 2003-10-23 Tokyo Electron Limited Material for electronic device and process for producing the same
US7791061B2 (en) * 2004-05-18 2010-09-07 Cree, Inc. External extraction light emitting diode based upon crystallographic faceted surfaces
JP2008182070A (ja) * 2007-01-25 2008-08-07 Toyota Motor Corp 酸化珪素層の形成方法
JP5564781B2 (ja) * 2008-07-07 2014-08-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5656216B2 (ja) 2010-09-28 2015-01-21 一般財団法人電力中央研究所 炭化珪素半導体素子の製造方法及び電子デバイスの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665682B2 (en) 2018-09-14 2020-05-26 Kabushiki Kaisha Toshiba Semiconductor device, method for manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11015264B2 (en) 2018-09-14 2021-05-25 Kabushiki Kaisha Toshiba Diamond substrate, quantum device, quantum system, and method for manufacturing diamond substrate

Also Published As

Publication number Publication date
US9324826B2 (en) 2016-04-26
US20120199846A1 (en) 2012-08-09
JP2012164788A (ja) 2012-08-30

Similar Documents

Publication Publication Date Title
JP5524103B2 (ja) 半導体装置
JP5763154B2 (ja) 半導体素子及びその製造方法
JP6072122B2 (ja) 半導体素子
JP4647211B2 (ja) 半導体装置及びその製造方法
CN101859706B (zh) 碳化硅半导体装置的制造方法及碳化硅半导体装置
JP7512348B2 (ja) 半導体装置およびその製造方法
US9496365B2 (en) Semiconductor device and manufacturing method for the same
US9922822B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
JP5733623B2 (ja) 半導体装置の製造方法
US10256323B2 (en) Method of manufacturing semiconductor device including an n type semiconductor region formed in a p type semiconductor layer
JP2015142034A (ja) 半導体装置の製造方法
US10770548B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2014222735A (ja) 半導体装置及びその製造方法
JP2012191056A (ja) 炭化珪素半導体装置およびその製造方法
US9960040B2 (en) Manufacturing method of silicon carbide semiconductor device
JP7500525B2 (ja) 半導体装置の製造方法
US20230197790A1 (en) Method for manufacturing semiconductor device, semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP6729824B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7547795B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US9966447B2 (en) Method of manufacturing semiconductor device by plasma treatment and heat treatment, and semiconductor device
US20240313083A1 (en) Semiconductor device manufacturing method
JP4712292B2 (ja) 半導体装置及びその製造方法
JP2023069696A (ja) 窒化物半導体装置の製造方法及び窒化物半導体装置
JP2023001785A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2023111333A (ja) 窒化ガリウム半導体装置の製造方法及び窒化ガリウム半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131120

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140409

R151 Written notification of patent or utility model registration

Ref document number: 5524103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151