JP6957428B2 - 半導体装置、及び、半導体装置の製造方法 - Google Patents

半導体装置、及び、半導体装置の製造方法 Download PDF

Info

Publication number
JP6957428B2
JP6957428B2 JP2018173112A JP2018173112A JP6957428B2 JP 6957428 B2 JP6957428 B2 JP 6957428B2 JP 2018173112 A JP2018173112 A JP 2018173112A JP 2018173112 A JP2018173112 A JP 2018173112A JP 6957428 B2 JP6957428 B2 JP 6957428B2
Authority
JP
Japan
Prior art keywords
diamond
region
layer
heat treatment
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018173112A
Other languages
English (en)
Other versions
JP2020047669A (ja
Inventor
清水 達雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2018173112A priority Critical patent/JP6957428B2/ja
Publication of JP2020047669A publication Critical patent/JP2020047669A/ja
Application granted granted Critical
Publication of JP6957428B2 publication Critical patent/JP6957428B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施形態は、半導体装置、及び、半導体装置の製造方法に関する。
次世代の半導体デバイス用の材料としてダイヤモンドが期待されている。ダイヤモンドは、シリコンや炭化珪素と比較して、広いバンドギャップ、高い破壊電界強度、高いキャリア移動度、高い熱伝導率を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、ダイヤモンドを用いてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を形成する場合、キャリアの移動度が低下するという問題がある。
本発明が解決しようとする課題は、キャリアの移動度の低下を抑制する半導体装置を提供することにある。
実施形態の半導体装置は、{111}面に対するオフ角が10度以下の表面を有するダイヤモンド層と、ゲート電極と、前記ダイヤモンド層と前記ゲート電極との間に位置し、酸化物を含むゲート絶縁層と、前記ダイヤモンド層と前記ゲート絶縁層との間に位置し、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む領域と、を備え、前記ダイヤモンド層、前記領域、及び、前記ゲート絶縁層の前記元素の濃度分布は、前記領域にピークを有し、前記ピークの前記ゲート絶縁層の側に存在する前記元素の量が、前記ピークの前記ダイヤモンド層の側に存在する前記元素の量よりも多い
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の窒素濃度分布を示す図。 実施形態の窒素濃度分布を示す図。 実施形態の半導体装置の製造方法の第1の例の模式断面図。 実施形態の半導体装置の製造方法の第1の例の模式断面図。 実施形態の半導体装置の製造方法の第1の例の模式断面図。 実施形態の半導体装置の製造方法の第1の例の模式断面図。 実施形態の半導体装置の製造方法の第2の例の模式断面図。 実施形態の半導体装置の製造方法の第2の例の模式断面図。 実施形態の半導体装置の製造方法の第2の例の模式断面図。 実施形態の半導体装置の作用の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
実施形態の半導体装置は、{111}面に対するオフ角が10度以下の表面を有するダイヤモンド層と、ゲート電極と、ダイヤモンド層とゲート電極との間に位置し、酸化物を含むゲート絶縁層と、ダイヤモンド層とゲート絶縁層との間に位置し、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む領域と、を備える。
図1は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、MOSFET100である。MOSFET100は、ソース領域、ドレイン領域、及び、ゲート電極が半導体層の同一面側に設けられる横型MOSFETである。また、MOSFET100は、電子をキャリアとするnチャネル型のMOSFETである。
このMOSFET100は、ダイヤモンド層10、ゲート絶縁層12、ゲート電極14、界面終端領域16(領域)を備える。ダイヤモンド層10の中には、ボディ領域10a(第1のダイヤモンド領域)、ソース領域10b(第2のダイヤモンド領域)、ドレイン領域10c(第3のダイヤモンド領域)が設けられる。
以下、第1導電型がp型、第2導電型がn型である場合を例に説明する。
ダイヤモンド層10の表面Sは、{111}面に対するオフ角が10度以下である。オフ角は、0.5度以上4度以下であることが好ましい。
ダイヤモンド層10の中には、p型のボディ領域10a、n型のソース領域10b、及び、n型のドレイン領域10cが設けられる。
ボディ領域10aは、例えば、ボロン(B)をp型不純物として含む。ソース領域10b、及び、ドレイン領域10cは、例えば、ヒ素(As)をn型不純物として含む。
p型不純物としては、ボロン(B)のほかアルミニウム(Al)であってもよい。n型不純物としては、ヒ素(As)のほか窒素(N)、リン(P)であってもよい。
ボディ領域10aの少なくとも一部は、ゲート絶縁層12を間に挟んで、ゲート電極14と対向する。ボディ領域10aの少なくとも一部は、ゲート絶縁層12に接する。
MOSFET100のオン動作時には、ボディ領域10aのゲート絶縁層12に接する部分に反転層が形成される。ボディ領域10aのゲート絶縁層12に接する部分は、MOSFET100のチャネル領域として機能する。
ソース領域10bは、ゲート電極14の一方の端部に対向するダイヤモンド層10の中に設けられる。ドレイン領域10cは、ゲート電極14の他方の端部に対向するダイヤモンド層10の中に設けられる。ドレイン領域10cはソース領域10bと離間している。ボディ領域10aの一部が、ソース領域10bとドレイン領域10cの間に挟まれる。
MOSFET100のオン動作時には、ボディ領域10aのゲート絶縁層12に接する部分に反転層が形成され、ソース領域10bからドレイン領域10cに電子が流れる。
ゲート絶縁層12は、ダイヤモンド層10とゲート電極14との間に設けられる。ゲート絶縁層12は、酸化物を含む。酸化物は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウムである。以下、ゲート絶縁層12に含まれる酸化物が酸化シリコンである場合を例に説明する。
ゲート絶縁層12の厚さは、例えば、30nm以上100nm以下である。ゲート絶縁層12は、MOSFET100のゲート絶縁層として機能する。
界面終端領域16は、ダイヤモンド層10とゲート絶縁層12との間に位置する。界面終端領域16は、終端元素を、ダングリングボンドを終端する元素として含む。終端元素は、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素である。以下、界面終端領域16に含まれる終端元素が窒素(N)である場合を例に説明する。
図2は、実施形態の半導体装置の窒素濃度分布を示す図である。
窒素は、ダイヤモンド層10とゲート絶縁層12との間の界面に偏析している。ダイヤモンド層10、界面終端領域16、及び、ゲート絶縁層12の窒素の濃度分布は、界面終端領域16内にピークを有する。
窒素濃度分布のピークに対する半値全幅は、例えば、5nm以下である。また、窒素濃度分布のピークに対する半値全幅は、例えば、1nm以下であることが好ましく、0.25nm以下であることがより好ましく、0.2nm未満であることが更に好ましい。
窒素原子は、ダイヤモンド層10の表面Sの炭素原子を置換している。窒素原子はダイヤモンド層10と3配位していることになる。言い換えれば、窒素原子は、ダイヤモンド層10の結晶格子の炭素原子の位置にある。
界面終端領域16における窒素濃度分布のピークの窒素濃度は、例えば、1×1017cm−3以上1×1022cm−3以下である。ピークの窒素濃度は、1×1018cm−3以上1×1021cm−3以下であることが好ましい。
窒素濃度分布は、ピークに対して非対称な分布を有する。窒素濃度分布のピークに対してゲート絶縁層12の側に存在する窒素の量が、ピークに対してダイヤモンド層10の側に存在する窒素の量よりも多い。
ダイヤモンド層10の窒素の濃度は、例えば、2×1016cm−3以下である。
窒素の濃度及び分布は、例えば、二次イオン質量分析法(SIMS)により測定することが可能である。
図3は、実施形態の界面終端領域の説明図である。図3(a)は第1の結合構造、図3(b)は第2の結合構造の説明図である。
界面終端領域16は、窒素原子(N)が3個の炭素原子(C)と結合する第1の結合構造を有する。第1の結合構造では、窒素原子(N)が3配位である。終端元素の原子である窒素原子(N)は、ダイヤモンド層10の側に位置する3個の炭素原子(C)と結合することにより、表面Sのダングリングボンドを消滅させている。
界面終端領域16は、炭素原子(C)と結合する酸素原子(O)と、酸素原子(O)と結合するシリコン原子(Si)を含む第2の結合構造を有する。第2の結合構造では、炭素原子(C)とシリコン原子(Si)が、間に酸素原子(O)を挟んで結合している。炭素原子(C)は、ダイヤモンド層10の側に位置する。シリコン原子(Si)と酸素原子(O)は、ゲート絶縁層12の側に位置する。
界面終端領域16領域の中の第1の結合構造は、例えば、界面終端領域16領域の中の第2の結合構造よりも少ない。界面終端領域16領域の中の第1の結合構造は、例えば、界面終端領域16領域の中の第2の結合構造の10分の1以下である。
界面終端領域16の中の第1の結合構造及び第2の結合構造の有無、第1の結合構造と第2の結合構造の量の大小関係は、例えば、X線光電子分光(XPS)や、フーリエ変換赤外分光光度計(FT−IR)により判定することが可能である。
ゲート電極14は、ゲート絶縁層12の上に設けられる。ゲート電極14は、ダイヤモンド層10との間にゲート絶縁層12を挟む。
ゲート電極14には、例えば、n型不純物又はp型不純物を含む多結晶シリコンが適用可能である。
次に、実施形態の半導体装置の製造方法の第1の例について説明する
実施形態の半導体装置の製造方法は、{111}面に対するオフ角が10度以下の表面を有するダイヤモンド層の上に第1の酸化シリコン層を形成し、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む雰囲気中で第1の熱処理を行い、第1の熱処理の後にゲート電極を形成する。
図4、図5、図6、図7は、実施形態の半導体装置の製造方法の第1の例の模式断面図である。
最初に、p型のボディ領域10a、n型のソース領域10b、及び、n型のドレイン領域10cを有するダイヤモンド層10を準備する(図4)。ダイヤモンド層10の表面Sは、{111}面に対するオフ角が10度以下である。例えば、p型のダイヤモンド層10に設けた溝に、n型のダイヤモンドを選択エピタキシャル成長させることで、n型のソース領域10b、及び、n型のドレイン領域10cは形成される。
次に、ダイヤモンド層10の表面Sに第1の酸化シリコン層30を形成する(図5)。第1の酸化シリコン層30は、ゲート絶縁層12の一部となる。
第1の酸化シリコン層30は、例えば、CVD法により形成される堆積膜である。第1の酸化シリコン層30は、ダイヤモンド層10の酸化を抑制する観点から、例えば、300℃以下の温度で堆積される。第1の酸化シリコン層30の厚さは、例えば、30nm以上100nm以下である。
次に、非酸化性雰囲気で第2の熱処理を行う。第2の熱処理は、例えば、窒素雰囲気中で1000℃以上1300℃以下の温度で行う。
第2の熱処理は、第1の酸化シリコン層30のデンシファイアニールとして機能する。第2の熱処理により、第1の酸化シリコン層30が緻密な膜となる。
次に、窒素(N)を含む雰囲気中で第1の熱処理を行う。第1の熱処理は、例えば、一酸化窒素雰囲気中で1150℃以上1300℃以下の温度で行う。
さらに、第1の熱処理は、例えばNOを50ppm以上500ppm以下にN希釈することが望ましい。
第1の熱処理は一酸化窒素(NO)、PO、AsO、SbO、BiO、POCl、AsOCl、SbOCl、BiOClから選択されるガス(酸素含有ガス)の雰囲気中で、1150℃以上1300℃以下の温度で行われる。
第1の熱処理のための雰囲気は、界面からCを取り除きCOとして飛ばすため、酸素が微量に含まれることが有効である。そのため上記の酸素含有ガスを、N、Ar、Heなどによって希釈ガスとして使うことが有効である。
第1の熱処理において熱処理温度を高温にするほど、酸素含有ガス濃度(酸素ガス濃度)は低濃度であることが好ましい。例えば、熱処理温度が1150℃以上1300℃以下では50ppm以上500ppm以下が望ましい。熱処理温度が1200℃以上1300℃以下では、50ppm以上350ppm以下が望ましい。例えば1200℃で250ppmの条件が挙げられる。
第1の熱処理により、ダイヤモンド層10と第1の酸化シリコン層30との界面に界面終端領域16が形成される(図6)。第1の熱処理により、ダイヤモンド層10と第1の酸化シリコン層30との界面に存在するダングリングボンドが、窒素原子により終端される。
第1の熱処理の際、ダイヤモンド層10の表面Sから一酸化炭素(CO)として炭素が放出されるため、ダングリングボンドを有する炭素原子の窒素原子による置換が促進される。
また、第1の熱処理により、窒素の一部は、第1の酸化シリコン層30の中に残留する。
次に、第1の酸化シリコン層30上に、ゲート電極14を形成する(図7)。ゲート電極14は、例えば、n型不純物又はp型不純物を含む多結晶シリコンである。
次に、ゲート電極14、第1の酸化シリコン層30、界面終端領域16をパターニングする。
以上の製造方法により、図1に示すMOSFET100が形成される。
次に、実施形態の半導体装置の製造方法の第2の例について説明する
第2の例の半導体装置の製造方法は、第1の熱処理の後に、第1の酸化シリコン層を剥離し、ダイヤモンド層の上に第2の酸化シリコン層を形成する点で、第1の例と異なっている。
図8、図9、図10は、実施形態の半導体装置の製造方法の第2の例の模式断面図である。
第1の熱処理により、ダイヤモンド層10と第1の酸化シリコン層30との界面に界面終端領域16を形成するまでは第1の例と同様である(図8)。
次に、第1の酸化シリコン層30を剥離する(図9)。第1の酸化シリコン層30は、例えば、ウェットエッチングにより剥離される。界面終端領域16は、ダイヤモンド層10の表面Sに残留する。
次に、ダイヤモンド層10の表面Sに第2の酸化シリコン層32を形成する(図10)。第2の酸化シリコン層32は、界面終端領域16の上に形成される。第2の酸化シリコン層32は、ゲート絶縁層12の一部となる。
第2の酸化シリコン層32は、例えば、CVD法により形成される堆積膜である。第2の酸化シリコン膜の厚さは、例えば、30nm以上100nm以下である。
第2の酸化シリコン層32は、例えば、オルトケイ酸テトラエチル(TEOS)をソースガスとしてCVD法により形成される酸化シリコン膜である。
次に、非酸化性雰囲気で第3の熱処理を行う。第3の熱処理は、例えば、窒素雰囲気中で1200℃以上1400℃以下の温度で行う。
第3の熱処理は、第2の酸化シリコン層32のデンシファイアニールとして機能する。第3の熱処理により、第2の酸化シリコン層32が緻密な膜となる。
次に、第2の酸化シリコン層32上に、ゲート電極14を形成する。ゲート電極14は、例えば、n型不純物又はp型不純物を含む多結晶シリコンである。
次に、ゲート電極14、第2の酸化シリコン層32、界面終端領域16をパターニングする。
以上の製造方法により、図1に示すMOSFET100が形成される。
次に、実施形態の半導体装置の作用及び効果について説明する。
ダイヤモンドを用いてMOSFETを形成する場合、キャリアの移動度が低下するという問題がある。キャリアの移動度が低下する一つの要因は、ダイヤモンド層とゲート絶縁層との間の界面準位(interface state)であると考えられる。界面準位は、ダイヤモンド層の表面に存在する炭素のダングリングボンドによって生じると考えられる。
実施形態のMOSFE100は、ダイヤモンド層10とゲート絶縁層12との間に界面終端領域16を備える。界面終端領域16には、第1の結合構造が形成され、ダングリングボンドが低減されている。したがって、キャリアの移動度の低下が抑制されたMOSFETが実現される。以下、詳述する。
発明者らの第一原理計算により、ダイヤモンド層の表面において、ダングリングボンドを有していた炭素原子を、窒素原子で置き換えた第1の結合構造が安定に存在し得ることが明らかになった。また、ダングリングボンドを有していた炭素原子を、窒素原子で置き換えることにより、ダイヤモンドのバンドギャップ中のエネルギー準位が消滅することも明らかになった。
図11は、実施形態の半導体装置の作用の説明図である。図11(a)がダングリングボンドを有する炭素原子が存在する場合のバンド図、図11(b)がダングリングボンドを有していた炭素原子を、窒素原子で置き換えた第1の結合構造が存在する場合のバンド図である。図11は、シミュレーション結果である。
図11(a)に示すように、ダングリングボンドが存在する場合、ダイヤモンドのバンドギャップ中の矢印で示す位置に、エネルギー準位が存在する。このエネルギー準位が、キャリアの移動度の低下の原因になると考えられる。
図11(b)に示すように、ダングリングボンドを有していた炭素原子を、窒素原子で置き換えることにより、ダイヤモンドのバンドギャップ中のエネルギー準位が消滅している。言い換えれば、第1の結合構造を形成することにより、ダイヤモンドのバンドギャップ中のエネルギー準位が消滅している。
したがって、実施形態のMOSFET100によれば、ダイヤモンド層10の表面Sにおいて、ダングリングボンドが低減される。よって、界面準位が低減し、MOSFET100のキャリアの移動度の低下が抑制される。
ダイヤモンド層10の表面Sの大部分の炭素原子は、ゲート絶縁層12の酸素原子と結合する。すなわち、界面終端領域16の大部分では、第2の結合構造が存在する。ダイヤモンド層10の表面Sの一部のダングリングボンドを有していた炭素原子が、窒素原子で置き換えられ、第1の結合構造を形成する。
したがって、界面終端領域16領域の中の第1の結合構造は、例えば、界面終端領域16領域の中の第2の結合構造よりも少ない。界面終端領域16領域の中の第1の結合構造は、例えば、界面終端領域16領域の中の第2の結合構造の10分の1以下、又は、100分の1以下である。
ダイヤモンド層10とゲート絶縁層12との間の界面準位は、例えば、MOSFETの閾値変動や、ゲート絶縁層12のリーク電流の増大の原因にもなると考えられる。したがって、実施形態のMOSFET100によれば、閾値変動やゲート絶縁層12のリーク電流の増大が抑制される。よって、信頼性の高いMOSFET100が実現できる。
ゲート絶縁層12の中に、ダイヤモンド層10から放出された炭素や、窒素などの終端元素が残存すると、ゲート絶縁層12の中に、有害なエネルギー準位が生成されるおそれがある。例えば、第2の例の製造方法のように、界面終端領域16の形成後に、一旦、第1の酸化シリコン層30を剥離し、あらたにゲート絶縁層12となる第2の酸化シリコン層32を形成することで、ゲート絶縁層12の中に、有害なエネルギー準位が生成されることが抑制される。
以上、実施形態によれば、ダイヤモンド層の表面において、ダングリングボンドが低減される。よって、MOSFETのキャリアの移動度の低下が抑制される。また、信頼性の高いMOSFETが実現される。
実施形態では、終端元素が窒素(N)である場合を例に説明したが、終端元素として、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を適用しても、窒素(N)の場合と同様の作用及び効果を得ることが可能である。界面終端領域16の安定性の観点からは、特に、終端元素が窒素(N)又はリン(P)であることが好ましい。
また、実施形態では、ゲート絶縁層12に含まれる酸化物が酸化シリコンである場合を例に説明したが、酸化シリコン以外の酸化物を適用することも可能である。界面終端領域16の安定性が高く、かつ、ダイヤモンド層10やゲート電極14との間の障壁が高くできるという点で、ゲート絶縁層12に含まれる酸化物が酸化シリコンであることが好ましい。
また、実施形態では、nチャネル型のMOSFETについて説明したが、本発明をpチャネル型のMOSFETに適用することが可能である。pチャネル型のMOSFETの場合、第1導電型がn型、第2導電型がp型となる。また、n型とp型が混載した、例えば、CMOSなどを作成することも可能である。
また、実施形態では、横型MOSFETを例に説明したが、本発明を、ダイヤモンド層の裏面にドレイン領域を備える縦型MOSFETに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 ダイヤモンド層
10a ボディ領域(第1のダイヤモンド領域)
10b ソース領域(第2のダイヤモンド領域)
10c ドレイン領域(第3のダイヤモンド領域)
12 ゲート絶縁層
14 ゲート電極
16 界面終端領域(領域)
30 第1の酸化シリコン層
32 第2の酸化シリコン層
100 MOSFET(半導体装置)

Claims (13)

  1. {111}面に対するオフ角が10度以下の表面を有するダイヤモンド層と、
    ゲート電極と、
    前記ダイヤモンド層と前記ゲート電極との間に位置し、酸化物を含むゲート絶縁層と、
    前記ダイヤモンド層と前記ゲート絶縁層との間に位置し、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む領域と、
    を備え
    前記ダイヤモンド層、前記領域、及び、前記ゲート絶縁層の前記元素の濃度分布は、前記領域にピークを有し、
    前記ピークの前記ゲート絶縁層の側に存在する前記元素の量が、前記ピークの前記ダイヤモンド層の側に存在する前記元素の量よりも多い、半導体装置。
  2. 前記ピークの前記元素の濃度は、1×1017cm−3以上1×1022cm−3以下である請求項記載の半導体装置。
  3. 前記元素の濃度分布の前記ピークに対する半値全幅は5nm以下である請求項又は請求項記載の半導体装置。
  4. {111}面に対するオフ角が10度以下の表面を有するダイヤモンド層と、
    ゲート電極と、
    前記ダイヤモンド層と前記ゲート電極との間に位置し、酸化物を含むゲート絶縁層と、
    前記ダイヤモンド層と前記ゲート絶縁層との間に位置し、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む領域と、
    を備え、
    前記領域は、前記元素の原子が3個の炭素原子と結合する第1の結合構造を有する半導体装置。
  5. 前記領域は、炭素原子と結合する酸素原子と前記酸素原子と結合するシリコン原子を含む第2の結合構造を有する請求項記載の半導体装置。
  6. 前記領域の中の前記第1の結合構造は、前記領域の中の前記第2の結合構造よりも少ない請求項記載の半導体装置。
  7. 前記酸化物は、酸化シリコンである請求項1ないし請求項いずれか一項記載の半導体装置。
  8. 前記ダイヤモンド層は、第1導電型の第1のダイヤモンド領域、第2導電型の第2のダイヤモンド領域、及び、第2導電型の第3のダイヤモンド領域を有し、
    前記第1のダイヤモンド領域の少なくとも一部は、前記ゲート絶縁層を間に挟んで前記ゲート電極に対向し、
    前記第2のダイヤモンド領域は前記ゲート電極の一方の端部に対向する前記ダイヤモンド層の中に位置し、前記第3のダイヤモンド領域は前記ゲート電極の他方の端部に対向する前記ダイヤモンド層の中に前記第2のダイヤモンド領域と離間して位置する請求項1ないし請求項いずれか一項記載の半導体装置。
  9. 前記第1導電型がp型であり、前記第2導電型がn型である請求項記載の半導体装置。
  10. {111}面に対するオフ角が10度以下の表面を有するダイヤモンド層の上に第1の酸化シリコン層を形成し、
    窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む雰囲気中で第1の熱処理を行い、
    前記第1の熱処理の後に、前記第1の酸化シリコン層を剥離し、前記ダイヤモンド層の上に第2の酸化シリコン層を形成し、
    前記第1の熱処理の後にゲート電極を形成する半導体装置の製造方法。
  11. 前記第1の酸化シリコン層を形成した後、前記第1の熱処理の前に、非酸化性雰囲気で第2の熱処理を行う請求項10記載の半導体装置の製造方法。
  12. 111}面に対するオフ角が10度以下の表面を有するダイヤモンド層の上に第1の酸化シリコン層を形成し、
    窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)、及び、ビスマス(Bi)からなる群から選ばれる少なくとも一つの元素を含む雰囲気中で第1の熱処理を行い、
    前記第1の熱処理の後にゲート電極を形成し、
    前記第1の熱処理は、NO、PO、AsO、SbO、BiO、NOCl、POCl、AsOCl、SbOCl、BiOClから選択される少なくとも一種の酸素含有ガスをN、Ar、Heから選択される少なくとも一種の希釈ガスで希釈して、熱処理温度が1150℃以上1300℃以下、酸素含有ガスの濃度が50ppm以上500ppm以下、で行う半導体装置の製造方法。
  13. 前記第1の熱処理は、熱処理温度が1200℃以上1300℃以下、かつ酸素含有ガス濃度が50ppm以上350ppm以下で行われる請求項12記載の半導体装置の製造方法。
JP2018173112A 2018-09-14 2018-09-14 半導体装置、及び、半導体装置の製造方法 Active JP6957428B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018173112A JP6957428B2 (ja) 2018-09-14 2018-09-14 半導体装置、及び、半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018173112A JP6957428B2 (ja) 2018-09-14 2018-09-14 半導体装置、及び、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020047669A JP2020047669A (ja) 2020-03-26
JP6957428B2 true JP6957428B2 (ja) 2021-11-02

Family

ID=69901798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018173112A Active JP6957428B2 (ja) 2018-09-14 2018-09-14 半導体装置、及び、半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6957428B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022145291A1 (ja) * 2020-12-28 2022-07-07

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5524103B2 (ja) * 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP5967572B2 (ja) * 2012-08-17 2016-08-10 国立研究開発法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法
JP6526549B2 (ja) * 2015-03-24 2019-06-05 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP6552950B2 (ja) * 2015-03-24 2019-07-31 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6717470B2 (ja) * 2016-07-01 2020-07-01 国立研究開発法人産業技術総合研究所 ダイヤモンド半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2020047669A (ja) 2020-03-26

Similar Documents

Publication Publication Date Title
US20210217886A1 (en) Nitride semiconductor device and fabrication method therefor
TWI506782B (zh) A semiconductor substrate, a field effect transistor, an integrated circuit, and a semiconductor substrate
US8658503B2 (en) Semiconductor device and method of fabricating the same
US9412857B2 (en) Nitride semiconductor device and method for manufacturing same
US8759878B2 (en) Nitride semiconductor device and method for manufacturing same
JP7242488B2 (ja) 半導体装置の製造方法
JP6189261B2 (ja) 半導体装置およびその製造方法
US20170179269A1 (en) Method for making iii-v nanowire quantum well transistor
WO2013145022A1 (ja) 炭化珪素半導体装置の製造方法
JP2015177016A (ja) 半導体装置
JP7074629B2 (ja) 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2011089687A9 (ja) 炭化ケイ素半導体装置およびその製造方法
JP6957428B2 (ja) 半導体装置、及び、半導体装置の製造方法
US9324860B2 (en) Semiconductor device
JP4908856B2 (ja) 半導体装置とその製造法
WO2008018432A1 (fr) Dispositif semi-conducteur au carbure de silicium et procédé pour le fabriquer
JP5607947B2 (ja) 半導体装置およびその製造方法
JP6041311B2 (ja) 炭化珪素半導体装置の製造方法
JP6685890B2 (ja) 半導体装置及びその製造方法
JP6500912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10163637B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6582537B2 (ja) 半導体装置および半導体装置の製造方法
US20180358530A1 (en) Heat absorbing element, semiconductor device provided with same, and method for manufacturing heat absorbing element
JP7204547B2 (ja) 半導体装置
JP2017055053A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210907

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211006

R151 Written notification of patent or utility model registration

Ref document number: 6957428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151