JP5967572B2 - ダイヤモンド半導体装置及びその製造方法 - Google Patents
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Description
ダイヤモンドは、半導体材料として広く用いられているシリコンに対して、ワイドバンドギャップであり、更に融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性が高く、電子デバイス材料、特に半導体パワーデバイスの形成材料として、極めて高いポテンシャルを有している。
しかしながら、ダイヤモンドは、他の半導体材料に対して行われているイオン注入法等による不純物ドープが困難で、n型不純物ドープ領域の選択的形成に課題があり、目的に応じたデバイス設計を行うことができない問題があった。
しかしながら、半導体パワーデバイスを含む種々の素子構成からなる電子デバイスを具体的に構築する方法が課題として残され、よりデバイス設計の自由度が高いダイヤモンド半導体装置及びその製造方法の開発が求められてきた。特に、狙った位置に不純物がドープされたダイヤモンド領域とドープされていないダイヤモンドの絶縁領域を選択的に一体形成して、これらの領域で素子分離可能とする素子構造を構築することができれば、例えば、ドープ領域周辺を絶縁領域で分離し、ドープ領域周辺の素子領域のみをチャネル長として規定されたFET(電界効果型トランジスタ)構造を有するダイヤモンド半導体装置を実現することもでき、デバイス設計の自由度が大幅に高められるとともに、ダイヤモンド半導体装置を効率的に製造することができる。
<1> ダイヤモンド基板と、前記ダイヤモンド基板の{001}の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成するダイヤモンド段差部と、n型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域と、を有し、前記ダイヤモンド段差部は、側面が{110}の結晶面を有する第1段差部と、側面が{100}の結晶面を有する第2段差部とが一体に形成され、前記リンドープダイヤモンド領域は、前記第1段差部の前記段差形状の底角を起点に前記第1段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、前記ダイヤモンド絶縁領域は、前記第2段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、前記ダイヤモンド段差部にp型不純物ドープ領域が形成され、平面視で細長のライン状に形成される前記第1段差部の両側面にそれぞれ形成された前記リンドープダイヤモンド領域にゲート電極がそれぞれ形成され、前記第1段差部を胴部としてその両端部位置にそれぞれ形成される2つの前記第2段差部のうち、一の前記第2段差部上にソース電極が形成され、他の前記第2段差部上にドレイン電極が形成されることを特徴とするダイヤモンド半導体装置。
<2> 2つの第2段差部上のそれぞれにp型不純物ドープ領域よりもp型不純物が高濃度にドープされたダイヤモンドで構成されるp + コンタクト領域が形成され、ソース電極が一の前記p + コンタクト領域を介して一の前記第2段差部上に形成され、ドレイン電極が他の前記p + コンタクト領域を介して他の前記第2段差部上に形成される請求項1に記載のダイヤモンド半導体装置。
<3> 第2段差部が、少なくとも一部に平面視で前記第1段差部のライン方向を基準として左右側に位置する側面のそれぞれに{100}の結晶面を有する請求項<1>から<2>のいずれかに記載のダイヤモンド半導体装置。
<4> ライン状に形成される第1段差部の線幅Wが100nm〜10μmである前記<1>から<3>のいずれかに記載のダイヤモンド半導体装置。
<5> ライン状に形成される第1段差部の高さHと線幅Wとの比であるH/Wが0.001〜100である前記<1>から<4>のいずれかに記載のダイヤモンド半導体装置。
<6> リンドープダイヤモンド領域におけるリンの濃度が1×1016cm−3〜1×1021cm−3である前記<1>から<5>のいずれかに記載のダイヤモンド半導体装置。
<7> ダイヤモンド段差部を複数有し、前記ダイヤモンド段差部同士が前記第1段差部のライン方向を基準とした左右位置に並設される前記<1>から<6>のいずれかに記載のダイヤモンド半導体装置。
<8> 並設されるダイヤモンド段差部における第1段差部間の間隔を前記第1段差部の高さHに対して0.01倍〜2倍とする前記<7>に記載のダイヤモンド半導体装置。
本発明のダイヤモンド半導体装置は、ダイヤモンド基板と、ダイヤモンド段差部と、n型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域を有し、必要に応じてその他の構造部分を有する。
前記ダイヤモンド基板は、ダイヤモンドの単結晶基板としてなり、その基板表面が{001}の結晶面を有する。このような特徴を有する基板であれば、特に制限はなく、市販品等公知の基板から適宜選択して用いることができる。
前記ダイヤモンド段差部は、前記ダイヤモンド基板の{001}の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成する。この前記ダイヤモンド段差部は、側面が{110}の結晶面を有する第1段差部と、側面が{100}の結晶面を有する第2段差部とが一体に形成されることを特徴とする。このような結晶面が異なる2つの段差部を有することで、これらの側面に形成される前記リンドープダイヤモンド領域と前記ダイヤモンド絶縁領域で素子分離可能とする素子構造を構築することができる。即ち、前記リンドープダイヤモンド領域に基づき形成される半導体装置の通電領域に隣接して前記ダイヤモンド絶縁領域が形成されるため、他の素子に電流がリークすることなく、個々の素子のデバイス設計を行うことができる。
即ち、前記ダイヤモンド基板上に、前記第1段差部及び前記第2段差部が形成されるようにマスクを形成した後、該マスクを用いたリソグラフィ加工を行うことで製造することができる。この際、前記マスクの形成は、前記リソグラフィ加工で形成される前記第1段差部及び前記第2段差部の側面における結晶面がそれぞれ{110}面、{100}面となるように形成位置を考慮して行う。前記第1段差部の側面を{110}面とし、前記第2段差部の側面を{100}面とするためには、平面視で前記第1段差部の側面が延在する方向に対して45°傾けた方向に沿って前記第2段差部の側面を形成すればよい。
この場合、ダイヤモンド源とp型不純物源を原料ガスとして用いたCVD(Chemical Vaper Deposition)により表面側にp型不純物ドープ層が形成されたダイヤモンド基板を用い、これをリソグラフィ加工することで、前記ダイヤモンド段差部中に前記p型不純物ドープ領域を形成することができる。
前記p型不純物としては、ボロンが挙げられ、前記p型不純物領域におけるボロン濃度としては、1×1015cm−3〜1×1018cm−3が好ましい。
また、前記ライン状に形成される第1段差部の高さHと線幅Wとの比であるH/Wとしては、0.001〜100が好ましい。前記H/Wが0.001未満であると第1段差部の高さHを制御して形成できないことがあり、100を超えると段差を形成できないことがある。
また、並設される前記ダイヤモンド段差部における前記第1段差部間の間隔としては、前記第1段差部の高さHに対して0.01倍〜2倍程度が好ましい。前記間隔が0.01倍より小さいと段差部を有する深い溝を制御して形成できないことがあり、2倍程度より大きいと溝の部分をリンドープダイヤモンド層で埋めることができないことがある。
前記リンドープダイヤモンド領域は、前記第1段差部の前記段差形状の底角を起点に前記第1段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成される。また、前記ダイヤモンド絶縁領域は、前記第2段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成される。
また、前記第2段差部に前記第1段差部のライン方向を基準として左右側に位置する側面のそれぞれに{100}の結晶面が形成される場合、前記リンドープダイヤモンド領域−ダイヤモンド絶縁領域形成工程により、これらの結晶面に前記ダイヤモンド絶縁領域を形成することができる。
即ち、前記接合型電界効果トランジスタを作製する場合、前記第1段差部の両側面にそれぞれ形成された前記リンドープダイヤモンド領域に前記ゲート電極がそれぞれ形成され、前記第2段差部が前記第1段差部を胴部としてその両端部位置にそれぞれ形成される2つの前記第2段差部のうち、一の前記第2段差部に前記ソース電極が形成され、他の前記第2段差部に前記ドレイン電極が形成される。
また、前記p+コンタクト領域は、金属との接触抵抗を小さくする目的で配され、前記第2段差部に形成された後、該p+コンタクト領域と接触するように各種金属電極が形成される。なお、p+コンタクト領域にドープされるボロン濃度としては、1×1019cm−3〜1×1022cm−3程度が好ましい。
本発明の前記ダイヤモンド半導体装置の実施形態の例を以下に説明する。
先ず、図1〜図4を参照しつつ、前記ダイヤモンド半導体装置の第1実施形態について、その製造プロセスとともに説明する。この第1実施形態に係るダイヤモンド半導体装置は、平面型の接合型電界効果トランジスタを構成する。なお、各図中、左側は平面を示し、右側は断面を示す。
このダイヤモンド半導体装置10においては、ダイヤモンド絶縁領域6a,6bの存在により、ドレイン電流が他の素子に漏洩することがなく、確実に素子分離を行うことができるとともに、ソース−ドレイン間に形成されるチャネル長をダイヤモンド絶縁領域6a,6bの配設位置で確実に規定することができる。
次に、先ず、図6〜図9を参照しつつ、前記ダイヤモンド半導体装置の第2実施形態について、その製造プロセスとともに説明する。この第2実施形態に係るダイヤモンド半導体装置は、第1実施形態に係るダイヤモンド半導体装置にp+コンタクト領域を追加形成したものに係る。なお、各図中、左側は平面を示し、右側は断面を示す。
これ以外は、第1実施形態に係るダイヤモンド半導体装置10と同様であるため、説明を省略する。
なお、本発明の前記ダイヤモンド半導体装置の応用先としては、これら平面型の電界効果半導体装置の例に限定されることなく、種々の素子構成を有する半導体装置を挙げることができる。
また、本発明の前記ダイヤモンド半導体装置としては、平面型のデバイス構成だけでなく、縦型のデバイス構成とすることができる。
縦型のデバイス構成を有する半導体装置の一例として、縦型の接合型電界効果型トランジスタを構成する第3実施形態に係るダイヤモンド半導体装置を図10(a),(b)を参照しつつ説明する。なお、図10(a)は、第3実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図であり、図10(b)は、その部分平面図である。
なお、ここでは、ダイヤモンド段差部22’が複数配され、該ダイヤモンド段差部22’同士が第1段差部23のライン方向を基準とした左右位置に並設される。また、第2段差部24は、ライン状の第1段差部23の一方の端部に形成される。第1段差部23間の間隔は、図10(b)中の符号Sで表される。
このように構成される縦型の接合型電界効果型トランジスタとしての第3実施形態に係るダイヤモンド半導体装置30においては、図10(a)中に矢印で示すようにチャネルが形成され、第1実施形態に係るダイヤモンド半導体装置10と同様の動作原理で動作させることができる。
縦型のデバイス構成の他の例として、縦型MOSFETを構成する第4実施形態に係るダイヤモンド半導体装置を図11を参照しつつ説明する。なお、図11は、第4実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図である。
この状態で、p+領域41の一部とリンドープダイヤモンド領域35とダイヤモンド段差部32’上に、ゲート絶縁膜37aを介してゲート電極37bが形成されるとともに、p+領域41の開放された領域上にソース電極38が形成される。また、ダイヤモンド基板31のp型半導体層32が形成される面と反対側の面には、ドレイン電極39が形成される。このようにして、縦型MOSFET構造を有する第4実施形態に係るダイヤモンド半導体装置40を構成することができる。
このダイヤモンド半導体装置40では、ゲート電極37bに負の電圧を加えると、ゲート絶縁膜37aとの界面近傍におけるn型のリンドープダイヤモンド領域35にホールによるチャネル反転層が形成される。この状態でドレイン電極39に負の電圧を印加することにより、ソース電極38からドレイン電極39にホールが動き、電流が流れる。これを制御することにより素子動作が実行される。
この状態で、誘導結合プラズマエッチング装置によりマスクを用いた異方性エッチングを行った。エッチングガスの条件は、O2:95sccm、CF4:2sccm、RFパワー:300W、バイアス:50W、圧力:2Paであり、エッチング深さは1.4μmである。その後、熱王水処理(HNO3:HCl=1:3、80℃)、硫酸加水(H2SO4:H2O2:H20=3:1:1、120℃)処理、及び熱混酸(HNO3:H2SO4=1:3、240℃)処理を施し、Au/Tiマスクを除去した。これにより図2に示す、側面が{110}の結晶面を有する第1段差部3と、側面が{100}の結晶面を有する第2段差部4a,4bとが一体に形成されたダイヤモンド段差部2’を形成した。この時、第1段差部3の線幅を0.5μmとし、高さを1.4μmとした。
選択成長されたリンドープダイヤモンド領域5a,5bのリン濃度は、SIMS(Secondary Ion Mass Spectroscopy)測定から、8×1019cm−3程度となった。
2,12a p型ダイヤモンド層
2’,12a’,22’,32’ ダイヤモンド段差部
3,13,23 第1段差部
4a,4b,14a,14b,24 第2段差部
5a,5b,15a,15b,25,35 リンドープダイヤモンド領域
6a,6b,16a,16b,26 ダイヤモンド絶縁領域
7a,7b,17a,17b,27,37b ゲート電極
8,18,28,38 ソース電極
9,19,29,39 ドレイン電極
10,20,30,40 ダイヤモンド半導体装置
12b p+ダイヤモンド層
12b’,12b’’ p+コンタクト領域
22,32 p型半導体層
37a ゲート絶縁膜
41 p+領域
W 線幅
H 高さ
D 空乏層
S 間隔
Claims (8)
- ダイヤモンド基板と、前記ダイヤモンド基板の{001}の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成するダイヤモンド段差部と、n型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域と、を有し、
前記ダイヤモンド段差部は、側面が{110}の結晶面を有する第1段差部と、側面が{100}の結晶面を有する第2段差部とが一体に形成され、
前記リンドープダイヤモンド領域は、前記第1段差部の前記段差形状の底角を起点に前記第1段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、
前記ダイヤモンド絶縁領域は、前記第2段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、
前記ダイヤモンド段差部にp型不純物ドープ領域が形成され、
平面視で細長のライン状に形成される前記第1段差部の両側面にそれぞれ形成された前記リンドープダイヤモンド領域にゲート電極がそれぞれ形成され、前記第1段差部を胴部としてその両端部位置にそれぞれ形成される2つの前記第2段差部のうち、一の前記第2段差部上にソース電極が形成され、他の前記第2段差部上にドレイン電極が形成されることを特徴とするダイヤモンド半導体装置。 - 2つの第2段差部上のそれぞれにp型不純物ドープ領域よりもp型不純物が高濃度にドープされたダイヤモンドで構成されるp + コンタクト領域が形成され、
ソース電極が一の前記p + コンタクト領域を介して一の前記第2段差部上に形成され、ドレイン電極が他の前記p + コンタクト領域を介して他の前記第2段差部上に形成される請求項1に記載のダイヤモンド半導体装置。 - 第2段差部が、少なくとも一部に平面視で前記第1段差部のライン方向を基準として左右側に位置する側面のそれぞれに{100}の結晶面を有する請求項1から2のいずれかに記載のダイヤモンド半導体装置。
- ライン状に形成される第1段差部の線幅Wが100nm〜10μmである請求項1から3のいずれかに記載のダイヤモンド半導体装置。
- ライン状に形成される第1段差部の高さHと線幅Wとの比であるH/Wが0.001〜100である請求項1から4のいずれかに記載のダイヤモンド半導体装置。
- リンドープダイヤモンド領域におけるリンの濃度が1×10 16 cm −3 〜1×10 21 cm −3 である請求項1から5のいずれかに記載のダイヤモンド半導体装置。
- ダイヤモンド段差部を複数有し、前記ダイヤモンド段差部同士が前記第1段差部のライン方向を基準とした左右位置に並設される請求項1から6のいずれかに記載のダイヤモンド半導体装置。
- 並設されるダイヤモンド段差部における第1段差部間の間隔を前記第1段差部の高さHに対して0.01倍〜2倍とする請求項7に記載のダイヤモンド半導体装置。
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