CN101188201B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法。该半导体器件包括：半导体衬底；异质半导体区，其与半导体衬底异质邻接；栅极绝缘层，其接触半导体衬底和异质半导体区的异质结；栅电极，其形成在栅极绝缘层上；电场缓和区，其与接触栅极绝缘层的异质结的异质结驱动端间隔开预定距离，并且接触半导体衬底和栅极绝缘层；源电极，其接触异质半导体区；以及漏电极，其接触半导体衬底。在异质半导体区形成掩模层，并且通过至少使用部分第一掩模层来形成电场缓和区和异质结驱动端。

Description

制造半导体器件的方法
技术领域
本发明一般涉及一种制造具有与半导体衬底异质邻接的异质半导体区的半导体器件的方法。
背景技术
日本特开2003-318398公开一种具有与半导体衬底的主表面邻接而形成的N-型多晶硅区的半导体器件。该半导体衬底具有N+型碳化硅衬底，N-型碳化硅外延区被形成在所述N+型碳化硅衬底上。在该半导体器件中，N-型碳化硅外延区和N-型多晶硅区彼此异质邻接。此外，通过使用栅极绝缘层，在与N-型碳化硅外延区和N-型多晶硅区的异质结邻接的位置形成栅电极。通过在层间电介质中形成的源极接触孔，将N-型多晶硅区连接到源电极。在N+型碳化硅衬底的其他表面上形成漏电极。
通过在源电极接地，并且对漏电极施加预定正电位时，控制栅电极的电位，来将这样的半导体器件用作开关。即，当栅电极接地时，对N-型多晶硅区和N-型碳化硅外延区的异质结施加反偏压，使得在漏电极和源电极之间没有电流流动。然而，当对栅电极施加预定正电压时，对N-型多晶硅区和N-型碳化硅外延区的异质结界面施加栅极电场。由于栅极氧化膜界面的异质结所限定的能量势垒(ΔEc)的厚度减小，所以电流可以在漏电极与源电极之间流动。此外，该半导体器件将异质结用作用于中断和导通电流的控制通道。因此，异质势垒的厚度用作通道的长度，可以获得具有低阻抗的传导率。随着N-型多晶硅区和N-型碳化硅外延区的异质结界面中栅极电场强度的升高，阻抗可以降低，栅电极使用栅极绝缘层邻接到所述异质结界面。
发明内容
在此教导制造半导体器件的方法。一种这样的半导体器件包括：半导体衬底；异质半导体区，其由带隙宽度与所述半导体衬底的带隙宽度不同的半导体材料形成，并且与所述半导体衬底异质邻接；栅极绝缘层，其接触所述半导体衬底和所述异质半导体区的异质结；栅电极，其形成在所述栅极绝缘层上；第一电场缓和区，其与接触所述栅极绝缘层的所述异质结的异质结驱动端间隔开预定距离，并且接触所述半导体衬底和所述栅极绝缘层；源电极，其接触所述异质半导体区；以及漏电极，其接触所述半导体衬底。根据该例子的方法包括：在所述异质半导体区形成第一掩模层；以及至少使用部分所述第一掩模层来形成所述第一电场缓和区和所述异质结驱动端，其中，当形成所述第一电场缓和区时，通过离子注入工艺，在所述半导体衬底没有被所述第一掩模层覆盖的部分中注入杂质，以及其中，形成所述异质结驱动端的步骤包括：在至少各向同性去除部分所述第一掩模层之后，形成所述异质结驱动端。
根据本发明的另一方面，一种半导体器件包括：半导体衬底；异质半导体区，其由带隙宽度与所述半导体衬底的带隙宽度不同的半导体材料形成，并且与所述半导体衬底异质邻接；栅极绝缘层，其接触所述半导体衬底和所述异质半导体区的异质结；栅电极，其形成在所述栅极绝缘层上；第二电场缓和区，其与接触所述栅极绝缘层的所述异质结的异质结驱动端间隔开预定距离，并且接触所述半导体衬底和所述异质半导体区；源电极，其接触所述异质半导体区；以及漏电极，其接触所述半导体衬底。根据该例子的方法包括：在所述异质半导体区形成第一掩模层；以及通过至少使用部分所述第一掩模层来形成所述第二电场缓和区和所述异质结驱动端，其中，当形成所述第二电场缓和区时，通过离子注入工艺，在所述半导体衬底没有被所述第一掩模层覆盖的部分中注入杂质，以及其中，当形成所述异质结驱动端时，进行各向同性去除所述异质半导体区被所述第一掩模层覆盖的部分的处理。
附图说明
在此，参考附图进行说明，在全部附图中，相同的附图标记表示相同的部分，并且其中：
图1是根据第一示例性实施例构造的半导体器件的剖面图；
图2A-2D示出制造图1的半导体器件的处理；
图3A-3C示出图2A-2D的处理之后的处理；
图4A和4B示出根据第二示例性实施例的制造半导体器件的方法；
图5A和5B示出根据第三示例性实施例的制造半导体器件的方法；
图6A-6D示出根据第四示例性实施例的制造半导体器件的方法；
图7是根据第五示例性实施例构造的半导体器件的剖面图；
图8A-8D示出制造图7的半导体器件的处理；
图9A-9C示出图8A-8D的处理之后的处理；
图10是根据第六示例性实施例构造的半导体器件的剖面图；
图11A-11C示出制造图10的半导体器件的处理；
图12是根据第七示例性实施例构造的半导体器件的剖面图；
图13A-13D示出制造图12的半导体器件的处理；
图14A-14C示出图13A-13D的处理之后的处理；
图15是根据第八示例性实施例构造的半导体器件的剖面图；
图16A-16C示出制造图15的半导体器件的处理；
图17是根据这里的教导构造的半导体器件的变形例的剖面图；
图18是根据这里的教导构造的半导体器件的另一个变形例的剖面图；
图19是根据这里的教导构造的半导体器件的又一个变形例的剖面图；
图20是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图21是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图22是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图23是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图24是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图25是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图26是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图27是根据这里的教导构造的半导体器件的再一个变形例的剖面图；
图28是根据这里的教导构造的半导体器件的再一个变形例的剖面图。
具体实施方式
在诸如日本特开2003-318398中公开的半导体器件的半导体器件中，当电流中断时，由于势垒高度，在N-型多晶硅区和N-型碳化硅外延区的异质结处电流泄漏。因此，半导体器件具有在电流中断时降低漏电流的限制。相反，在这里教导的本发明的示例性实施例提供一种设计来降低漏电流的半导体器件。
参考图1的剖面图，说明根据第一示例性实施例的半导体制造方法所制造的半导体器件。
在该例子中，对半导体器件进行布置，使得场效应晶体管(FE T)的两个单位单元(unit cell)被设置成彼此相对。此外，一个晶体管实际上是由平行排列的多个FET的单位单元形成的。
图1的半导体器件包括由半导体衬底限定的衬底区1和漂移区2。衬底区1由多型为4H的N+型(高浓度)碳化硅形成。由N-型(低浓度)碳化硅形成的漂移区2被形成在衬底区1的表面上。
对于FET的每个单元，图1的半导体器件包括在漂移区2的表面的预定区域上形成的第一异质半导体区3，该第一异质半导体区3面对漂移区2和衬底区1的结面。在漂移区2的表面，即，第一异质半导体区3的表面(包括侧表面)上形成栅极绝缘层4，并且该栅极绝缘层4与漂移区2和第一异质半导体区3的异质结邻接。在与栅极绝缘层4邻接的位置形成栅电极5。源电极6欧姆接触异质半导体区3的表面，并且面对第一异质半导体区3和漂移区2的结，而漏电极7被欧姆连接到衬底区1的其他表面。层间电介质8使源电极5与栅电极6绝缘。此外，还设置了P型栅极电场缓和区9(第一电场缓和区)，所述P型栅极电场缓和区9与在第一异质半导体区3和漂移区2的异质结中的与栅极绝缘层4邻接的异质结驱动端间隔开，并且被形成在接触栅电极5之下的栅极绝缘层4的漂移区2中。
在此，与第一示例性实施例相关的第一异质半导体区3由带隙宽度与漂移区2的带隙宽度不同的N型多晶硅形成，并且与漂移区2异质邻接。因此，在漂移区2和第一异质半导体区3的异质结界面上形成能量势垒ΔEc。此外，栅极绝缘层4由氧化硅膜形成。
接着，参考图2A-2D和3A-3C的截面图描述制造图1的半导体器件的方法。
首先，如图2A所示，通过N-型漂移区2的外延生长，在N+型衬底区上形成N型碳化硅衬底。接着，通过例如低压化学气相沉积(LP-CVD)工艺，在N型碳化硅半导体衬底上形成多晶硅层。然后，通过例如离子注入工艺，在多晶硅层中注入诸如磷和砷的杂质，形成第一N型异质半导体区3。
在以上处理之后，如图2 B所示，通过利用光刻法来图形化例如CVD氧化层，在第一异质半导体区3上形成第一掩模层10。
接着，如图2C所示，通过在漂移区2没有被第一掩模层10覆盖的部分中注入诸如硼或者铝的杂质，在漂移区2中形成第一杂质区11。当第一异质半导体区3置于第一掩模10和漂移区2之间时，通过例如离子注入工艺来形成第一杂质区11。
此后，如图2D所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分。
在以上处理之后，如图3A所示，例如，通过使用例如氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。
接着，如图3B所示，通过例如干氧氧化工艺，将部分异质半导体区3氧化预定厚度。同时，活化第一杂质区11，以形成电场缓和区9。然后，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
通过使用第一掩模层10来形成第一异质半导体区3和电场缓和区9，所有单位单元被形成，并且彼此均匀地间隔开。
最后，如图3C所示，在漂移区2的由于第一异质半导体区3的布局而暴露的部分上连续形成栅极绝缘层4和多晶硅层。通过例如LP-CVD工艺，形成栅极绝缘层4和多晶硅层。此外，通过例如离子注入工艺在多晶硅层中注入诸如磷或者砷的杂质，从而形成N型栅电极5。
此外，通过使用掩模层来图形化栅电极5，并且通过例如CVD工艺，在栅极绝缘层4和栅电极5上形成层间电介质8。
另外，在衬底区1的其他表面上，由例如钛和镍形成漏电极7。不考虑顺序，由例如钛和铝形成源电极6，并且源电极6接触层间电介质8、栅极绝缘层4以及第一异质半导体区3。因此，完成了与图1的第一示例性实施例相关的半导体器件。
在上述与第一示例性实施例相关的半导体器件中，由于在与施加了栅极电场的异质结驱动端间隔开的部分，通过自对准形成了用于降低漏电流的电场缓和区9，所以可以获得优异的导通阻抗，并且可以降低漏电流。
此外，在第一示例性实施例中，由于利用可以轻易地控制厚度的热氧化工艺，通过使用第一掩模层10，形成异质结驱动端和电场缓和区9，所以可以通过自对准，形成彼此具有最佳距离的异质结驱动端和电场缓和区9。
当半导体器件被设计成具有多个所述单位单元时，在所有单位单元中均匀地形成异质结驱动端和电场缓和区9之间的距离，从而改善可靠性。
接着，描述根据第一示例性实施例构造的半导体器件的操作。
在半导体器件中，源电极6接地，并且对漏电极7施加正电位。例如，当栅电极5处于地电位或者负电位时，保持电流中断状态。即，由于在第一异质半导体区3和漂移区2的异质结界面处形成关于传导性电子的能量势垒ΔEc，所以保持电流中断状态。
在该电流中断状态下，依赖于能量势垒ΔEc的高度和漏极电场的强度，在异质结界面处产生电流泄漏。在本示例性实施例中，在比异质结驱动端更深的部分形成电场缓和区9，并且对电场缓和区9和漂移区2的结施加反向偏压。因此，主要从电场缓和区9和漂移区2的结向漂移区2生长耗尽层。由于可以通过从电场缓和区9生长的耗尽层来缓和异质结驱动端周围的漏极电场，所以可以降低漏电流。
此外，随着电场缓和区9的深度增大，可以获得更强的漏电流降低效果。
接着，当对栅电极5施加正电位，以将电流中断状态改变为导通状态时，对第一异质半导体区3的异质结驱动端的表面施加栅极电场。因此，在异质结驱动端的表面上形成穿过栅极绝缘层4和电子存储层的漂移区2。
然后，第一异质半导体区3和漂移区2的表面处于可以存在自由电子的电位状态。另外，朝漂移区2生长的能量势垒ΔEc急剧降低。因此，能量势垒ΔEc的厚度减小。结果，电子流可以流动。
另外，在第一示例性实施例中，尽管为了进一步降低电流中断状态下的漏电流而形成了电场缓和区9，但是需要电场缓和区9在电流导通状态下不干扰电流传导特性。即，当施加了栅极电场的异质结驱动端太靠近电场缓和区9时，在导通状态下可能不会获得期望的传导特性。当施加了栅极电场的异质结驱动端太远离电场缓和区9时，漏电流降低效果恶化。
因此，通过使用根据第一示例性实施例的制造半导体器件的方法，在电流中断状态下，可以降低漏电流。另外，可以利用自对准轻易地在能够在电流导通状态下获得较高传导特性的位置上形成电场缓和区9。
此外，即使该器件被设计成具有多个单位单元，也可以在所有单位单元中均匀地形成异质结驱动端与电场缓和区9之间的距离。因此，均匀地形成电流导通状态下的电流通路和电流中断状态下的电场分布。因此，由于在电流中断状态下或者在电流导通状态下，在表面中不会轻易发生变化，所以可以改善设计成具有多个单位单元的半导体器件的可靠性和基本性能。
接着，当栅电极5接地，以将电流导通状态改变为电流中断状态时，释放在第一异质半导体区3和漂移区2的异质结界面上形成的传导电子存储状态。因此，停止在能量势垒ΔEc中的隧道效应(tunnel)。此外，停止从第一异质半导体区3向漂移区的传导电子流，并且漂移区2中的传导电子全部流向衬底区1。然后，从异质结向漂移区2生长耗尽层。因此，提供电流中断状态。
此外，由于从电场缓和区9生长的耗尽层，使得围绕异质结驱动端扩大的漏极电场缓和。因此，在电流中断状态下，漏电流降低。
此外，根据第一示例性实施例构造的半导体器件提供反向导通(返回电流)，在所述反向导通中，源电极6接地，并且对漏电极7施加负电位。当源电极6和栅电极5被设置为地电位，并且对漏电极7施加预定负电位时，阻止传导电子的能量势垒ΔEc消失。传导电子从漂移区2流向第一异质半导体区3，从而提供反向电流导通状态。在该反向电流导通状态下，不存在电子空穴，仅利用传导电子实现导通。因此，当反向电流导通状态改变为电流中断状态时，可以降低由反向恢复电流造成的损耗。
此外，栅电极5可以不接地，而被用作控制电极。
下面参考图4A和4B，描述根据第二示例性实施例的制造半导体器件的方法。利用该方法制造的半导体器件具有与图1所示半导体器件的相同的布置。
与第一示例性实施例的方法不同，在图4A和4B的第二示例性实施例的方法中，在形成第一杂质区11的处理之前，进行蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分的处理。
更详细地，在图2B中描绘的处理之后，如图4A所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分。接着，如图4B所示，通过利用离子注入工艺来注入诸如硼或者铝的杂质，在漂移区2没有被第一掩模层10覆盖的部分中形成第一杂质区11。最后，与第一示例性实施例相似，进行图3A-3C中描绘的处理，以完成图1的半导体器件。
如上所述，即使颠倒形成第一异质半导体区3和第一杂质区11的顺序，也可以轻易地制造图1的半导体器件。此外，第二示例性实施例可以实现与第一示例性实施例相同的效果。
接着，参考图5A和5B描述根据第三示例性实施例的制造半导体器件的方法。利用该方法制造的半导体器件具有与图1的半导体器件相同的布置。
与第一和第二示例性实施例的方法不同，在图5A和5B所示的第三示例性实施例的方法中，进行蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分的处理，使得部分蚀刻区域保留微小的预定厚度。
更具体地，在图2C的处理之后，如图5A所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分，使得部分蚀刻区域保留微小的预定厚度。接着，如图5B所示，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10，在此之后，通过干氧氧化工艺，氧化第一异质半导体区3的表面。因此，在图5B的处理中，保留非蚀刻部分，并且将蚀刻部分氧化预定厚度。
同时，活化第一杂质区11，在栅电极之下形成电场缓和区9。
接着，通过使用氟化铵和氟化氢，利用湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
最后，与第一示例性实施例相似，进行图3C所描绘的处理，以完成图1的半导体器件。
因此，可以与第一异质半导体区3的端部间隔开预定距离，来形成电场缓和区9。
此外，第三示例性实施例可以实现与第一示例性实施例相同的效果。此外，由于通过具有高蚀刻选择比的干法蚀刻工艺来蚀刻部分第一异质半导体区3，使得部分蚀刻区域微小地留有预定厚度，并且通过能够去除损伤的热氧化工艺来氧化剩余部分，所以在异质结驱动端或者漂移区2的表面上不会发生等离子体损伤。因此，进行微处理变得可能。因此，在电流导通状态下，由于不会发生由损伤所导致的电场终止，所以可以实现增强的传导特性。
下面参考图6A-6D描述根据第四示例性实施例的制造半导体器件的方法。利用该方法制造的半导体器件具有与根据图1的半导体器件相同的布置。
与第一到第三示例性实施例的方法不同，在图6A-6D所示的第四示例性实施例的方法中，在加大第一掩模层10的孔之后，形成异质结驱动端。
更具体地，在图2C的处理后，如图6A所示，通过利用湿法蚀刻工艺，将第一掩模层10各向同性蚀刻预定厚度，来加大第一掩模层10的孔。湿法蚀刻工艺使用例如氟化铵和氟化氢的混合溶液。
接着，如图6B所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10覆盖的部分。在此之后，如图6C所示，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。
接着，如图6D所示，通过预定热处理工艺，活化第一杂质区11，从而形成电场缓和区9。
最后，与第一示例性实施例相似，进行图3C中描绘的处理，以完成图1的半导体器件。
因此，可以无需第一异质半导体区3的牺牲氧化(如在第一到第三示例性实施例中所述)，而与第一异质半导体区3的端部间隔开预定距离，来形成电场缓和区9。此外，第四示例性实施例可以实现与第一示例性实施例相同的效果。
接着，参考图7、8A-8D以及9A-9C描述根据第五示例性实施例的制造半导体器件的方法。在第五示例性实施例的描述中，省略第一实施例和第五实施例之间的相同部分的说明。
图7示出利用根据第五示例性实施例的方法制造的半导体器件。可以看出，根据第五示例性实施例的半导体器件与根据第一示例性实施例的半导体器件相似。然而，与第一示例性实施例不同，在第五示例性实施例中，在漂移区2中还以这样的方式形成第二电场区12：使第二电场区12与第一异质半导体区3邻接，并与异质结驱动端间隔开预定距离。
因此，与第一示例性实施例相似，可以通过自对准，在与施加了栅极电场的异质结驱动端间隔开预定距离的部分形成用于降低漏电流的电场缓和区9。因此，可以改善导通阻抗，并且可以降低漏电流。另外，通过形成第二电场缓和区12，减小第一异质半导体区3和漂移区2的异质结的面积。这样，在电流中断状态下，与第一示例性实施例的半导体器件相比，可以进一步降低通过异质结的漏电流。
图8A-8D和9A-C示出制造图7的半导体器件的方法。
现在参考图8A，在进行第一示例性实施例的图2A的处理之后，通过利用光刻法来图形化例如CVD氧化层，在第一异质半导体区3上形成第一掩模层10。
接着，如图8B所示，当第一异质半导体区3置于第一掩模层10和漂移区2之间时，通过利用例如离子注入工艺将诸如硼或者铝的杂质注入部分漂移区2中，在漂移区2中形成第一和第二杂质区11和13。
接着，如图8C所示，形成第二掩模层14，以覆盖第一掩模层10没有覆盖并且对应于第二杂质区13(以下称为“电场缓和区12”)的部分第一异质半导体区3。在第五示例性实施例中，第二掩模层14的材料与第一掩模层10的材料不同，使得它可以轻易地被图形化。然而，即使当第二掩模层14的材料与第一掩模层10的材料相同时，也可以通过变化其厚度或者使用热处理条件，来获得图8C的结构。
接着，如图8D所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10或者第二掩模层14覆盖的部分。
在以上处理之后，如图9A所示，利用硫酸和过氧化氢的混合溶液，去除第二掩模层14，在此之后，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。当然，也可以采用去除各个层10、14的其他方法。
接着，如图9B所示，通过例如干氧氧化工艺，将部分异质半导体区3氧化预定厚度。同时，活化第一和第二杂质区11和13，以分别形成栅电极之下的电场缓和区9以及源极区之下的电场缓和区12。
在第五示例性实施例中，栅电极之下的电场缓和区9的深度与源极区之下的电场缓和区12的深度相同。
接着，例如，通过使用氟化铵和氟化氢，利用湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
最后，如图9C所示，在漂移区2的由于第一异质半导体区3的布局而暴露的部分上连续形成栅极绝缘层4和多晶硅层。通过例如LP-CVD工艺，形成栅极绝缘层4和多晶硅层。此外，通过例如离子注入工艺，在多晶硅层中注入诸如磷或者砷的杂质，从而形成N型栅电极5。
此外，通过使用掩模层来图形化栅电极5，并且通过例如CVD工艺，在栅极绝缘层4和栅电极5上形成层间电介质8。
另外，在衬底区1的与漂移区2和衬底区1的结相对的表面上，由例如钛和镍形成漏电极7。不考虑顺序，可以由例如钛和铝形成源电极6，以接触层间电介质8、栅极绝缘层4以及第一异质半导体区3。因此，完成了根据图7的第五示例性实施例的半导体器件。
如上所述，在第五示例性实施例的半导体器件中，利用可以轻易地控制厚度的热氧化工艺，通过使用第一掩模层10，形成所有的异质结驱动端、栅电极之下的电场缓和区9以及源极区之下的电场缓和区12。因此，它们可以被形成为彼此具有最佳距离。
此外，当半导体器件被设计成具有多个这样的单位单元时，在所有单位单元中，均匀地限定异质结驱动端、栅电极之下的电场缓和区9以及源极区之下的电场缓和区12之间的距离，从而改善可靠性。
由于在电流中断状态和电流导通状态下在表面中不会轻易发生变化，所以可以改善设计成具有多个单位单元的半导体器件的可靠性和基本性能。
接着，参考图10和11A-11C描述根据第六示例性实施例的制造半导体器件的方法。在第五和第六示例性实施例中，相同的附图标记表示相同的部分。因此，在第六示例性实施例的描述中，省略相同部分的描述。
图10示出利用根据第六示例性实施例的方法制造的半导体器件。如图10所示，该半导体器件与第五示例性实施例的半导体器件相似。然而，在第六示例性实施例中，栅电极之下的电场缓和区9比源极区之下的电场缓和区12深。
第六示例性实施例可以实现与第五示例性实施例相同的效果。此外，由于栅电极之下的电场缓和区9的深度与源极区之下的电场缓和区12的深度不同，所以可以改善电流导通状态下的驱动性能或者电流中断状态下的漏电流降低效果。
图11A-11C示出制造图10的半导体器件的方法。
现在参考图11A，通过在漂移区2没有被第二掩模层14覆盖的部分中注入诸如硼或者铝的杂质，在漂移区2中进一步形成第三杂质区15，并且该第三杂质区15比第一杂质区11深。当第一异质半导体区3置于第二掩模层14和漂移区2之间时，通过例如离子注入工艺，形成第三杂质区15。
接着，如图11B所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10或者第二掩模层14覆盖的部分。
在以上处理之后，利用硫酸和过氧化氢的混合溶液，去除第二掩模层14，在此之后，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。也可以使用用于去除的其他工艺。
接着，如图11C所示，通过例如干氧氧化工艺，将部分异质半导体区3氧化预定厚度。同时，活化第一、第二和第三杂质区11、13、15，以形成栅电极之下的电场缓和区9以及源极区之下的电场缓和区12。在第六示例性实施例中，由于形成了第三杂质区15，所以栅电极之下的电场缓和区9的深度变得大于源极区之下的电场缓和区12的深度。
接着，例如，通过使用氟化铵和氟化氢，利用湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
最后，与第五示例性实施例相似，进行图9C的处理，以完成第六示例性实施例的半导体器件。
通过进行上述处理，可以在与异质结驱动端间隔开预定距离的位置上，形成栅电极之下的电场缓和区9和源极区之下的电场缓和区12。此外，栅电极之下的电场缓和区9可以被形成为比源极区之下的电场缓和区12深。
下面参考图12、13A-13D和14A-14C描述根据第七示例性实施例的制造半导体器件的方法。在第五和第七实施例中，相同的附图标记表示相同的部分，在第七示例性实施例的描述中，省略相同部分的描述。
参考图12，描述利用第七示例性实施例的方法制造的半导体器件。如图12所示，根据第七示例性实施例的半导体器件与根据第五示例性实施例的半导体器件相似。然而，在第七示例性实施例中，不形成栅电极之下的电场缓和区9。由于不在栅电极5之下形成电场缓和区9，所以可以进一步减小栅电极5的宽度。因此，可以改善半导体器件的集成。
接着，参考图13A-13D和14A-14C描述根据第七示例性实施例的制造图12的半导体器件的方法。
现在参考图13A，在第一掩模层10没有覆盖并且不与源极区之下的电场缓和区12相对应的部分第一异质半导体区3上形成第三掩模层16(例如，抗蚀剂掩模)。
在第七示例性实施例中，第三掩模层16的材料与第一掩模层10的材料不同。因此，可以轻易地图形化第三掩模层16。然而，即使当第三掩模层16的材料与第一掩模层10的材料相同时，也可以通过变化其厚度或者使用热处理条件，来获得图13A的结构。
接着，如图13B所示，通过穿过第一异质半导体区3没有被第一掩模层10或者第三掩模层16覆盖的部分注入诸如硼或者铝的杂质，在漂移区2中形成第二杂质区13。可以通过例如离子注入工艺，形成第二杂质区13。
接着，如图13C所示，利用例如硫酸和过氧化氢的混合溶液，去除第三掩模层16。
在以上处理之后，形成第二掩模层14(抗蚀剂掩模)，以覆盖第一掩模层10没有覆盖并且对应于第二杂质区13(以下称为“电场缓和区12”)的部分第一异质半导体区3。第二掩模层14的材料与第一掩模层10的材料不同，使得它可以轻易地被图形化。然而，即使当第二掩模层14的材料与第一掩模层10的材料相同时，也可以通过变化材料厚度或者使用热处理条件，来获得图13C的结构。
接着，如图13D所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10或者第二掩模层14覆盖的部分。
在以上处理之后，如图14A所示，利用硫酸和过氧化氢的混合溶液，去除第二掩模层14，在此之后，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。用于去除掩模层10、14的其他方法也是可能的。
接着，如图14B所示，通过例如干氧氧化工艺，将部分异质半导体区3氧化预定厚度。同时，活化第二杂质区13，以形成源极区之下的电场缓和区12。通过例如使用氟化铵和氟化氢的湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
最后，如图14C所示，在漂移区2的由于第一异质半导体区3的布局而暴露的部分上连续形成栅极绝缘层4和多晶硅层。通过例如LP-CVD工艺形成栅极绝缘层4和多晶硅层。
此外，通过例如离子注入工艺，在多晶硅层中注入诸如磷或者砷的杂质，从而形成N型栅电极5。通过使用掩模层来图形化栅电极5。此外，通过例如CVD工艺，在栅极绝缘层4和栅电极5上形成层间电介质8。
在衬底区1的其他表面上由例如钛和镍形成漏电极7。
不考虑顺序，由例如钛和铝形成源电极6，并且源电极6接触层间电介质8、栅极绝缘层4以及第一异质半导体区3。因此，完成了根据图12的第七示例性实施例的半导体器件。
如上所述，在第七示例性实施例的半导体器件中，利用可以轻易地控制厚度的热氧化工艺，通过使用第一掩模层10，形成异质结驱动端和源极区之下的电场缓和区12两者。因此，它们可以被形成为彼此具有最佳距离。这样，即使当半导体器件被设计成具有多个这样的单位单元时，也可以在所有单位单元中，均匀地限定异质结驱动端和源极区之下的电场缓和区12之间的距离。
结果，由于在电流中断状态和电流导通状态下在表面中不会轻易发生改变，所以可以改善设计成具有多个单位单元的半导体器件的可靠性和基本性能。
下面，参考图15和16A-16C描述根据第八示例性实施例的制造半导体器件的方法。在第五和第八示例性实施例中，相同的附图标记表示相同的部分。另外，在第八示例性实施例的描述中，省略相同部分的描述。
现在，参考图15描述利用第八示例性实施例的方法制造的半导体器件。如图15所示，第八示例性实施例的半导体器件与第五示例性实施例的半导体器件相似。然而，在第八示例性实施例中，栅电极之下的电场缓和区9比源极区之下的电场缓和区12浅。第八示例性实施例可以实现与第五示例性实施例相同的效果。
接着，参考图16A-16C描述根据图15的第八示例性实施例的制造半导体器件的方法。
现在，参考图16A，在第一掩模层10没有覆盖并且不与源极区之下的电场缓和区12相对应的部分第一异质半导体区3上形成第三掩模层16(例如，抗蚀剂掩模)。在第八示例性实施例中，第三掩模层16的材料与第一掩模层10的材料不同，使得第三掩模层16可以轻易地被图形化。然而，即使当第三掩模层16的材料与第一掩模层10的材料相同时，也可以通过变化材料厚度或者使用热处理条件，来获得图16A的结构。
接着，通过穿过第一异质半导体区3没有被第一掩模层10或者第三掩模层16覆盖的部分注入诸如硼或者铝的杂质，在漂移区2中形成第二杂质区13。通过例如离子注入工艺，形成第二杂质区13。
接着，如图16B所示，利用例如硫酸和过氧化氢的混合溶液，去除第三掩模层16。
在以上处理之后，形成第二掩模层14(抗蚀剂掩模)，以覆盖第一掩模层10没有覆盖并且对应于第二杂质区13(以下称为“源极区之下的电场缓和区12”)的部分第一异质半导体区3。第二掩模层14的材料与第一掩模层10的材料不同，使得它可以轻易地被图形化。然而，即使当第二掩模层14的材料与第一掩模层10的材料相同时，也可以通过变化厚度或者使用热处理条件，来获得图16B的结构。
接着，通过穿过第一异质半导体区3没有被第一掩模层10或者第二掩模层14覆盖的部分注入诸如硼或者铝的杂质，在漂移区2中形成第一杂质区11。通过例如离子注入工艺，形成第一杂质区11。
因此，在第八示例性实施例中，第三杂质区13被形成为比第一杂质区11深。
如图16C所示，通过例如反应离子蚀刻(干法蚀刻)工艺，蚀刻第一异质半导体区3没有被第一掩模层10或者第二掩模层14覆盖的部分。
在以上处理之后，利用硫酸和过氧化氢的混合溶液，去除第二掩模层14，在此之后，通过使用氟化铵和氟化氢的混合溶液，利用湿法蚀刻工艺，去除第一掩模层10。用于去除掩模层10、14的其他工艺也是可能的。
接着，通过例如干氧氧化工艺，将部分异质半导体区3氧化预定厚度。同时，活化第一杂质区11和第二杂质区13，以形成栅电极之下的电场缓和区9以及源极区之下的电场缓和区12。例如，通过例如使用氟化铵和氟化氢的湿法蚀刻工艺，各向同性蚀刻第一异质半导体区3的氧化部分。
最后，与第五示例性实施例相似，进行图9C的处理，以完成根据在此教导的第八示例性实施例的图15的半导体器件。
如上所述，按照根据本发明第八示例性实施例的制造半导体器件的方法，电场缓和区9比电场缓和区12浅，并且可以通过自对准来形成。此外，第八示例性实施例可以实现与第五示例性实施例相同的效果。
此外，为了便于理解本发明，已经描述了上述实施例，并且上述实施例不限制本发明。相反，本发明意图覆盖包括在所附权利要求的范围内的各种变形例和等同布局。
例如，在第一到第八示例性实施例中，为了便于描述本发明的特征，示出了具有基本布置的晶体管结构。然而，本发明并不局限于这样的结构。可以对该半导体器件添加任意附加结构，或者可以修改半导体器件的其他结构。
更具体地，可以如图17到19所示，设计半导体器件。分别通过使用第一、第五和第七示例性实施例的布置，设计图17到19的半导体器件。
如图17到19所示，形成栅极绝缘层4，以接触在漂移区2上形成的沟槽，并且在栅极绝缘层4上形成栅电极5。图17到19所描绘的半导体器件可以各自实现与根据第一、第五和第七示例性实施例的半导体器件的相同的效果。
如在第四示例性实施例中所述，可以通过在利用各向同性蚀刻处理来加大第一掩模层10的孔之后对漂移区2和第一异质半导体区3的表面进行干法蚀刻，有效地制造图17到19所描绘的半导体器件。
此外，可以如图20到22所示，设计半导体器件。分别通过使用第一、第五和第七示例性实施例的布置，设计图20到22的半导体器件。
在图20到22的半导体器件中，在漂移区2上形成的沟槽与异质结驱动端间隔开，并且形成栅极绝缘层4，以接触该沟槽和异质结驱动端。另外，在栅极绝缘层4上形成栅电极5。
图20到22所描绘的半导体器件可以各自实现与根据第一、第五和第七示例性实施例的半导体器件相同的效果。
另外，可以通过使用图3A的处理来轻易地制造图20到22所描绘的半导体器件，在所述处理中在利用牺牲氧化使第一异质半导体区3的端部缩回之后，对漂移区2和第一异质半导体区3的表面进行干法蚀刻。
此外，可以如图23到25所示，设计半导体器件。分别通过使用第一、第五和第七示例性实施例的布置，设计图23到25的半导体器件。
在图23到25的半导体器件中，第一异质半导体区3被形成为具有不同传导类型的区和/或者不同浓度的区，并且具有欧姆接触源电极的N+型第二异质半导体区17。图23到25所描绘的半导体器件可以各自实现与根据第一、第五和第七示例性实施例的半导体器件相同的效果。
此外，在图23到25的半导体器件中，通过在形成第一异质半导体区3的点处注入杂质，来形成第二异质半导体区17。可选地，可以在图形化栅电极5之后，通过注入杂质来形成第二异质半导体区17。
如上所述，可以轻易地形成第二异质半导体区17。
尽管在图23到25的半导体器件中，在预定位置以预定深度形成第二异质半导体区17，但是本发明并不局限于这种布置。可以以分层的形状，形成第二异质半导体区17。可选地，可以以线的形状，局部形成第二异质半导体区17。
此外，可以如图26到28所示，设计半导体器件。分别通过使用第一、第五和第七示例性实施例的布置，设计图26到28的半导体器件。在图26到28的半导体器件中，例如，在漂移区2中形成的N+型传导区18接触异质结驱动端。因此，在电流导通状态下，电流可以以较低的阻抗流动。另外，可以通过利用牺牲氧化使第一异质半导体区3的端部缩回，来形成传导区18。因此，可以轻易地制造该半导体器件。
在第一到第八示例性实施例以及图17到28的例子的所有半导体器件中，第一异质半导体区3的侧壁是垂直形成的。然而，本发明并不局限于这种布置。即，第一异质半导体区3的侧壁可以被形成为具有预定的倾斜。
此外，在所有示例性实施例的半导体器件中，由碳化硅形成半导体衬底。然而，本发明并不局限于这种布置。可以由诸如氮化镓、金刚石等的其他半导体材料形成半导体器件。
此外，在根据所有示例性实施例的半导体器件中，描述了半导体区1的碳化硅的多型是4H。然而，本发明并不局限于这种布置。半导体区1的多型可以是6H、3C等。
此外，在根据所有示例性实施例的半导体器件中，描述了彼此相对布置并且漂移区2置于其间的源电极6和漏电极7，并且电流以纵向流过的纵向晶体管。然而，本发明并不局限于这种布置。例如，在此也可以考虑可以将源电极6和漏电极7布置在同一平面上，并且电流可以以横向流过的横向晶体管。
此外，在根据所有示例性实施例的半导体器件中，由多晶硅形成第一异质半导体区3。然而，本发明并不局限于此。即，可以使用能够与碳化硅异质邻接的任意材料。例如，可以使用诸如单晶硅和非晶硅的其他硅材料，或者诸如锗和硅锗的其他半导体材料，或者具有诸如6H和3C的其他多型的碳化硅。
此外，在根据所有示例性实施例的半导体器件中，利用由N型碳化硅形成的漂移区2和由N型多晶硅形成的第一异质半导体区3来形成异质结。然而，本发明并不局限于这种布置。即，N型碳化硅、P型多晶硅、P型碳化硅、P型多晶硅、P型碳化硅、N型多晶硅的任意组合都可以是可能的。
另外，在根据所有示例性实施例的半导体器件中，衬底区1和栅电极5的传导类型是N型。然而，本发明并不局限于这种布置。即，传导类型可以是P型。
另外，在根据所有示例性实施例的半导体器件中，由CVD氧化材料形成第一掩模层10。然而，本发明并不局限于这种布置。即，可以由诸如光致抗蚀剂层和SiN的其他材料形成第一掩模层10。
另外，可以由至少具有绝缘特性的诸如氧化硅或者SiN的任意材料形成层间电介质8。
另外，在根据所有示例性实施例的半导体器件中，由多晶硅形成栅电极5。然而，本发明并不局限于这种布置。即，具有高电导性的任意材料都可以用于栅电极5。
另外，在根据所有示例性实施例的半导体器件中，由氧化硅形成栅极绝缘层4。然而，本发明并不局限于这种布置。即，具有绝缘特性的任意材料都可以用于栅极绝缘层。
在根据第一到第八示例性实施例的半导体器件制造方法中，在通过例如LP-CVD工艺在N型碳化硅半导体衬底上形成多晶硅层之后，通过利用例如离子注入工艺在多晶硅层中注入诸如磷和砷的杂质，来形成N型第一异质半导体区3。然而，本发明并不局限于这种布置。即，可以在通过电子束沉积工艺或者溅射工艺形成多晶硅层之后，通过激光退火工艺，形成N型异质半导体区3。
可选地，可以通过使用利用例如分子线外延而异质外延生长的单晶硅，来形成N型异质半导体区3。
在根据第一到第八示例性实施例的半导体器件制造方法中，离子注入工艺被用来形成第一、第二和/或者第三杂质区11、13和/或者15。然而，本发明并不局限于此。即，可以使用能够在漂移区2中注入杂质的诸如固态扩散工艺的其他方法。同样地，在根据第一到第八示例性实施例的半导体器件制造方法中，离子注入工艺被用来掺入杂质。然而，本发明并不局限于此。例如，可以使用固态扩散工艺或者气相沉积工艺。
此外，在第一到第八示例性实施例的半导体器件制造方法中，通过干法蚀刻工艺来蚀刻第一异质半导体区3。然而，本发明并不局限于此。例如，可以使用湿法蚀刻工艺，或者在进行热氧化工艺之后利用使用氟化铵和氟化氢的混合溶液的湿法蚀刻去除氧化层的处理，或者上述两者的组合。
在根据第一到第八示例性实施例的半导体器件制造方法中，通过干氧氧化工艺氧化第一异质半导体区3。然而，本发明并不局限于这种布置。例如，可以使用湿法氧化工艺、H2O氧化工艺、等离子体氧化工艺等。
另外，在根据第一到第八示例性实施例的半导体器件制造方法中，通过在利用例如LP-CVD工艺形成的多晶硅层中注入诸如磷和砷的杂质，来形成N型栅电极。然而，本发明并不局限于这种布置。即，可以通过在利用电子束沉积工艺或者溅射工艺形成多晶硅层之后，通过激光退火工艺来形成N型栅电极5。可选地，可以通过使用利用例如分子线外延而异质外延生长的单晶硅，来形成N型栅电极5。
此外，在根据第一到第八示例性实施例的半导体器件制造方法中，LP-CVD工艺被用来形成栅极绝缘层4。然而，本发明并不局限于此。可以使用诸如热氧化工艺或者等离子体CVD工艺的其他工艺。
此外，在根据第一到第三示例性实施例的半导体器件制造方法中，同时进行部分异质半导体区3的氧化和第一杂质区11的活化。然而，本发明并不局限于此。可以利用不同处理来进行氧化和活化。同样，在根据第五、第六和第八示例性实施例的半导体器件制造方法中，同时进行部分异质半导体区3的氧化以及第一和第二杂质区11和13的活化。然而，本发明并不局限于此。可以利用不同处理来进行氧化和活化。
同样地，在根据第七示例性实施例的半导体器件制造方法中，同时实现部分异质半导体区3的氧化和第二杂质区13的活化。然而，本发明并不局限于此。可以利用不同处理来进行氧化和活化。
在根据第一到第六示例性实施例和第八示例性实施例的半导体器件制造方法中，尽管栅电极之下的电场缓和区9被描述为P型，但是本发明并不局限于此。例如，电场缓和区9可以是杂质没有活化并且阻抗增大的高阻层。在这样的情况下，杂质并不局限于硼或者铝。即，可以使用能够形成非活跃层的诸如钒的任意杂质。另外，不需要用于活化的退火工艺。
同样地，在根据第五到第八示例性实施例的半导体器件中的电场缓和区12可以是杂质没有活化并且阻抗增大的高阻层。在这样的情况下，杂质并不局限于硼或者铝。即，可以使用能够形成非活跃层的诸如钒的任意杂质。此外，不需要用于活化的退火工艺。
在第一到第三示例性实施例以及第五到第八示例性实施例的半导体器件制造方法中，去除第一掩模件10。因此，对第一异质半导体区3进行热氧化。然而，本发明并不局限于此。即，可以在没有去除第一掩模层10时，对第一异质半导体区3进行氧化。在这样的情况下，由于第一异质半导体区3被第一掩模层10覆盖的表面不易被氧化，所以可以保持第一异质半导体区3的层厚度。
此外，尽管第三和第四示例性实施例被描述为不同的实施例，但是可以对这些示例性实施例进行组合。例如，在进行加大第一掩模层10的孔的图6A的处理之后，可以进行遗留部分第一异质半导体区3的图5A和5B的蚀刻处理。
在根据第五、第六和第八示例性实施例的半导体器件制造方法中，通过采用第一示例性实施例的方法来制造半导体器件。然而，本发明并不局限于此。即，通过采用第三或者第四示例性实施例的方法来制造根据第五、第六和第八示例性实施例的半导体器件。在这样的情况下，第五、第六和第八示例性实施例可以实现与第三和第四示例性实施例相同的效果。
根据这里的教导，由于利用自对准，在与施加了栅极电场的异质结驱动端间隔开的部分形成了用于降低漏电流的第一电场缓和区，所以可以改善导通阻抗，并且可以降低漏电流。
因此，为了便于理解本发明，已经描述了上述实施例，并且上述实施例并不限制本发明。相反，本发明意图覆盖包括在所附权利要求的范围内的各种修改和等同布局，并且所附权利要求书的范围符合最宽的解释，以包括法律所允许的全部的这样的修改和等同结构。
本申请要求2006年11月24提交的第2006-316807号日本专利申请的优先权，所述申请在这里通过引用被整体包括。

Claims (12)

1.一种制造半导体器件的方法，所述半导体器件包括：半导体衬底；异质半导体区，其由带隙宽度与所述半导体衬底的带隙宽度不同的半导体材料形成，并且与所述半导体衬底异质邻接；栅极绝缘层，其接触所述半导体衬底和所述异质半导体区的异质结；栅电极，其形成在所述栅极绝缘层上；第一电场缓和区，其与接触所述栅极绝缘层的所述异质结的异质结驱动端间隔开预定距离，并且接触所述半导体衬底和所述栅极绝缘层；源电极，其接触所述异质半导体区；以及漏电极，其接触所述半导体衬底，所述方法包括：
在所述异质半导体区形成第一掩模层；以及
至少使用部分所述第一掩模层来形成所述第一电场缓和区和所述异质结驱动端，
其中，当形成所述第一电场缓和区时，通过离子注入工艺，在所述半导体衬底没有被所述第一掩模层覆盖的部分中注入杂质，以及
其中，形成所述异质结驱动端的步骤包括：在至少各向同性去除部分所述第一掩模层之后，形成所述异质结驱动端。
2.根据权利要求1所述的方法，其特征在于，还包括：
当形成所述第一电场缓和区时，进行活化所述杂质的热处理工艺。
3.根据权利要求1所述的方法，其特征在于，所述半导体器件还包括第二电场缓和区，所述第二电场缓和区接触所述半导体衬底和所述异质半导体区，并且与所述异质结驱动端间隔开预定距离，所述方法还包括：
使用所述第一掩模层来形成所述第二电场缓和区。
4.根据权利要求3所述的方法，其特征在于，还包括：
在所述异质半导体区形成第二掩模层，以覆盖接触所述第二电场缓和区的所述异质半导体区；以及
其中，形成所述异质结驱动端的步骤还包括使用所述第一掩模层和所述第二掩模层两者来形成所述异质结驱动端。
5.根据权利要求4所述的方法，其特征在于，所述第一掩模层的材料与所述第二掩模层的材料不同。
6.根据权利要求1所述的方法，其特征在于，所述半导体衬底包括碳化硅、金刚石和氮化镓至少之一。
7.根据权利要求1所述的方法，其特征在于，所述异质半导体区包括单晶硅、多晶硅和非晶硅至少之一。
8.一种制造半导体器件的方法，所述半导体器件包括：半导体衬底；异质半导体区，其由带隙宽度与所述半导体衬底的带隙宽度不同的半导体材料形成，并且与所述半导体衬底异质邻接；栅极绝缘层，其接触所述半导体衬底和所述异质半导体区的异质结；栅电极，其形成在所述栅极绝缘层上；第二电场缓和区，其与接触所述栅极绝缘层的所述异质结的异质结驱动端间隔开预定距离，并且接触所述半导体衬底和所述异质半导体区；源电极，其接触所述异质半导体区；以及漏电极，其接触所述半导体衬底，所述方法包括：
在所述异质半导体区形成第一掩模层；以及
通过至少使用部分所述第一掩模层来形成所述第二电场缓和区和所述异质结驱动端，
其中，当形成所述第二电场缓和区时，通过离子注入工艺，在所述半导体衬底没有被所述第一掩模层覆盖的部分中注入杂质，以及
其中，当形成所述异质结驱动端时，进行各向同性去除所述异质半导体区被所述第一掩模层覆盖的部分的处理。
9.根据权利要求8所述的方法，其特征在于，还包括：
在所述异质半导体区形成第三掩模层，所述第三掩模层与所述第一掩模层一起覆盖所述异质半导体区不接触所述第二电场缓和区的部分；以及
在所述异质半导体区形成第二掩模层，所述第二掩模层覆盖所述异质半导体区接触所述第二电场缓和区的部分；
其中，形成所述第二电场缓和区的步骤包括使用所述第一掩模层和所述第三掩模层两者来形成所述第二电场缓和区；以及
其中，形成所述异质结驱动端的步骤还包括使用所述第一掩模层和所述第二掩模层两者来形成所述异质结驱动端。
10.根据权利要求9所述的方法，其特征在于，所述第二掩模层的材料和所述第三掩模层的材料中的至少一个与所述第一掩模层的材料不同。
11.根据权利要求8所述的方法，其特征在于，还包括：
当形成所述第二电场缓和区时，进行活化所述杂质的热处理工艺。
12.根据权利要求8所述的方法，其特征在于，进行各向同性去除的所述处理的步骤还包括进行牺牲氧化。
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