KR20080047294A - 반도체 장치 제조 방법 및 그에 의해 제조되는 제품 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법 및 그에 의한 제품에 관한 것이다. 반도체 장치는 반도체 기판과, 반도체 기판과 이종 결합된 이종 반도체 영역과, 반도체 기판 및 이종 반도체 영역의 이종 접합부와 접속하는 게이트 절연 층과, 게이트 절연 층 상에 형성된 게이트 전극과, 게이트 절연 층과 접속하는 이종 접합부의 이종 접합부 구동 단부로부터 소정의 거리만큼 이격되어, 반도체 기판 및 게이트 절연 층과 접속하는 전기장 경감 영역과, 이종 반도체 영역과 접속하는 소스 전극과, 반도체 기판과 접속하는 드레인 전극을 포함한다. 마스크 층이 이종 반도체 영역 상에 형성되고, 전기장 경감 영역 및 이종 접합부 구동 단부가 제1 마스크 층의 적어도 일 부분을 사용함으로써 형성된다.
반도체 기판, 이종 반도체 영역, 게이트 절연 층, 게이트 전극, 전기장 경감 영역, 소스 전극, 드레인 전극

Description

반도체 장치 제조 방법 및 그에 의해 제조되는 제품 {Method of Manufacturing a Semiconductor Device and Products Manufactured Thereby}
관련 기술에 대한 상호 참조
본 출원은 2006년 11월 24일자로 출원된 일본 특허 출원 제2006-316807호에 기초하여 우선권을 주장하고, 이는 본원에서 전체적으로 참조되었다.
본 발명은 반도체 기판에 이종 결합된 이종 반도체 영역을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
일본 특허 출원 공개 제2003-318398호는 반도체 기판의 주 표면에 형성되어 결합된 N--형 다결정 실리콘 영역을 갖는 반도체 장치를 개시한다. 반도체 기판은 N--형 실리콘 카바이드 에피택셜 영역이 위에 형성되어 있는, N+-형 실리콘 카바이드 기판을 갖는다. 이러한 반도체 장치에서, N--형 실리콘 카바이드 에피택셜 영역 및 N+-형 다결정 실리콘 영역은 서로 이종 결합된다. 더욱이, 게이트 전극이 게이트 절연 층을 사용함으로써, N--형 실리콘 카바이드 에피택셜 영역 및 N+-형 다결정 실리콘 영역의 이종 접합부에 인접하여 형성된다. N--형 다결정 실리콘 영역은 층간 유전체 내에 형성된 소스 접속 구멍을 통해 소스 전극에 연결된다. 드레인 전극이 N+-형 실리콘 카바이드 기판의 타 표면 상에 형성된다.
그러한 반도체 장치는 소스 전극이 접지되고 소정의 양전위가 드레인 전극에 인가될 때, 게이트 전극의 전위를 제어함으로써 스위치로서 기능한다. 즉, 게이트 전극이 접지될 때, 역바이어스가 N--형 다결정 실리콘 영역 및 N+-형 실리콘 카바이드 에피택셜 영역의 이종 접합부에 인가되어, 드레인 및 소스 전극들 사이에서 전류가 흐르지 않는다. 그러나, 소정의 양전압이 게이트 전극에 인가될 때, 게이트 전기장이 N--형 다결정 실리콘 영역 및 N+-형 실리콘 카바이드 에피택셜 영역의 이종 접합 경계부에 인가된다. 게이트 산화물 필름 경계부의 이종 접합에 의해 한정된 에너지 장벽(ΔEc)의 두께가 감소되므로, 전류가 드레인 전극과 소스 전극 사이에서 흐를 수 있다. 또한, 이러한 반도체 장치는 전류를 차단하고 전도시키기 위한 제어 채널로서 이종 접합부를 사용한다. 따라서, 이종 장벽의 두께는 채널의 길이의 함수이고, 낮은 저항을 갖는 전도가 얻어질 수 있다. 게이트 전극이 게이트 절연 층을 사용하여 결합된, N--형 다결정 실리콘 영역 및 N+-형 실리콘 카바이드 에피택셜 영역의 이종 접합 경계부 내에서, 게이트 전기장의 강도가 증가하므로, 저항이 저하될 수 있다.
일본 특허 출원 공개 제2003-318398호에 개시된 것과 같은 반도체 장치에서, 전류가 차단될 때, 장벽 높이로 인해 N--형 다결정 실리콘 영역 및 N+-형 실리콘 카바이드 에피택셜 영역의 이종 접합부에서 전류가 누출된다. 그러므로, 반도체 장치는 전류가 차단될 때 전류 누출을 감소시키는데 있어서 제한을 갖는다. 대조적으로, 본원에서 개시되는 본 발명의 예시적인 실시예들은 누출 전류를 감소시키도록 설계된 반도체 장치를 제공한다.
반도체 장치 제조 방법이 본원에서 개시된다. 한 가지 그러한 반도체 장치는 반도체 기판과, 반도체 기판과 다른 밴드 갭 폭을 갖는 반도체 재료로 형성되고 반도체 기판과 이종 결합된 이종 반도체 영역과, 반도체 기판 및 이종 반도체 영역의 이종 접합부와 접속하는 게이트 절연 층과, 게이트 절연 층 상에 형성된 게이트 전극과, 게이트 절연 층과 접속하는 이종 접합부의 이종 접합부 구동 단부로부터 소정의 거리만큼 이격되어, 반도체 기판 및 게이트 절연 층과 접속하는 제1 전기장 경감 영역과, 이종 반도체 영역과 접속하는 소스 전극과, 반도체 기판과 접속하는 드레인 전극을 포함한다. 이러한 실시예에 따른 방법은 이종 반도체 영역 상에 제1 마스크 층을 형성하는 단계와, 제1 마스크 층의 적어도 일 부분을 사용하여 제1 전기장 경감 영역 및 이종 접합부 구동 단부를 형성하는 단계를 포함한다.
본원의 설명은 유사한 도면 부호가 여러 도면에 걸쳐 유사한 부분을 표시하는 첨부된 도면을 참조한다.
본 발명의 반도체 장치에서, 전류 차단 상태에서 누출 전류가 감소될 수 있고, 전류 전도 상태에서 높은 전도 특성이 얻어질 수 있다.
제1의 예시적인 실시예의 반도체 제조 방법에 따라 제조되는 반도체 장치가 도1의 단면도를 참조하여 설명된다.
이러한 예에서, 반도체 장치는 전계 효과 트랜지스터(FET)의 2개의 단위 셀들이 서로 대면하게 배치되도록 구성된다. 더욱이, 하나의 트랜지스터는 실제로 평행하게 배열된 FET의 복수의 단위 셀로 형성된다.
도1의 반도체 장치는 반도체 기판에 의해 한정된 기판 영역(1)과, 드리프트 영역(2)을 포함한다. 기판 영역(1)은 폴리 타입이 4H인 N+-형 (고밀도) 실리콘 카바이드로 형성된다. N--형 (저밀도) 실리콘 카바이드로 형성된 드리프트 영역(2)은 기판 영역(1)의 일 표면 상에 형성된다.
도1의 반도체 장치는 FET의 각각의 셀에 대해, 드리프트 영역(2)의 일 표면의 소정의 영역 상에 형성되어, 드리프트 영역(2) 및 기판 영역(1)의 접합 표면과 대면하는 제1 이종 반도체 영역(3)을 포함한다. 게이트 절연 층(4)이 드리프트 영역(2)의 일 표면, 즉 제1 이종 반도체 영역(3)의 (측표면을 포함한) 일 표면 상에 형성되어, 드리프트 영역(2) 및 제2 이종 반도체 영역(3)의 이종 접합부에 결합된다. 게이트 전극(5)이 게이트 절연 층(4)에 인접하여 형성된다. 소스 전극(6)이 이종 반도체 영역(3)의 일 표면과 저항 접속하며, 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 접합부와 대면하고, 드레인 전극(7)이 기판 영역(1)의 타 표면에 저항 연결된다. 층간 유전체(8)가 소스 전극(5)을 게이트 전극(6)으로부터 절연시킨다. 더욱이, 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 이종 접합부 내의 게이트 절연 층(4)에 결합된 이종 접합부 구동 단부로부터 이격되고, 게이트 전극(5) 아래의 게이트 절연 층(4)과 접속하는 드리프트 영역(2) 내에 형성된 P-형 게이트 전기장 경감 영역(9: 제1 전기장 경감 영역)이 제공된다.
여기서, 제1의 예시적인 실시예에 관련된 제1 이종 반도체 영역(3)은 드리프트 영역(2)과 다른 밴드 갭 폭을 갖는 N-형 다결정 실리콘으로 형성된 드리프트 영역(2)과 이종 결합된다. 따라서, 에너지 장벽(ΔEc)이 드리프트 영역(2) 및 제1 이종 반도체 영역(3)의 이종 접합 경계부 상에 형성된다. 더욱이, 게이트 절연 층(4)은 산화규소 필름으로 형성된다.
도1의 반도체 장치를 제조하는 방법이 다음에서 도2a - 도2d 및 도3a - 도3c의 단면도를 참조하여 설명된다.
먼저, 도2a에 도시된 바와 같이, N-형 실리콘 카바이드 기판이 N--형 드리프트 영역(2)의 에피택셜 성장을 통해 N+-형 기판 영역 상에 형성된다. 다음으로, 다결정 실리콘 층이 예를 들어 저압 화학 증착(LP-CVD) 공정을 통해 N-형 실리콘 카 바이드 반도체 기판 상에 형성된다. 그 다음, 제1 N-형 이종 반도체 영역(3)이 예를 들어 이온 주입 공정을 통해 다결정 실리콘 층 내에 인 및 비소와 같은 불순물을 주입함으로써 형성된다.
이후에, 도2b에 도시된 바와 같이, 제1 마스크 층(10)이 광리소그래피를 통해 예를 들어 CVD 산화물 층을 패턴화함으로써 제1 이종 반도체 영역(3) 상에 형성된다.
다음으로, 도2c에 도시된 바와 같이, 제1 불순물 영역(11)이 제1 마스크 층(10)에 의해 덮이지 않은 드리프트 영역(2)의 부분 내에 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다. 제1 불순물 영역(11)은 제1 이종 반도체 영역(3)이 제1 마스크(10)와 드리프트 영역(2) 사이에 개재되어 있을 때, 예를 들어 이온 주입 공정에 의해 형성된다.
그 후에, 도2d에 도시된 바와 같이, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다.
그 후에, 도3a에 도시된 바와 같이, 제1 마스크 층(10)은 예를 들어 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거된다.
다음으로, 도3b에 도시된 바와 같이, 이종 반도체 영역(3)의 일 부분이 예를 들어 건식 O2 산화 공정을 통해 소정의 두께에서 산화된다. 동시에, 제1 불순물 영역(11)이 활성화되어, 전기장 경감 영역(9)을 형성한다. 그 다음, 제1 이종 반도 체 영역(3)의 산화된 부분은 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 등방성으로 에칭된다.
제1 마스크 층(10)을 사용하여 제1 이종 반도체 영역(3) 및 전기장 경감 영역(9)을 형성함으로써, 모든 단위 셀들이 형성되고, 서로로부터 균일하게 이격된다.
마지막으로, 도3c에 도시된 바와 같이, 게이트 절연 층(4) 및 다결정 실리콘 층이 제1 이종 반도체 영역(3)의 배열에 의해 노출된 드리프트 영역(2)의 부분 상에 연속적으로 형성된다. 게이트 절연 층(4) 및 다결정 실리콘 층은 예를 들어 LP-CVD 공정에 의해 형성된다. 더욱이, 인 또는 비소와 같은 불순물이 예를 들어 이온 주입 공정을 통해 다결정 실리콘 층 내에 주입되어, N-형 게이트 전극(5)을 형성한다.
또한, 게이트 전극(5)이 마스크 층을 사용함으로써 패턴화되고, 층간 유전체(8)가 예를 들어 CVD 공정을 통해 게이트 절연 층(4) 및 게이트 전극(5) 상에 형성된다.
또한, 드레인 전극(7)이 기판 영역(1)의 타 표면 상에서, 예를 들어 티타늄 및 니켈로 형성된다. 순서에 관계없이, 소스 전극(6)이 예를 들어 티타늄 및 알루미늄으로 형성되고, 층간 유전체(8), 게이트 절연 층(4), 및 제1 이종 반도체 영역(3)과 접속한다. 따라서, 도1의 제1의 예시적인 실시예에 관련된 반도체 장치가 완성된다.
위에서 설명된 제1의 예시적인 실시예에 관련된 반도체 장치에서, 누출 전류 를 감소시키기 위한 전기장 경감 영역(9)이 게이트 전기장이 인가되는 이종 접합부 구동 단부로부터 이격된 부분에서 자동 정렬에 의해 형성되므로, 우수한 온-저항(on-resistance)이 얻어질 수 있고, 누출 전류가 감소될 수 있다.
더욱이, 제1의 예시적인 실시예에서, 이종 접합부 구동 단부 및 전기장 경감 영역(9)이 두께를 쉽게 제어할 수 있는 열산화 공정을 통해 제1 마스크 층(10)을 사용함으로써 형성되므로, 이종 접합부 구동 단부 및 전기장 경감 영역(9)은 자동 정렬을 통해 서로로부터 최적의 거리로 형성될 수 있다.
반도체 장치가 복수의 설명된 단위 셀을 갖도록 설계될 때, 이종 접합부 구동 단부와 전기장 경감 영역(9) 사이의 거리는 모든 단위 셀들 내에서 균일하게 형성되어, 신뢰성을 개선한다.
다음으로, 제1의 예시적인 실시예에 따라 구성된 반도체 장치의 작동이 설명된다.
반도체 장치에서, 소스 전극(6)은 접지되고, 양전위가 드레인 전극(7)에 인가된다. 게이트 전극(5)이 예를 들어 접지 또는 음전위에 있을 때, 전류 차단 상태가 유지된다. 즉, 전도성 전자에 대한 에너지 장벽(ΔEc)이 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 이종 접합 경계부에서 형성되므로, 전류 차단 상태가 유지된다.
전류 차단 상태에서, 이종 접합 경계부에서의 전류 누출은 에너지 장벽(ΔEc)의 높이 및 드레인 전기장의 강도에 의존하여 발생된다. 이러한 예시적인 실시예에서, 전기장 경감 영역(9)은 이종 접합부 구동 단부보다 더 깊은 부분에 형성되 고, 역바이어스는 전기장 경감 영역(9) 및 드리프트 영역(2)의 접합부에 인가된다. 따라서, 공핍 층이 주로 전기장 경감 영역(9) 및 드리프트 영역(2)의 접합부로부터 드리프트 영역(2)을 향해 성장한다. 이종 접합부 구동 단부 둘레의 드레인 전기장이 전기장 경감 영역(9)으로부터 성장한 공핍 층에 의해 경감될 수 있으므로, 누출 전류가 감소될 수 있다.
더욱이, 더 높은 누출 전류 감소 효과가 전기장 경감 영역(9)의 깊이가 증가함에 따라 얻어질 수 있다.
다음으로, 양전위가 게이트 전극(5)에 인가되어 전류 차단 상태를 전도 상태로 변화시키면, 게이트 전기장이 제1 이종 반도체 영역(3)의 이종 접합부 구동 단부의 표면에 인가된다. 따라서, 게이트 절연 층(4) 및 전자 저장 층을 통한 드리프트 영역(2)이 이종 접합부 구동 단부의 표면들 상에 형성된다.
그 다음, 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 표면들은 자유 전자가 존재할 수 있는 전위 상태에 있다. 또한, 드리프트 영역(2)을 향해 성장한 에너지 장벽(ΔEc)은 급격하게 감소된다. 따라서, 에너지 장벽(ΔEc)의 두께가 감소된다. 결과적으로, 전자 흐름이 유동할 수 있다.
또한, 제1의 예시적인 실시예에서, 전기장 경감 영역(9)이 전류 차단 상태에서 누출 전류를 더욱 감소시키기 위해 형성되지만, 전기장 경감 영역(9)이 전류 전도 상태에서 전류 전도 특성을 방해하지 않을 필요성이 있다. 즉, 게이트 전기장이 인가되는 이종 접합부 구동 단부가 전기장 경감 영역(9)에 너무 가까울 때, 원하는 전도 특성이 전도 상태에서 얻어지지 않을 수 있다. 게이트 전기장이 인가되 는 이종 접합부 구동 단부가 전기장 경감 영역(9)으로부터 너무 멀 때, 누출 전류 감소 효과가 열화된다.
따라서, 제1의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법을 사용함으로써, 누출 전류가 전류 차단 상태에서 감소될 수 있다. 또한, 전기장 경감 영역(9)은 더 높은 전도 특성이 전류 전도 상태에서 얻어질 수 있는 위치 상에서 자동 정렬을 통해 쉽게 형성될 수 있다.
더욱이, 장치가 복수의 단위 셀을 갖도록 설계될 때에도, 이종 접합부 구동 단부와 전기장 경감 영역(9) 사이의 거리가 모든 단위 셀들 내에서 균일하게 형성된다. 따라서, 전류 전도 상태에서의 전류 흐름 경로 및 전류 차단 상태에서의 전기장 분포가 균일하게 형성된다. 그러므로, 전류 차단 상태 또는 전류 전도 상태에서 표면 내에서 교번이 쉽게 발생하지 않으므로, 복수의 단위 셀을 갖도록 설계된 반도체 장치의 신뢰성 및 기본 성능이 개선될 수 있다.
다음으로, 게이트 전극(5)이 접지되어, 전류 차단 생태를 전류 전도 상태로 변화시킬 때, 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 이종 접합 경계부 상에 형성된 전도성 전자 저장 상태가 해제된다. 따라서, 에너지 장벽(ΔEc) 내의 터널링이 정지된다. 더욱이, 제1 이종 반도체 영역(3)으로부터 드리프트 영역을 향한 전도성 전자 흐름이 정지되고, 드리프트 영역(2) 내의 전도성 전자는 완전히 기판 영역(1)으로 흐른다. 그 다음, 공핍 층은 이종 접합부로부터 드리프트 영역(2)을 향해 성장한다. 따라서, 전류 차단 상태가 제공된다.
더욱이, 전기장 경감 영역(9)으로부터 성장한 공핍 층으로 인해, 이종 접합 부 구동 단부 둘레에서 확장된 드레인 전기장이 경감된다. 따라서, 누출 전류가 전류 차단 상태에서 감소된다.
또한, 제1의 예시적인 실시예에 따라 구성된 반도체 장치는 소스 전극(6)이 접지되고 음전위가 드레인 전극(7)에 인가되는 역전도(복귀 전류)를 제공한다. 소스 및 게이트 전극(6, 5)이 접지 전위로서 설정되고, 소정의 음전위가 드레인 전극(7)에 인가될 때, 전도성 전자에 대한 에너지 장벽(ΔEc)이 사라진다. 전도성 전자는 드리프트 영역(2)으로부터 제1 이종 반도체 영역(3)을 향해 흘러서, 역전류 전도 상태를 제공한다. 이러한 역전류 전도 상태에서, 전자 구멍이 존재하지 않고, 전도는 전도성 전자에 의해서만 이루어진다. 그러므로, 역전류 전도 상태가 전류 차단 상태로 변할 때, 역회복 전류에 기인하는 손실이 감소될 수 있다.
더욱이, 게이트 전극(5)은 접지되지 않고서 제어 전극으로서 사용될 수 있다.
다음은 도4a 및 도4b를 참조하여 제2의 예시적인 실시예에 따른 반도체 장치의 방법을 설명한다. 이러한 방법에 의해 제조되는 반도체 장치는 도1에 도시된 바와 같은 반도체 장치와 동일한 구성을 갖는다.
제1의 예시적인 실시예의 방법과 달리, 도4a 및 도4b의 제2의 예시적인 실시예의 방법에서, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분을 에칭하는 공정이 제1 불순물 영역(11)을 형성하는 공정 전에 수행된다.
더욱 상세하게는, 도2b에 도시된 공정 후에, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 도4a에 도시된 바와 같이 예를 들어 반 응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다. 다음으로, 도4b에 도시된 바와 같이, 제1 불순물 영역(11)이 이온 주입 공정을 통해 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 제1 마스크 층(10)에 의해 덮이지 않은 드리프트 영역(2)의 부분 내에 형성된다. 마지막으로, 제1의 예시적인 실시예와 유사하게, 도3a - 도3c에 도시된 공정이 수행되어, 도1의 반도체 장치를 완성한다.
위에서 설명된 바와 같이, 제1 이종 반도체 영역(3) 및 제1 불순물 영역(11)을 형성하는 순서가 뒤바뀔 때에도, 도1의 반도체 장치는 쉽게 제조될 수 있다. 더욱이, 제2의 예시적인 실시예는 제1의 예시적인 실시예와 동일한 효과를 달성할 수 있다.
다음으로, 도5a 및 도5b를 참조하여 제3의 예시적인 실시예에 따른 반도체 장치의 방법이 설명된다. 이러한 방법에 의해 제조되는 반도체 장치는 도1과 동일한 구성을 갖는다.
제1 및 제2의 예시적인 실시예의 방법과 달리, 도5a 및 도5b에 도시된 제3의 예시적인 실시예의 방법에서, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분을 에칭하는 공정은 에칭되는 영역의 일 부분이 약간의 소정 두께로 잔류하도록 수행된다.
더욱 구체적으로, 도2c의 공정 후에, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분은 에칭되는 영역의 일 부분이 도5a에 도시된 바와 같이 약간의 소정 두께로 잔류하도록, 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다. 다음으로, 도5b에 도시된 바와 같이, 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거되고, 그 후에 제1 이종 반도체 영역(3)의 표면이 건식 O2 산화 공정을 통해 산화된다. 따라서, 비에칭 부분이 도5a의 공정에서 잔류하고, 에칭 부분은 소정의 두께에서 산화된다.
동시에, 제1 불순물 영역(11)이 활성화되고, 전기장 경감 영역(9)이 게이트 전극 아래에 형성된다.
다음으로, 제1 이종 반도체 영역(3)의 산화된 부분이 불화암모늄 및 불화수소를 사용함으로써 습식 에칭 공정을 통해 등방성으로 에칭된다.
마지막으로, 제1의 예시적인 실시예와 유사하게, 도3c에 도시된 공정이 수행되어, 도1의 반도체 장치를 완성한다.
따라서, 전기장 경감 영역(9)이 제1 이종 반도체 영역(3)의 일 단부로부터 소정의 거리만큼 이격되어 형성될 수 있다.
더욱이, 제3의 예시적인 실시예는 제1의 예시적인 실시예와 동일한 효과를 달성할 수 있다. 또한, 에칭되는 영역의 일 부분이 높은 에칭 선택비를 갖는 건식 에칭 공정을 통해 소정의 두께로 약간 남겨지도록, 제1 이종 반도체 영역(3)의 일 부분이 에칭되고, 잔류 부분이 손상을 제거할 수 있는 열산화 공정을 통해 산화되므로, 플라즈마 손상이 이종 접합부 구동 단부 또는 드리프트 영역(2)의 표면 상에서 발생하지 않는다. 따라서, 미세 공정이 가능해진다. 그러므로, 전류 전도 상태에서, 손상에 기인한 전기장의 종결이 발생하지 않으므로, 향상된 전도 특성이 달성될 수 있다.
다음은 도6a - 도6d를 참조하여 제4의 예시적인 실시예에 따른 반도체 장치의 방법을 설명한다. 이러한 방법에 의해 제조되는 반도체 장치는 도1에 따른 반도체 장치와 동일한 구성을 갖는다.
제1 내지 제3의 예시적인 실시예의 방법과 달리, 도6a - 도6d에 도시된 제4의 예시적인 실시예의 방법에서, 이종 접합부 구동 단부는 제1 마스크 층(10)의 개구가 확대된 후에 형성된다.
더욱 구체적으로, 도2c의 공정 후에, 제1 마스크 층(10)의 개구가 도6a에 도시된 바와 같이 습식 에칭 공정을 통해 소정의 두께만큼 제1 마스크 층(10)을 등방성으로 에칭함으로써 확대된다. 습식 에칭 공정은 예를 들어 불화암모늄 및 불화수소의 혼합 용액을 사용한다.
다음으로, 도6b에 도시된 바와 같이, 제1 마스크 층(10)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다. 이 후에, 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 도6c에 도시된 바와 같이 제거된다.
다음으로, 도6d에 도시된 바와 같이, 제1 불순물 영역(11)이 소정의 열처리 공정을 통해 활성화되어, 전기장 경감 영역(9)을 형성한다.
마지막으로, 제1의 예시적인 실시예와 유사하게, 도3c에 도시된 공정이 수행되어, 도1의 반도체 장치를 완성한다.
따라서, 전기장 경감 영역(9)은 (제1 내지 제3의 예시적인 실시예에서 설명 된 바와 같이) 제1 이종 반도체 영역(3)의 희생 산화를 사용하지 않고서 제1 이종 반도체 영역(3)의 일 단부로부터 소정의 거리만큼 이격되어 형성될 수 있다. 더욱이, 제4의 예시적인 실시예는 제1의 예시적인 실시예와 동일한 효과를 달성할 수 있다.
제5의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법이 다음에서 도7, 도8a - 도8d, 및 도9a - 도9c를 참조하여 설명된다. 제1 및 제5 실시예들 사이의 유사한 요소의 설명은 제5의 예시적인 실시예의 설명에서 생략된다.
도7은 제5의 예시적인 실시예에 따른 방법에 의해 제조되는 반도체 장치를 도시한다. 알 수 있는 바와 같이, 제5의 예시적인 실시예에 따른 반도체 장치는 제1의 예시적인 실시예에 따른 반도체 장치와 유사하다. 그러나, 제1의 예시적인 실시예와 달리, 제5의 예시적인 실시예에서, 제2 전기장 경감 영역(12)이 또한 제1 이종 반도체 영역(3)에 인접하고 이종 접합부 구동 단부로부터 소정의 거리만큼 이격되도록, 드리프트 영역(2) 내에 형성된다.
따라서, 제1의 예시적인 실시예와 유사하게, 누출 전류를 감소시키는 전기장 경감 영역(9)은 게이트 전기장이 인가되는 이종 접합부 구동 단부로부터 소정의 거리만큼 이격된 위치에서 자동 정렬을 통해 형성될 수 있다. 그러므로, 온-저항이 향상될 수 있고, 누출 전류가 감소될 수 있다. 또한, 제2 전기장 경감 영역(12)을 형성함으로써, 제1 이종 반도체 영역(3) 및 드리프트 영역(2)의 이종 접합부의 면적이 감소된다. 이와 같이, 전류 차단 상태에서, 이종 접합부를 통한 누출 전류는 제1의 예시적인 실시예의 반도체 장치와 비교하여 더욱 감소될 수 있다.
도8a - 도8d 및 도9a - 도9c는 도7의 반도체 장치를 제조하는 방법을 도시한다.
이제 도8a를 참조하면, 제1 마스크 층(10)이 제1의 예시적인 실시예의 도2a의 공정을 수행한 후에, 광리소그래피를 통해 예를 들어 CVD 산화물 층을 패턴화함으로써 제1 이종 반도체 영역(3) 상에 형성된다.
다음으로, 도8b에 도시된 바와 같이, 제1 이종 반도체 영역(3)이 제1 마스크 층(10)과 드리프트 영역(2) 사이에 배치되어 있을 때, 제1 및 제2 불순물 영역(11, 13)이 예를 들어 이온 주입 공정을 통해 드리프트 영역(2)의 일 부분 내에 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다.
다음으로, 도8c에 도시된 바와 같이, 제2 마스크 층(14)이 제1 마스크 층(10)에 의해 덮이지 않고 제2 불순물 영역(13)에 대응하는 제1 이종 반도체 영역(3)의 부분을 덮도록 형성된다 (이하에서, "전기장 경감 영역(12)"으로 불림). 제5의 예시적인 실시예에서, 제2 마스크 층(14)의 재료는 제1 마스크 층(10)의 재료와 달라서, 쉽게 패턴화될 수 있다. 그러나, 제2 마스크 층(14)의 재료가 제1 마스크 층(10)의 재료와 동일할 때에도, 도8c의 구조는 그의 두께를 변경함으로써 또는 열처리 조건을 사용함으로써 얻어질 수 있다.
다음으로, 도8d에 도시된 바와 같이, 제1 마스크 층(10) 또는 제2 마스크 층(14)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다.
그 후에, 도9a에 도시된 바와 같이, 제2 마스크 층(14)이 황산 및 과산화수 소의 혼합 용액에 의해 제거되고, 그 후에 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거된다. 당연히, 각각의 층(10, 14)의 다른 제거 방법이 가능하다.
다음으로, 도9b에 도시된 바와 같이, 이종 반도체 영역(3)의 일 부분이 예를 들어 건식 O2 산화 공정을 통해 소정의 두께에서 산화된다. 동시에, 제1 및 제2 불순물 영역(11, 13)이 활성화되어, 각각 게이트 전극 아래의 전기장 경감 영역(9) 및 소스 영역 아래의 전기장 경감 영역(12)을 형성한다.
제5의 예시적인 실시예에서, 게이트 전극 아래의 전기장 경감 영역(9)의 깊이는 소스 영역 아래의 전기장 경감 영역(12)의 깊이와 동일하다.
다음으로, 제1 이종 반도체 영역(3)의 산화된 부분이 예를 들어 불화암모늄 및 불화수소를 사용함으로써 습식 에칭 공정을 통해 등방성으로 에칭된다.
마지막으로, 도9c에 도시된 바와 같이, 게이트 절연 층(4) 및 다결정 실리콘 층이 제1 이종 반도체 영역(3)의 배열에 의해 노출된 드리프트 영역(2)의 부분 상에 연속적으로 형성된다. 게이트 절연 층(4) 및 다결정 실리콘 층은 예를 들어 LP-CVD 공정을 통해 형성된다. 더욱이, 인 또는 비소와 같은 불순물이 예를 들어 이온 주입 공정을 통해 다결정 실리콘 층 내에 주입되어, N-형 게이트 전극(5)을 형성한다.
더욱이, 게이트 전극(5)은 마스크 층을 사용함으로써 패턴화되고, 층간 절연체(8)가 예를 들어 CVD 공정을 통해 게이트 절연 층(4) 및 게이트 전극(5) 상에 형 성된다.
또한, 드레인 전극(7)이 드리프트 영역(2) 및 기판 영역(1)의 접합부와 대면하는 기판 영역(1)의 표면 상에서, 예를 들어 티타늄 및 니켈로 형성된다. 순서에 관계없이, 소스 전극(6)이 예를 들어 티타늄 및 알루미늄으로 형성되어, 층간 유전체(8), 게이트 절연 층(4) 및 제1 이종 반도체 영역(3)과 접속할 수 있다. 따라서, 도7의 제5의 예시적인 실시예에 따른 반도체 장치가 완성된다.
위에서 설명된 바와 같이, 제5의 예시적인 실시예의 반도체 장치에서, 이종 접합부 구동 단부, 게이트 전극 아래의 전기장 경감 영역(9), 및 소스 영역(12) 아래의 전기장 경감 영역(12)은 모두 두께를 쉽게 제어할 수 있는 열산화 공정을 통해 제1 마스크 층(10)을 사용함으로써 형성된다. 따라서, 이들은 서로로부터 최적의 거리로 형성될 수 있다.
더욱이, 반도체 장치가 복수의 그러한 단위 셀을 갖도록 설계될 때, 이종 접합부 구동 단부, 게이트 전극 아래의 전기장 경감 영역(9), 및 소스 영역 아래의 전기장 경감 영역(12) 사이의 거리는 모든 단위 셀들 내에서 균일하게 한정되어, 신뢰성을 개선한다.
전류 차단 상태 및 전류 전도 상태에서 표면 내에서 변동이 쉽게 발생하지 않으므로, 복수의 단위 셀을 갖도록 설계된 반도체 장치의 신뢰성 및 기본 성능이 개선될 수 있다.
제6의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법이 다음에서 도10 및 도11a - 도11c를 참조하여 설명된다. 제5 및 제6의 예시적인 실시예에서, 유사한 도면 부호가 유사한 요소를 표시한다. 따라서, 유사한 요소의 설명은 제6의 예시적인 실시예의 설명에서 생략된다.
도10은 제6의 예시적인 실시예에 따른 방법에 의해 제조되는 반도체 장치를 도시한다. 도10에 도시된 바와 같이, 이러한 반도체 장치는 제5의 예시적인 실시예의 반도체 장치와 유사하다. 그러나, 제6의 예시적인 실시예에서, 게이트 전극 아래의 전기장 경감 영역(9)은 소스 영역 아래의 전기장 경감 영역(12)보다 더 깊다.
제6의 예시적인 실시예는 제5의 예시적인 실시예와 동일한 효과를 달성할 수 있다. 더욱이, 게이트 전극 아래의 전기장 경감 영역(9)의 깊이가 소스 영역 아래의 전기장 경감 영역(12)의 깊이와 다르므로, 전류 전도 상태의 구동 성능 또는 전류 차단 상태의 누출 전류 감소가 개선될 수 있다.
도11a - 도11c는 도10의 반도체 장치를 제조하는 방법을 도시한다.
이제 도11a를 참조하면, 제3 불순물 영역(15)이 또한 제2 마스크 층(14)에 의해 덮이지 않고 제1 불순물 영역(11)보다 더 깊은 드리프트 영역(2)의 부분 내에 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다. 제3 불순물 영역(15)은 제1 이종 반도체 영역(3)이 제2 마스크 층(14)과 드리프트 영역(2) 사이에 배치되어 있을 때, 예를 들어 이온 주입 공정에 의해 형성된다.
다음으로, 도11b에 도시된 바와 같이, 제1 마스크 층(10) 또는 제2 마스크 층(14)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다.
그 후에, 제2 마스크 층(14)이 황산 및 과산화수소의 혼합 용액에 의해 제거되고, 그 후에 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거된다. 다른 제거 공정이 사용될 수도 있다.
다음으로, 도11c에 도시된 바와 같이, 이종 반도체 영역(3)의 일 부분이 예를 들어 건식 O2 산화 공정을 통해 소정의 두께에서 산화된다. 동시에, 제1, 제2, 및 제3 불순물 영역(11, 13, 15)이 활성화되어, 게이트 전극 아래의 전기장 경감 영역(9) 및 소스 영역 아래의 전기장 경감 영역(12)을 형성한다. 제6의 예시적인 실시예에서, 제3 불순물 영역(15)이 형성되므로, 게이트 전극 아래의 전기장 경감 영역(9)의 깊이는 소스 영역 아래의 전기장 경감 영역(12)의 깊이보다 더 커진다.
제1 이종 반도체 영역(3)의 산화된 부분이 다음으로 예를 들어 불화암모늄 및 불화수소를 사용함으로써 습식 에칭 공정을 통해 등방성으로 에칭된다.
마지막으로, 제5의 예시적인 실시예와 유사하게, 도9c의 공정이 수행되어, 제6의 예시적인 실시예의 반도체 장치를 완성한다.
전술한 공정을 수행함으로써, 게이트 전극 아래의 전기장 경감 영역(9) 및 소스 영역 아래의 전기장 경감 영역(12)은 제1 이종 반도체 영역(3)으로부터 소정의 거리만큼 이격된 위치에 형성될 수 있다. 더욱이, 게이트 전극 아래의 전기장 경감 영역(9)은 소스 영역 아래의 전기장 경감 영역(12)보다 더 깊게 형성될 수 있다.
다음은 도12, 도13a - 도13d, 및 도14a - 도14c를 참조하여 제7의 예시적인 실시예에 따른 반도체 장치의 방법을 설명한다. 제5 및 제7 실시예에서, 유사한 도면 부호가 유사한 요소를 표시하고, 유사한 요소의 설명은 제7의 예시적인 실시예의 설명에서 생략된다.
제7의 예시적인 실시예의 방법에 의해 제조되는 반도체 장치가 도12를 참조하여 설명된다. 도12에 도시된 바와 같이, 제7의 예시적인 실시예에 따른 반도체 장치는 제5의 예시적인 실시예에 따른 반도체 장치와 유사하다. 그러나, 제7의 예시적인 실시예에서, 게이트 전극 아래의 전기장 경감 영역(9)이 형성되지 않는다. 전기장 경감 영역(9)이 게이트 전극(5) 아래에 형성되지 않으므로, 게이트 전극(5)의 폭이 더욱 감소될 수 있다. 따라서, 반도체 장치의 집적성이 개선될 수 있다.
제7의 예시적인 실시예에 따른 도12의 반도체 장치를 제조하는 방법이 다음에서 도13a - 도13d 및 도14a - 도14c를 참조하여 설명된다.
이제 도13a를 참조하면, 제3 마스크 층(16: 예를 들어, 레지스트 마스크)이 제1 마스크 층(10)에 의해 덮이지 않고 소스 영역 아래의 전기장 경감 영역(12)에 대응하지 않는 제1 이종 반도체 영역(3)의 부분 상에 형성된다.
제7의 예시적인 실시예에서, 제3 마스크 층(16)의 재료는 제1 마스크 층(10)의 재료와 다르다. 따라서, 제3 마스크 층(16)은 쉽게 패턴화될 수 있다. 그러나, 제3 마스크 층(16)의 재료가 제1 마스크 층(10)의 재료와 동일할 때에도, 도13a의 구조는 그의 두께를 변경함으로써 또는 열처리 조건을 사용함으로써 얻어질 수 있다.
다음으로, 도13b에 도시된 바와 같이, 제2 불순물 영역(13)이 제1 마스크 층(10) 또는 제3 마스크 층(16)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분을 통해 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다. 제2 불순물 영역(12)은 예를 들어 이온 주입 공정을 통해 형성될 수 있다.
다음으로, 도13c에 도시된 바와 같이, 제3 마스크 층(16)이 예를 들어 황산 및 과산화수소의 혼합 용액에 의해 제거된다.
그 후에, 제2 마스크 층(14: 레지스트 마스크)이 제1 마스크 층(10)에 의해 덮이지 않고 제2 불순물 영역(13)에 대응하는 제1 이종 반도체 영역(3)의 부분을 덮도록 형성된다 (이하에서, "전기장 경감 영역(12)"으로 불림). 제2 마스크 층(14)의 재료는 제1 마스크 층(10)의 재료와 달라서, 쉽게 패턴화될 수 있다. 그러나, 제2 마스크 층(14)의 재료가 제1 마스크 층(10)의 재료와 동일할 때에도, 도13c의 구조는 재료 두께를 변경함으로써 또는 열처리 조건을 사용함으로써 얻어질 수 있다.
다음으로, 도13d에 도시된 바와 같이, 제1 마스크 층(10) 또는 제2 마스크 층(14)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다.
그 후에, 도14a에 도시된 바와 같이, 제2 마스크 층(14)이 황산 및 과산화수소의 혼합 용액에 의해 제거되고, 그 후에 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거된다. 마스크 층(10, 14)을 제거하기 위한 다른 공정도 가능하다.
다음으로, 도14b에 도시된 바와 같이, 이종 반도체 영역(3)의 일 부분이 예를 들어 건식 O2 산화 공정을 통해 소정의 두께에서 산화된다. 동시에, 제1 및 제2 불순물 영역(11, 13)이 활성화되어, 소스 영역 아래의 전기장 경감 영역(12)을 형성한다. 제1 이종 반도체 영역(3)의 산화된 부분은 예를 들어 불화암모늄 및 불화수소를 사용하는 습식 에칭 공정을 통해 등방성으로 에칭된다.
마지막으로, 도14E에 도시된 바와 같이, 게이트 절연 층(4) 및 다결정 실리콘 층이 제1 이종 반도체 영역(3)의 배열에 의해 노출된 드리프트 영역(2)의 부분 상에 연속적으로 형성된다. 게이트 절연 층(4) 및 다결정 실리콘 층은 예를 들어 LP-CVD 공정을 통해 형성된다.
더욱이, 인 또는 비소와 같은 불순물이 예를 들어 이온 주입 공정을 통해 다결정 실리콘 층 내에 주입되어, N-형 게이트 전극(5)을 형성한다. 게이트 전극(5)은 마스크 층을 사용함으로써 패턴화된다. 또한, 층간 유전체(8)가 예를 들어 CVD 공정을 통해 게이트 절연 층(4) 및 게이트 전극(5) 상에 형성된다.
드레인 전극(7)이 기판 영역(1)의 타 표면 상에서, 예를 들어 티타늄 및 니켈로 형성된다.
순서에 관계없이, 소스 전극(6)이 예를 들어 티타늄 및 알루미늄으로 형성되고, 층간 유전체(8), 게이트 절연 층(4), 및 제1 이종 반도체 영역(3)과 접속한다. 따라서, 도12의 제7의 예시적인 실시예에 따른 반도체 장치가 완성된다.
위에서 설명된 바와 같이, 제7의 예시적인 실시예의 반도체 장치에서, 이종 접합부 구동 단부 및 소스 영역(12) 아래의 전기장 경감 영역(12)은 두께를 쉽게 제어할 수 있는 열산화 공정을 통해 제1 마스크 층(10)을 사용함으로써 형성된다. 따라서, 이들은 서로로부터 최적의 거리로 형성될 수 있다. 이와 같이, 반도체 장치가 복수의 그러한 단위 셀을 갖도록 설계될 때에도, 이종 접합부 구동 단부와 소스 영역 아래의 전기장 경감 영역(12) 사이의 거리는 모든 단위 셀들 내에서 균일하게 한정된다.
결과적으로, 전류 차단 상태 및 전류 전도 상태에서 표면 내에서 변화가 쉽게 발생하지 않으므로, 복수의 단위 셀을 갖도록 설계된 반도체 장치의 신뢰성 및 기본 성능이 개선될 수 있다.
다음은 도15 및 도16a - 도16c를 참조하여 제8의 예시적인 실시예에 따른 반도체 장치의 방법을 설명한다. 제5 및 제8의 예시적인 실시예에서, 유사한 도면 부호가 유사한 요소를 표시한다. 또한, 유사한 요소의 설명은 제8의 예시적인 실시예의 설명에서 생략된다.
제8의 예시적인 실시예의 방법에 의해 제조되는 반도체 장치가 이제 도15를 참조하여 설명된다. 도15에 도시된 바와 같이, 제8의 예시적인 실시예의 반도체 장치는 제5의 예시적인 실시예의 반도체 장치와 유사하다. 그러나, 제8의 예시적인 실시예에서, 게이트 전극 아래의 전기장 경감 영역(9)은 소스 영역 아래의 전기장 경감 영역(12)보다 더 얕다. 제8의 예시적인 실시예는 제5의 예시적인 실시예와 동일할 효과를 달성할 수 있다.
도15의 제8의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법이 다음에서 도16a - 도16c를 참조하여 설명된다.
이제 도16a를 참조하면, 제3 마스크 층(16: 예를 들어, 레지스트 마스크)이 제1 마스크 층(10)에 의해 덮이지 않고 소스 영역 아래의 전기장 경감 영역(12)에 대응하지 않는 제1 이종 반도체 영역(3)의 부분 상에 형성된다. 제8의 예시적인 실시예에서, 제3 마스크 층(16)의 재료는 제1 마스크 층(10)의 재료와 달라서, 제3 마스크 층(16)은 쉽게 패턴화될 수 있다. 그러나, 제3 마스크 층(16)의 재료가 제1 마스크 층(10)의 재료와 동일할 때에도, 도16a의 구조는 재료 두께를 변경함으로써 또는 열처리 조건에 의해 얻어질 수 있다.
다음으로, 제2 불순물 영역(13)이 제1 마스크 층(10) 또는 제3 마스크 층(16)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분을 통해 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다. 제2 불순물 영역(13)은 예를 들어 이온 주입 공정을 통해 형성된다.
다음으로, 도16b에 도시된 바와 같이, 제3 마스크 층(16)이 예를 들어 황산 및 과산화수소의 혼합 용액에 의해 제거된다.
그 후에, 제2 마스크 층(14: 레지스트 마스크)이 제1 마스크 층(10)에 의해 덮이지 않고 제2 불순물 층(13)에 대응하는 제1 이종 반도체 영역(3)의 부분을 덮도록 형성된다 (이하에서, "소스 영역 아래의 전기장 경감 영역(12)"으로 불림). 제2 마스크 층(14)의 재료는 제1 마스크 층(10)의 재료와 달라서, 쉽게 패턴화될 수 있다. 그러나, 제2 마스크 층(14)의 재료가 제1 마스크 층(10)의 재료와 동일 할 때에도, 도16b의 구조는 두께 또는 열처리 조건을 변경함으로써 얻어질 수 있다.
다음으로, 제1 불순물 영역(11)이 제1 마스크 층(10) 또는 제2 마스크 층(14)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분을 통해 붕소 또는 알루미늄과 같은 불순물을 주입함으로써 드리프트 영역(2) 내에 형성된다. 제1 불순물 영역(11)은 예를 들어 이온 주입 공정을 통해 형성된다.
따라서, 제8의 예시적인 실시예에서, 제3 불순물 영역(13)은 제1 불순물 영역(11)보다 더 깊게 형성된다.
도16c에 도시된 바와 같이, 제1 마스크 층(10) 또는 제2 마스크 층(14)에 의해 덮이지 않은 제1 이종 반도체 영역(3)의 부분이 예를 들어 반응성 이온 에칭 (건식 에칭) 공정을 통해 에칭된다.
그 후에, 제2 마스크 층(14)이 황산 및 과산화수소의 혼합 용액에 의해 제거되고, 그 후에 제1 마스크 층(10)이 불화암모늄 및 불화수소의 혼합 용액을 사용함으로써 습식 에칭 공정을 통해 제거된다. 마스크 층(10, 14)의 제거를 위한 다른 공정도 가능하다.
다음으로, 이종 반도체 영역(3)의 일 부분이 예를 들어 건식 O2 산화 공정을 통해 소정의 두께에서 산화된다. 동시에, 제1 및 제2 불순물 영역(11, 13)이 활성화되어, 게이트 전극 아래의 전기장 경감 영역(9) 및 소스 영역 아래의 전기장 경감 영역(12)을 형성한다. 제1 이종 반도체 영역(3)의 산화된 부분은 예를 들어 불 화암모늄 및 불화수소를 사용하는 습식 에칭 공정을 통해 등방성으로 에칭된다.
마지막으로, 제5의 예시적인 실시예와 유사하게, 도9c의 공정이 수행되어, 본원에서 개시된 제8의 예시적인 실시예에 따른 도15의 반도체 장치를 완성한다.
위에서 설명된 바와 같이, 제8의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법에 따르면, 전기장 경감 영역(9)은 전기장 경감 영역(12)보다 더 얕고, 자동 정렬을 통해 형성될 수 있다. 더욱이, 제8의 예시적인 실시예는 제5의 예시적인 실시예와 동일한 효과를 달성할 수 있다.
또한, 전술한 실시예들은 본 발명의 이해를 쉽게 하기 위해 설명되었고, 본 발명을 제한하지 않는다. 대조적으로, 본 발명은 첨부된 청구범위의 범주 내에 포함되는 다양한 변형 및 등가의 배열을 포함하도록 의도된다.
예를 들어, 제1 내지 제8의 예시적인 실시예에서, 기본 구성을 갖는 트랜지스터 구조가 본 발명의 특징을 쉽게 설명하기 위해 도시되었다. 그러나, 본 발명은 그러한 구조로 제한되지 않는다. 임의의 추가의 구조가 반도체 장치에 추가될 수 있거나, 또는 반도체 장치의 다른 구조가 변형될 수 있다.
더욱 구체적으로, 반도체 장치는 도17 내지 도19에 도시된 바와 같이 설계될 수 있다. 도17 내지 도19의 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예의 구성을 사용함으로써 설계된다.
도17 내지 도19에 도시된 바와 같이, 게이트 절연 층(4)이 드리프트 영역(2) 상에 형성된 홈과 접속하도록 형성되고, 게이트 전극(5)이 게이트 절연 층(4) 상에 형성된다. 도17 내지 도19에 도시된 반도체 장치는 각각 제1, 제5, 및 제7의 예시 적인 실시예에 따른 반도체 장치와 동일한 효과를 달성할 수 있다.
제4의 예시적인 실시예에서 설명된 바와 같이, 도17 내지 도19에 도시된 반도체 장치는 등방성 에칭 공정을 통해 제1 마스크 층(10)의 개구를 확대한 후에, 드리프트 영역(2) 및 제1 이종 반도체 영역(3)의 표면을 건식 에칭함으로써 효과적으로 제조될 수 있다.
더욱이, 반도체 장치는 도20 내지 도22에 도시된 바와 같이 설계될 수 있다. 도20 내지 도22의 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예의 구성을 사용함으로써 설계된다.
도20 내지 도22의 반도체 장치에서, 드리프트 영역(2) 상에 형성된 홈은 이종 접합부 구동 단부로부터 이격되고, 게이트 절연 층(4)은 홈 및 이종 접합부 구동 단부와 접속하도록 형성된다. 또한, 게이트 전극(5)은 게이트 절연 층(4) 상에 형성된다.
도20 내지 도22에 도시된 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예에 따른 반도체 장치와 동일한 효과를 달성할 수 있다.
또한, 도20 내지 도22에 도시된 반도체 장치는 드리프트 영역(2) 및 제1 이종 반도체 영역(3)의 표면이 건식 에칭되고, 그 후에 제1 이종 반도체 영역(3)의 단부가 희생 산화에 의해 축소되는, 도3a의 공정을 사용함으로써 쉽게 제조될 수 있다.
더욱이, 반도체 장치는 도23 내지 도25에 도시된 바와 같이 설계될 수 있다. 도23 내지 도25의 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예의 구성 을 사용함으로써 설계된다.
도23 내지 도25의 반도체 장치에서, 제1 이종 반도체 영역(3)은 상이한 전도 유형의 영역들 및/또는 상이한 밀도 영역들을 가지고 형성되고, 소스 전극과 저항 접속하는 N+-형 제2 이종 반도체 영역(17)을 갖는다. 도23 내지 도25에 도시된 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예에 따른 반도체 장치와 동일한 효과를 달성할 수 있다.
더욱이, 도23 내지 도25의 반도체 장치에서, 제2 이종 반도체 영역(17)은 제1 이종 반도체 영역(3)이 형성된 지점에 불순물을 주입함으로써 형성된다. 대안적으로, 제2 이종 반도체 영역(17)은 게이트 전극(5)이 패턴화된 후에 불순물을 주입함으로써 형성될 수 있다.
위에서 설명된 바와 같이, 제2 이종 반도체 영역(17)은 쉽게 형성될 수 있다.
제2 이종 반도체 영역(17)이 도23 내지 도25의 반도체 장치에서 소정의 위치 및 소정의 깊이에 형성되지만, 본 발명은 이러한 구성으로 제한되지 않는다. 제2 이종 반도체 영역(17)은 층 형상으로 형성될 수 있다. 대안적으로, 제2 이종 반도체 영역(17)은 국소적으로 선 형상으로 형성될 수 있다.
더욱이, 반도체 장치는 도26 내지 도28에 도시된 바와 같이 설계될 수 있다. 도26 내지 도28의 반도체 장치는 각각 제1, 제5, 및 제7의 예시적인 실시예의 구성을 사용함으로써 설계된다. 도26 내지 도28의 반도체 장치에서, 예를 들어, 드리 프트 영역(2) 내에 형성된 N+-형 전도 영역(18)이 이종 접합부 구동 단부와 접속한다. 그러므로, 전류 전도 상태에서, 전류는 낮은 저항 하에서 흐를 수 있다. 또한, 전도 영역(18)은 희생 산화를 통해 제1 이종 반도체 영역(3)의 단부를 축소시킴으로써 형성될 수 있다. 따라서, 반도체 장치가 쉽게 제조될 수 있다.
제1 내지 제8의 예시적인 실시예 및 도17 내지 도28의 예의 모든 반도체 장치에서, 제1 이종 반도체 영역(3)의 측벽은 수직으로 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, 제1 이종 반도체 영역(3)의 측벽은 소정의 기울기를 가지고 형성될 수 있다.
더욱이, 모든 예시적인 실시예의 반도체 장치에서, 반도체 기판은 실리콘 카바이드로 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 반도체 장치는 질화갈륨, 다이아몬드 등과 같은 다른 반도체 재료로 형성될 수 있다.
더욱이, 모든 예시적인 실시예에 따른 반도체 장치에서, 반도체 영역(1)의 실리콘 카바이드의 폴리 타입은 4H라고 설명되었다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 반도체 영역(1)의 폴리 타입은 6H, 3C 등일 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 소스 및 드레인 전극(6, 7)들이 그들 사이에 드리프트 영역(2)이 개재된 채로 서로 대면하도록 배치된 종방향 트랜지스터와, 종방향으로의 전류 흐름이 설명되었다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 예를 들어, 드레인 및 소스 전극(6, 7)들이 동일한 표면 상에 배치될 수 있는 측방향 트랜지스터와, 측방향으로의 전류 흐름도 본원에서 고려된다.
더욱이, 모든 예시적인 실시예에 따른 반도체 장치에서, 제1 이종 반도체 영역(3)은 다결정 실리콘으로 형성된다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 실리콘 카바이드와 이종 결합될 수 있는 임의의 재료가 사용될 수 있다. 예를 들어, 단결정 실리콘 및 무정형 실리콘과 같은 다른 실리콘 재료, 또는 게르마늄 및 실리콘 게르마늄과 같은 다른 반도체 재료, 또는 6H 및 3C와 같은 다른 폴리 타입의 실리콘 카바이드가 사용될 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 이종 접합부는 N-형 실리콘 카바이드로 형성된 드리프트 영역(2) 및 N-형 다결정 실리콘으로 형성된 제1 이종 반도체 영역(3)을 구비하여 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, N-형 실리콘 카바이드, P-형 다결정 실리콘, P-형 실리콘 카바이드, P-형 다결정 실리콘, P-형 실리콘 카바이드, N-형 다결정 실리콘의 임의의 조합이 가능할 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 기판 영역(1) 및 게이트 전극(5)의 전도 유형은 N-형이다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, 전도 유형은 P-형일 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 제1 마스크 층(10)은 CVD 산화물 재료로 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, 제1 마스크 층(10)은 포토레지스트 층 및 SiN과 같은 다른 재료로 형성될 수 있다.
또한, 층간 유전체(8)는 산화규소 또는 SiN과 같은 적어도 절연 특성을 갖는 임의의 재료로 형성될 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 게이트 전극(5)은 다결정 실리콘으로 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, 높은 전기 전도성을 갖는 임의의 재료가 게이트 전극(5)에 대해 사용될 수 있다.
또한, 모든 예시적인 실시예에 따른 반도체 장치에서, 게이트 절연 층(4)은 산화규소로 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, 절연 특성을 갖는 임의의 재료가 게이트 절연 층에 대해 사용될 수 있다.
제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 다결정 실리콘 층이 예를 들어 LP-CVD 공정을 통해 N-형 실리콘 카바이드 반도체 기판 상에 형성된 후에, N-형 제1 이종 반도체 영역(3)이 예를 들어 이온 주입 공정을 통해 다결정 실리콘 층 내에 인 및 비소와 같은 불순물을 주입함으로써 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, N-형 이종 반도체 영역(3)은 다결정 실리콘 층이 전자 비임 적층 공정 또는 스퍼터링 공정을 통해 형성된 후에, 레이저 어닐링 공정을 통해 형성될 수 있다.
대안적으로, N-형 이종 반도체 영역(3)은 예를 들어 분자 라인 적층 성장에 의해 이종 적층 성장되는 단결정 실리콘을 사용함으로써 형성될 수 있다.
제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 이온 주입 공정은 제1, 제2, 및/또는 제3 불순물 영역(11, 13, 및/또는 15)을 형성하도 록 사용된다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 고체상 확산 공정과 같은 드리프트 영역(2) 내에 불순물을 주입할 수 있는 다른 방법이 사용될 수 있다. 유사하게, 제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 이온 주입 공정이 불순물을 도핑하도록 사용된다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 고체상 확산 공정 또는 증착 공정이 사용될 수 있다.
더욱이, 제1 내지 제8의 예시적인 실시예의 반도체 장치 제조 방법에서, 제1 이종 반도체 영역(3)은 건식 에칭 공정을 통해 에칭된다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 습식 에칭 공정, 또는 열산화 공정을 수행한 후에 불화암모늄 및 불화수소의 혼합 용액을 사용하는 습식 에칭을 사용함으로써 산화물 층을 제거하는 공정, 또는 이들의 조합이 사용될 수 있다.
제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 제1 이종 반도체 영역(3)은 건식 O2 산화 공정을 통해 산화된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 예를 들어, 습식 산화 공정, H2O 산화 공정, 플라즈마 산화 공정 등이 사용될 수 있다.
또한, 제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, N-형 게이트 전극은 예를 들어 LP-CVD 공정을 통해 형성된 다결정 실리콘 층 내에 인 및 비소와 같은 불순물을 주입함으로써 형성된다. 그러나, 본 발명은 이러한 구성으로 제한되지 않는다. 즉, N-형 게이트 전극(5)은 다결정 실리콘 층이 전자 비임 적층 공정 또는 스퍼터링 공정을 통해 형성된 후에, 레이저 어닐링 공정을 통 해 형성될 수 있다. 대안적으로, N-형 게이트 전극(5)은 예를 들어 분자 라인 적층 성장에 의해 이종 적층 성장되는 단결정 실리콘을 사용함으로써 형성될 수 있다.
더욱이, 제1 내지 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, LP-CVD 공정이 게이트 절연 층(4)을 형성하도록 사용된다. 그러나, 본 발명은 이에 제한되지 않는다. 열산화 공정 또는 플라즈마 CVD 공정과 같은 다른 공정이 사용될 수 있다.
또한, 제1 내지 제3의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 이종 반도체 영역(3)의 일 부분의 산화 및 제1 불순물 영역(11)의 활성화가 동시에 수행된다. 그러나, 본 발명은 이에 제한되지 않는다. 산화 및 활성화는 상이한 공정들에 의해 수행될 수 있다. 유사하게, 제5, 제6, 및 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 이종 반도체 영역(3)의 일 부분의 산화 및 제1 및 제2 불순물 영역(11, 13)의 활성화가 동시에 수행된다. 그러나, 본 발명은 이에 제한되지 않는다. 산화 및 활성화는 상이한 공정들에 의해 수행될 수 있다.
유사하게, 제7의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 이종 반도체 영역(3)의 일 부분의 산화 및 제2 불순물 영역(13)의 활성화가 동시에 달성된다. 그러나, 본 발명은 이에 제한되지 않는다. 산화 및 활성화는 상이한 공정들에 의해 수행될 수 있다.
제1 내지 제6의 예시적인 실시예 및 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 게이트 전극 아래의 전기장 경감 영역(9)이 P-형으로서 설명 되지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 전기장 경감 영역(9)은 불순물이 활성화되지 않고 저항이 증가하는 고저항 층일 수 있다. 그러한 경우에, 불순물은 붕소 또는 알루미늄으로 제한되지 않는다. 즉, 바나듐과 같은 불활성 층을 형성할 수 있는 임의의 불순물이 사용될 수 있다. 또한, 활성화를 위한 어닐링 공정이 요구되지 않는다.
유사하게, 제5 내지 제8의 예시적인 실시예의 반도체 장치 내의 전기장 경감 영역(12)은 불순물이 활성화되지 않고 저항이 증가하는 고저항 층일 수 있다. 그러한 경우에, 불순물은 붕소 또는 알루미늄으로 제한되지 않는다. 즉, 바나듐과 같은 불활성 층을 형성할 수 있는 임의의 불순물이 사용될 수 있다. 또한, 활성화를 위한 어닐링 공정이 요구되지 않는다.
제1 내지 제3의 예시적인 실시예 및 제5 내지 제8의 예시적인 실시예의 반도체 장치 제조 방법에서, 제1 마스크 층(10)이 제거된다. 따라서, 제1 이종 반도체 영역(3)은 열산화된다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 제1 이종 반도체 영역(3)은 제1 마스크 층(10)이 제거되지 않았을 때 산화될 수 있다. 그러한 경우에, 제1 마스크 층(10)에 의해 덮인 제1 이종 반도체 영역(3)의 표면이 쉽게 산화되지 않으므로, 제1 이종 반도체 영역(3)의 층 두께가 유지될 수 있다.
더욱이, 제3 및 제4의 예시적인 실시예가 상이한 실시예들로서 설명되었지만, 이러한 예시적인 실시예들은 조합될 수 있다. 예를 들어, 제1 마스크 층(10)의 개구를 확대하는 도6a의 공정이 수행된 후에, 제1 이종 반도체 영역(3)의 일 부분을 남기는 도5a 및 도5b의 에칭 공정이 수행될 수 있다.
제5, 제6, 및 제8의 예시적인 실시예에 따른 반도체 장치 제조 방법에서, 반도체 장치는 제1의 예시적인 실시예의 방법을 채용함으로써 제조된다. 그러나, 본 발명은 이에 제한되지 않는다. 즉, 제5, 제6, 및 제8의 예시적인 실시예에 따른 반도체 장치는 제3 또는 제4의 예시적인 실시예의 방법을 채용함으로써 제조된다. 그러한 경우에, 제5, 제6, 및 제8의 예시적인 실시예는 제3 및 제4의 예시적인 실시예와 동일한 효과를 달성할 수 있다.
본원의 개시 내용에 따르면, 누출 전류를 감소시키는 제1 전기장 경감 영역이 게이트 전기장이 인가되는 이종 접합부 구동 단부로부터 이격된 부분에서 자동 정렬에 의해 형성되므로, 온-저항이 개선될 수 있고, 누출 전류가 감소될 수 있다.
따라서, 전술한 실시예들은 본 발명의 이해를 쉽게 하기 위해 설명되었고, 본 발명을 제한하지 않는다. 대조적으로, 본 발명은 첨부된 청구범위의 범주 내에 포함되는 다양한 변형 및 등가의 배열을 포함하도록 의도되고, 그러한 범주는 법에 의해 허용되는 모든 그러한 변형 및 등가의 구조를 포함하도록 가장 넓은 해석에 따른다.
도1은 제1의 예시적인 실시예에 따라 구성된 반도체 장치의 단면도.
도2a - 도2d는 도1의 반도체 장치를 제조하는 공정을 도시하는 도면.
도3a - 도3c는 도2a - 도2d의 공정 이후의 공정을 도시하는 도면.
도4a 및 도4b는 제2의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면.
도5a 및 도5b는 제3의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면.
도6a - 도6d는 제4의 예시적인 실시예에 따른 반도체 장치를 제조하는 방법을 도시하는 도면.
도7은 제5의 예시적인 실시예에 따른 반도체 장치의 단면도.
도8a - 도8d는 도7의 반도체 장치를 제조하는 공정을 도시하는 도면.
도9a - 도9c는 도8a - 도8d의 공정 이후의 공정을 도시하는 도면.
도10은 제6의 예시적인 실시예에 따라 구성된 반도체 장치의 단면도.
도11a - 도11c는 도10의 반도체 장치를 제조하는 공정을 도시하는 도면.
도12는 제7의 예시적인 실시예에 따라 구성된 반도체 장치의 단면도.
도13a - 도13d는 도12의 반도체 장치를 제조하는 공정을 도시하는 도면.
도14a - 도14c는 도13a - 도13d의 공정 이후의 공정을 도시하는 도면.
도15는 제8의 예시적인 실시예에 따라 구성된 반도체 장치의 단면도.
도16a - 도16c는 도15의 반도체 장치를 제조하는 공정을 도시하는 도면.
도17은 본원의 개시 내용에 따라 구성된 반도체 장치의 변형예의 단면도.
도18은 본원의 개시 내용에 따라 구성된 반도체 장치의 다른 변형예의 단면도.
도19은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도20은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도21은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도22는 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도23은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도24는 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도25는 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도26은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
도27은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단 면도.
도28은 본원의 개시 내용에 따라 구성된 반도체 장치의 또 다른 변형예의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 영역
3 : 제1 이종 반도체 영역
4 : 게이트 절연 층
5 : 게이트 전극
6 : 소스 전극
7 : 드레인 전극
9 : 제1 전기장 경감 영역
10 : 제1 마스크 층
12 : 제2 전기장 경감 영역

Claims (18)

  1. 반도체 기판과, 반도체 기판과 다른 밴드 갭 폭을 갖는 반도체 재료로 형성되고 반도체 기판과 이종 결합된 이종 반도체 영역과, 반도체 기판 및 이종 반도체 영역의 이종 접합부와 접속하는 게이트 절연 층과, 게이트 절연 층 상에 형성된 게이트 전극과, 게이트 절연 층과 접속하는 이종 접합부의 이종 접합부 구동 단부로부터 소정의 거리만큼 이격되어, 반도체 기판 및 게이트 절연 층과 접속하는 제1 전기장 경감 영역과, 이종 반도체 영역과 접속하는 소스 전극과, 반도체 기판과 접속하는 드레인 전극을 포함하는 반도체 장치를 제조하는 방법이며,
    이종 반도체 영역 상에 제1 마스크 층을 형성하는 단계와,
    제1 마스크 층의 적어도 일 부분을 사용하여 제1 전기장 경감 영역 및 이종 접합부 구동 단부를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    제1 전기장 경감 영역이 형성되어 있을 때, 이온 주입 공정을 통해 제1 마스크 층에 의해 덮이지 않은 반도체 기판의 부분 내에 불순물을 주입하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    제1 전기장 경감 영역이 형성되어 있을 때, 불순물을 활성화하는 열처리 공 정을 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 반도체 장치는 반도체 기판 및 이종 반도체 영역과 접속하고, 이종 접합부 구동 단부로부터 소정의 거리만큼 이격된 제2 전기장 경감 영역을 더 포함하고,
    방법은 제1 마스크 층을 사용하여 제2 전기장 경감 영역을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    제2 전기장 경감 영역과 접속하는 이종 반도체 영역을 덮도록 이종 반도체 영역 상에 제2 마스크 층을 형성하는 단계를 더 포함하고,
    이종 접합부 구동 단부를 형성하는 단계는 제1 및 제2 마스크 층을 사용하여 이종 접합부 구동 단부를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 제1 마스크 층의 재료는 제2 마스크 층의 재료와 다른 반도체 장치 제조 방법.
  7. 제1항에 있어서, 이종 접합부 구동 단부를 형성하는 단계는, 제1 마스크 층의 적어도 일 부분이 등방성으로 제거된 후에 이종 접합부 구동 단부를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서, 반도체 기판은 실리콘 카바이드, 다이아몬드, 및 질화갈륨 중 적어도 하나를 포함하는 반도체 장치 제조 방법.
  9. 제1항에 있어서, 이종 반도체 영역은 단결정 실리콘, 다결정 실리콘, 및 무정형 실리콘 중 적어도 하나를 포함하는 반도체 장치 제조 방법.
  10. 제1항에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치.
  11. 반도체 기판과, 반도체 기판과 다른 밴드 갭 폭을 갖는 반도체 재료로 형성되고 반도체 기판과 이종 결합된 이종 반도체 영역과, 반도체 기판 및 이종 반도체 영역의 이종 접합부와 접속하는 게이트 절연 층과, 게이트 절연 층 상에 형성된 게이트 전극과, 게이트 절연 층과 접속하는 이종 접합부의 이종 접합부 구동 단부로부터 소정의 거리만큼 이격되어, 반도체 기판 및 이종 반도체 영역과 접속하는 제2 전기장 경감 영역과, 이종 반도체 영역과 접속하는 소스 전극과, 반도체 기판과 접속하는 드레인 전극을 포함하는 반도체 장치를 제조하는 방법이며,
    이종 반도체 영역 상에 제1 마스크 층을 형성하는 단계와,
    제1 마스크 층의 적어도 일 부분을 사용함으로써 제2 전기장 경감 영역 및 이종 접합부 구동 단부를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    이종 반도체 영역 상에, 제2 전기장 경감 영역과 접속하지 않는 이종 반도체 영역의 부분을 제1 마스크 층과 함께 덮는 제3 마스크 층을 형성하는 단계와,
    이종 반도체 영역 상에, 제2 전기장 경감 영역과 접속하는 이종 반도체 영역의 부분을 덮는 제2 마스크 층을 형성하는 단계를 더 포함하고,
    제2 전기장 경감 영역을 형성하는 단계는 제1 및 제3 마스크 층을 사용하여 제2 전기장 경감 영역을 형성하는 단계를 포함하고,
    이종 접합부 구동 단부를 형성하는 단계는 제1 및 제2 마스크 층을 사용하여 이종 접합부 구동 단부를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 제2 마스크 층의 재료 및 제3 마스크 층의 재료 중 적어도 하나는 제1 마스크 층의 재료와 다른 반도체 장치 제조 방법.
  14. 제11항에 있어서,
    제2 전기장 경감 영역이 형성되어 있을 때, 이온 주입 공정을 통해 제1 마스크 층에 의해 덮이지 않은 반도체 기판의 부분 내에 불순물을 주입하는 단계를 더 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    제2 전기장 경감 영역이 형성되어 있을 때, 불순물을 활성화하는 열처리 공 정을 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    이종 접합부 구동 단부가 형성되어 있을 때, 제1 마스크 층에 의해 덮인 반도체 기판의 부분을 등방성으로 제거하는 공정을 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 등방성 제거 공정을 수행하는 단계는 희생 산화를 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  18. 제11항에 따른 반도체 장치 제조 방법에 의해 제조되는 반도체 장치.
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