CN101569015B - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明中的半导体装置(100)具备：由碳化硅构成的第一导电型的半导体衬底(10)；在半导体衬底(10)的主面(10a)上形成的第一导电型的碳化硅外延层(20)；在碳化硅外延层(20)的一部分形成的第二导电型的阱区域(22)；以及在阱区域(22)的一部分形成的第一导电型的源区域(24)。在碳化硅外延层(20)、阱区域(22)和源区域(24)上形成有由碳化硅构成的沟道外延层(30)，在沟道外延层(30)中位于阱区域(22)上的部位作为沟道区域(40)而作用，向沟道外延层(30)中除去沟道区域(40)以外的部位(33、35)注入第一导电型的掺杂剂。
Description
技术领域
本发明涉及一种半导体装置及其制造方法。本发明尤其涉及一种用于高耐压、大电流的由碳化硅构成的功率半导体器件。
背景技术
功率半导体器件是用于以高耐压流通大电流的用途中的半导体元件，优选是低损失。现有的功率半导体器件以使用硅(Si)衬底的为主流，但是，近年来使用碳化硅(SiC)衬底的功率半导体器件受到关注，不断地被开发(例如，参照专利文献1～6等)。
因为碳化硅(SiC)与硅(Si)相比材料自身的绝缘击穿电压高一位数，所以其具有即使使pn结、肖特基(schottky)结中的耗尽层薄一些，也可以维持逆耐压的特性。因此，使用SiC可以使器件的厚度变薄，且可以提高掺杂浓度。因此，SiC有望作为形成导通(on)电阻低、高耐压且低损失的功率半导体器件用的材料。
在专利文献1中公开了一种通过提高沟道(channel)移动度而能够提高导通电阻的碳化硅半导体装置。该专利文献1公开的碳化硅半导体装置如图17所示。
图17所示的碳化硅半导体装置1000是n沟道型的平面栅极型(planargate type)MOSFET(纵型功率MOSFET)，具备n+型SiC衬底101。在n+型SiC衬底101的主面上形成有n-型SiC外延层(以下，有时简称为“外延层”)102。在n-型SiC外延层102的表层部的规定区域上形成有具有规定深度的p型SiC基(base)层(阱区域)103a、103b。在基层103a、103b中形成有n+型源区域104a、104b。以与n+型源区域104a、104b接触的方式在n-型SiC外延层102上设置有薄的外延层。该薄的外延层的一部分(n+区域106a、106b)与位于其下方的源区域104a、104b形成一体。另外，在该薄的外延层中，夹在源区域104a、104b之间的区域是n-型。 在包含于沟道外延层105中的n-型区域中，与p型基区域103a、103b相接的部分分别作为沟道区域140而发挥作用。
在沟道外延层105上通过栅氧化膜107形成有栅电极108。栅电极108被绝缘层109覆盖，在其上以与基区域103a、103b及源区域104a、104b接触的方式形成有源电极110。在SiC衬底101的背面形成有漏电极111。
在图17所示的半导体装置1000中，若向栅电极108施加电压，则在沟道外延层105上感应出积累型沟道，在源电极110和漏电极111之间流通载流子(carrier)(电荷)。
这样，通过用不必使沟道形成层的导电型逆转就可感应出沟道的积累模式使MOSFET动作，与使导电类型逆转而感应出沟道的逆转模式的MOSFET相比，可以增大沟道移动度，降低导通电阻。
专利文献1：日本特开平10-308510号公报
专利文献2：日本特许第3773489号公报
专利文献3：日本特许第3784393号公报
专利文献4：日本特许第3527496号公报
专利文献5：日本特开平11-266017号公报
专利文献6：日本特开2008-098536号公报
根据上述半导体装置1000，通过采用形成有沟道外延层105的结构，可以提高沟道移动度，降低导通电阻。但是，本申请发明人在研究中发现电流有可能集中于沟道外延层105的一部分，由于该电流集中，会阻碍导通电阻的降低。
发明内容
本发明是鉴于相关内容而提出的，其主要目的在于提供一种可以缓和由电流集中引起的导通电阻的上升的半导体装置。
本发明的半导体装置具备：第一导电型的半导体衬底，其由碳化硅形成，并具有主面及所述主面的相反面即背面；
第一导电型的碳化硅外延层，其形成于所述半导体衬底的主面上，具有比所述半导体衬底低的掺杂剂浓度；
第二导电型的阱区域，其形成于所述碳化硅外延层的一部分；
第一导电型的源区域，其形成于所述阱区域的一部分；以及
第一导电型的沟道外延层，其由碳化硅形成，形成于所述碳化硅外延层上；
所述沟道外延层包括：
位于所述源区域上的第一部分；
位于在所述碳化硅外延层中没有形成所述阱区域的区域上的第二部分；以及
位于所述阱区域上、且被夹在所述第一部分与所述第二部分之间的沟道区域；
所述第一部分及所述第二部分的掺杂剂浓度比所述源区域的掺杂剂浓度低，且比所述沟道区域的掺杂剂浓度高。
在优选的实施方式中，所述沟道外延层中的所述第一部分的掺杂剂浓度等于所述第二部分的掺杂剂浓度。
在优选的实施方式中，所述第一部分的沟道区域侧边缘与所述源区域和所述阱区域的边界相比偏置于远离所述第二部分的位置，
所述第二部分的边缘与所述第一导电型的碳化硅外延层和所述阱区域的边界相比偏置于远离所述第一部分的位置。
在优选的实施方式中，所述半导体装置具有：
形成在所述沟道外延层上的栅氧化膜；
形成在所述栅氧化膜上的栅电极；
形成在所述源区域上的源电极；以及
在所述半导体衬底的背面形成的漏电极。
在优选的实施方式中，位于所述沟道外延层中的所述第一部分及所述第二部分的上方的所述栅氧化膜比位于所述沟道区域的上方的所述栅氧化膜厚。
在优选的实施方式中，在所述碳化硅外延层中，被夹在邻接的所述阱区域之间的区域作为JFET区域起作用。
在优选的实施方式中，在所述JFET区域中注入有第一导电型的掺杂剂，注入所述JFET区域中的第一导电型的掺杂剂的浓度比所述阱区域中含有的第二导电型的掺杂剂的浓度低。
本发明的半导体装置的制造方法包括：在由碳化硅构成的第一导电型的半导体衬底的主面上，形成掺杂剂浓度比所述半导体衬底低的第一导电型的碳化硅外延层的工序(a)；
在所述碳化硅外延层的一部分形成第二导电型的多个阱区域的工序(b)；
在所述多个阱区域的各自的一部分形成第一导电型的源区域的工序(c)；
在所述碳化硅外延层上形成由碳化硅构成的沟道外延层的工序(d)；以及
在所述沟道外延层中的位于所述源区域上的第一部分注入第一导电型的掺杂剂，且在位于所述碳化硅外延层中没有形成所述阱区域的区域的第一导电型的碳化硅外延层的表面上的第二部分注入第一导电型的掺杂剂的工序(e)。
在优选的实施方式中，所述工序(e)包括：
在所述沟道外延层上形成掩模的工序(e1)，其中所述掩模覆盖位于所述碳化硅外延层的所述第一导电型表面与所述源区域的表面之间的第二导电型表面的整体；以及
在所述沟道外延层中未被所述掩模覆盖的部分注入所述第一导电型的掺杂剂的工序(e2)。
在优选的实施方式中，所述工序(b)包括：
形成规定所述阱区域的阱掩模的工序(b1)；以及
在所述碳化硅外延层中未被所述阱掩模覆盖的区域注入第二导电型的掺杂剂的工序(b2)；
所述工序(c)包括：
形成规定所述源区域的源掩模的工序(c1)；以及
在所述碳化硅外延层中未被所述源掩模覆盖的区域注入第一导电型的掺杂剂的工序(c2)；
所述工序(c1)包括在所述阱掩模的侧面上形成侧壁的工序。
在优选的实施方式中，在所述工序(e)之后，还包括：
以使所述源区域的至少一部分露出的方式通过蚀刻将所述沟道外延层的一部分除去的工序(f)。
在优选的实施方式中，所述半导体装置的制造方法包括：
在所述沟道外延层上形成栅氧化膜的工序(g)；
在所述栅氧化膜上形成栅电极的工序(h)；
在所述源区域上形成源电极的工序(i)；以及
在所述半导体衬底的背面形成漏电极的工序(j)。
在优选的实施方式中，所述工序(e)中的所述第一导电型的掺杂剂含有磷，
在所述工序(e)之后，实施通过氧化所述沟道外延层的表面而形成所述栅氧化膜的工序。
在优选的实施方式中，在所述工序(e)之后，或者在与所述工序(e)相同的工序中，
实施向所述碳化硅外延层的表面中夹在邻接的所述阱区域之间的区域，以比所述阱区域中含有的第二导电型的掺杂剂的浓度低的浓度，注入第一导电型的掺杂剂的工序。
发明效果
根据本发明，因为向沟道外延层中除沟道区域以外的部分注入有第一导电型的掺杂剂，所以可以缓和在源区域中与阱区域的边界附近以及/或者碳化硅外延层中与阱区域的边界附近的电流集中。结果是可以缓和由电流集中引起的导通电阻的上升。
另外，根据本发明的优选的实施方式，因为是在相对于阱区域自调整地形成源区域后，形成沟道外延层，所以可以独立于源区域的位置设定应该注入第一导电型掺杂剂的区域。
附图说明
图1是模式地表示关于本发明的第一实施方式的半导体装置的结构的剖面图；
图2是表示比较例的结构的剖面图；
图3是用于说明关于本发明的第一实施方式的半导体装置的动作的剖面图；
图4(a)及图4(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图5(a)及图5(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图6(a)及图6(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图7(a)及图7(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图8(a)及图8(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图9(a)及图9(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图10(a)及图10(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图11(a)及图11(b)是用于说明关于本发明的第一实施方式的半导体装置的制造方法的工序图；
图12是模式地表示关于本发明的第二实施方式的半导体装置的结构的剖面图；
图13是模式地表示关于本发明的第三实施方式的半导体装置的结构的剖面图；
图14(a)及图14(b)是用于说明关于本发明的第三实施方式的半导体装置的制造方法的工序剖面图；
图15(a)及图15(b)是用于说明关于本发明的第三实施方式的半导体装置的制造方法的工序剖面图；
图16(a)及图16(b)是用于说明关于本发明的第三实施方式的半导体装置的制造方法的工序剖面图；
图17是表示现有的碳化硅半导体装置的结构的剖面图；
图中：
10-半导体衬底；20-漂移外延层(碳化硅外延层)；22-阱区域；24-源区域；28-源电极；30-沟道外延层(沟道外延层)；40-沟道区域；42-栅氧化膜；44-栅电极；50-漏电极；60-JFET区域；90-C帽膜(Cキヤツプ膜)；100-半导体装置；200-现有的碳化硅半导体装置；1000-半导体装置(碳化硅半导体装置)。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。在下面的附图中，为方便说明，实质上具有同一功能的结构要素用同一参考符号表示。并且，本发明不仅限于下面的实施方式。
(第一实施方式)
图1模式地表示了关于本发明的第一实施方式的半导体装置100的剖面结构。图1所示的本实施方式的半导体装置100具备：由碳化硅(SiC)构成的第一导电型的半导体衬底(SiC衬底)10、具有比半导体衬底10低的掺杂剂浓度的第一导电型的碳化硅外延层20、在碳化硅外延层20的一部分上形成的第二导电型的阱区域22、以及形成于阱区域22的一部分上的第一导电型的源区域24。半导体衬底(SiC衬底)10具有主面10a及该主面10a的相反面即背面10b，碳化硅外延层20形成在半导体衬底10的主面10a上。
在碳化硅外延层20上形成有由碳化硅形成的沟道外延层30。并且，“外延层”有时简称为“外延层”。因此，碳化硅外延层20有时称为“漂移外延层20”，另一方面，沟道外延层30有时称为“沟道外延层30”。
在沟道外延层30中，在位于源区域24上的第一部分33中注入n型掺杂剂。另外，在碳化硅外延层20中，在位于未形成阱区域22的区域的表面(n型表面)上的沟道外延层30的第二部分35中，也注入n型掺杂剂。第一部分33和第二部分35的掺杂剂浓度被设定为低于源区域22的掺杂剂浓度。
另一方面，在沟道外延层30中，位于阱区域22上且被夹在第一部分33和第二部分35之间的区域的n型掺杂剂浓度低于第一部分33及第二部 分35的掺杂剂浓度，该区域包含沟道区域40。
并且，沟道区域40是在沟道外延层30中位于p-型的阱区域22的p型表面的正上方的部分。在图1所示的例子中，根据后述理由，沟道区域40在水平方向的尺寸(箭头的长度)被设定为短于第一部分33与第二部分35之间的距离。
在漂移外延层20中，被夹在邻接的阱区域22之间的区域作为JFET(Junction Field-Effect Transistor)区域60而起作用。
本实施方式中的第一导电型是n型，第二导电型是p型。半导体衬底10是n型SiC半导体衬底(n+SiC衬底)，漂移外延层20是n-SiC层。阱区域22是p-层，源区域24是n++层。
并且，“+”、“++”、“-”等是标记n型或者p型的相对的掺杂剂的浓度的符号，按“n”、“n+”、“n++”的顺序表示n型掺杂剂的浓度依次变高。另外，“n-”表示n型掺杂剂的浓度比“n”的小。因此，与n+SiC衬底10相比，n-漂移外延层20的n型掺杂剂的浓度低。此外，与n+SiC衬底10相比，n++源区域24的n型掺杂剂的浓度高。
在本实施方式的结构中，在沟道外延层30中的位于源区域24上的第一部分33和位于JFET区域60上的第二部分35这两处注入n型掺杂剂，在沟道外延层30中形成n+层(第一部分33、第二部分35)。如前所述，这些n+层(第一部分33、第二部分35)中n型掺杂剂的浓度比源区域24中的n型掺杂剂浓度低。如后所述，因为第一部分33及第二部分35是通过对沟道外延层30的沟道区域40掩模覆盖(mask)而进行的有选择的离子注入而形成的，所以典型的是将第一部分33及第二部分35的n型掺杂剂浓度设定为相互相等的值。
将沟道外延层30的第一部分33、第二部分35中的n型掺杂剂浓度的值调整为低于源区域24中的n型掺杂剂浓度的值的理由是：若第一部分33、第二部分35中的n型掺杂剂浓度过大，则施加在栅绝缘膜上的电压变大，栅绝缘膜的可靠性降低。第一部分33、第二部分35中的n型掺杂剂浓度的更优选的范围是5×1015～5×1019cm-3，更优选的范围是5×1015～5×1018cm-3。
p-型的阱区域22的表面(p型表面)位于漂移外延层20的n型表面 (JFET区域60的表面)与源区域24的表面之间。如前所述，包含于沟道外延层30中的沟道区域40位于该p型表面的正上方。
这样，在本实施方式中，在沟道外延层30的内部，第一部分33从沟道区域40分开，在第一部分33与沟道区域40之间存在着具有与沟道区域40的掺杂剂浓度相同程度的掺杂剂浓度的部分。同样，第二部分35也从沟道区域40分开，在第二部分35与沟道区域40之间存在着具有与沟道区域40的掺杂剂浓度相同程度的掺杂剂浓度的部分。
该分开是由制造工序中考虑了不均(ばらつき)的空白(margin)引起的，详细情况见后述。另外，在本实施方式的结构中，漂移外延层20的上表面、阱区域22的上表面及源区域24的上表面都位于同一平面上。
在本实施方式的沟道外延层30中，因为未导入n型掺杂剂的部分是本征半导体(intrinsic)区域，所以有时将该部分称为“i层”或者“沟道外延i层”。沟道外延层30也可以是低浓度的第一导电型(n-)的层。并且，沟道外延层30在深度方向也可以有浓度的变化。
在沟道外延层30上形成有栅氧化膜42，在栅氧化膜42上形成有栅电极44。另外，在源区域24上形成有源电极28。在本实施方式的结构中，源电极28通过p+层26与阱区域(p-层)22连接。并且，在SiC衬底10的背面10b上形成有漏电极50。
本实施方式的半导体装置100是由SiC构成的功率半导体器件，适合用于高耐压、大电流使用。对本实施方式的构成条件举例说明如下。
n+SiC衬底10由六方晶系碳化硅构成。n+SiC衬底10的厚度例如为250～350μm，n+SiC衬底10的浓度例如为8×1018cm-3。并且，在是n-SiC衬底10的情况下，也可以使用由立方晶系碳化硅构成的衬底。
漂移外延层20是在SiC衬底10的主面10a上外延形成的SiC层。漂移外延层20的厚度例如为4～15μm，漂移外延层20的浓度例如为5×1015cm-3。并且，也可以在n+SiC衬底10与漂移外延层20之间进一步设置SiC外延层(例如，具有6×1016cm-3浓度的SiC外延层)。
阱区域22的厚度(即、从漂移外延层20的上表面开始算起的pn接合深度)例如为0.5～1.0μm，阱区域22的p型掺杂剂浓度例如为1.5×1018cm-3。另外，源区域24的厚度(即、从漂移外延层20的上表面开始 算起的pn接合深度)例如为0.25μm，源区域24的n型掺杂剂浓度例如为5×1019cm-3。并且，p+层26的厚度例如为0.3μm，p+层26的p型掺杂剂浓度例如为2×1020cm-3。由邻接的阱区域22之间的区域规定的JFET区域60的横向尺寸(宽度)例如为3μm。
沟道外延层30是在漂移外延层20上外延成长的SiC层，沟道外延层30的厚度例如为30nm～150nm。沟道区域40的沟道长方向尺寸(图1中参考符号40的箭头方向的尺寸)例如为0.5μm。沟道区域40的位置及尺寸由阱区域22与源区域24间的配置关系规定。
栅氧化膜42由SiO2(二氧化硅)构成，其厚度例如为70nm。栅电极44由poly-Si(多晶硅)构成，其厚度例如为500nm。并且，源电极28由Ti(钛)和Si(硅)的合金构成，其厚度例如为50nm。另外，漏电极50也由Ti(钛)和Si(硅)的合金构成，其厚度例如为100nm。并且，为了在将SiC芯片安装在封装上时容易进行软钎焊，漏电极50优选通过堆积Ni和Ag或Ni和Au而形成。
根据本实施方式的半导体装置100的结构，在漂移外延层20上形成沟道外延层30，在沟道外延层30中除沟道区域40以外的部分注入n型掺杂剂。由此，可以缓和源区域24中与阱区域22的边界附近以及/或者漂移外延层20中与阱区域22的边界附近的电流集中，结果是可以缓和由电流集中引起的导通电阻的上升和特性恶化。
下面，用与比较例相对比的方式对本实施方式的结构的作用效果进行进一步详细地说明。
图2是相对于本实施方式的结构100的比较例200的剖面图。在图2所示的比较例200中，沟道外延层30整体由低浓度的n型的层(n-层)构成，该点与在沟道外延层30上形成有n+部分(33、35)的本实施方式的结构100不同。
根据本申请发明人的研究，发现在比较例200的结构中会引起下面的现象。
首先，对纵型MOSFET的动作进行说明，在源电极28上施加0V电压，经外部电阻(未图示)在漏电极50上施加数百V至数kV的电压。在栅电极44上施加阈值(Vth)以下的电压(例如0V)的断开状态下， 耗尽层从阱区域22和漂移外延层20之间的pn接合扩展。因为漂移外延层20的掺杂剂浓度低，所以在对pn接合施加反向偏置电压的状态下，耗尽层形成得厚。因此，在JFET区域60中，从左右的阱区域22延伸的耗尽层相连接。
接着，在对栅电极44施加了高于阈值(Vth)的电压(例如20V)的情况下，因为通过栅绝缘膜42对沟道外延层30的沟道区域40施加电场，所以在沟道外延层30内形成电荷沟道，在电荷沟道中流入电子。此时，因为在阱区域22与漂移外延层20(JFET区域)之间形成的耗尽层中蓄积的电子也被利用，所以阱区域22的电位接近源电位，耗尽层缩小。结果是在JFET区域60形成通向漏电极50的电流路径，变为导通状态。决定外部电阻的大小，使得漏电压因外部电阻的电压下降而变成1V到2V左右。
在比较例200中，在沟道外延层30的沟道区域40中流动的电流，在栅电极44的影响下，有如箭头96所示在沟道外延层30与栅氧化膜42的界面上流动的倾向。于是，产生垂直流过沟道外延层30的电流95，再加上该垂直方向的电阻，结果引起了导通电阻的上升。并且，为了使MOS部分的阈值(Vth)大于0V，实现正常断开(normally-off)状态需要降低沟道外延层30的浓度，电流95在路径中的电阻变大。
此外，这样的沟道外延层30的电流会引起源区域24中与阱区域22的边界附近(98)处的电流集中，且会引起漂移外延层20中与阱区域22的边界附近(99)处的电流集中。因为该电流集中，电阻变大，结果导致导通电阻的上升和特性的恶化。
进一步详细地说明，因为电流尽可能要通过电阻低的区域，所以尽可能地在源区域(n++层)24中流动，接着由于是朝向垂直方向，所以在区域98产生电流集中。同样，即使在朝向JFET区域60的电流中，在区域99产生电流集中的倾向也变大。这样的现象会引起导通电阻的上升和特性的恶化。
另一方面，在本实施方式的结构100的情况下，如图3所示，因为沟道外延层30中源区域24的上方为n+的部分(33)，所以可以避免图2中在区域98的电流集中，可以将电流流畅地从源区域24导向n+部分33。
并且，电流在沟道外延层30中从n+部分33沿水平方向流动并且朝向n+部分35的倾向变强，接着，容易从n+部分35流畅地朝向JFET区域60(电流沿图3所示的箭头方向流动)。因此，可以避免图2中在区域99的电流集中。
这样，根据本实施方式的结构100，通过在沟道外延层30中除沟道区域40以外的部分形成有n+区域(33、35)，可以缓和由电流集中引起的导通电阻的上升。该沟道外延层30中的n+区域只在源区域24上方的部分(33)形成也有效果(缓和电流集中的效果)，但是优选的是在源区域24上方的部分(33)和JFET区域60上方的部分(35)这两处形成。
下面，参照图4(a)至图11(b)对本实施方式的半导体装置100的制造方法进行说明。图4(a)至图11(b)是用于说明本实施方式的制造方法的工序剖面图。
首先，作为n+SiC衬底10，准备n型4H-SiC(0001)衬底。该衬底例如是在<11-20>方向上切掉(offcut)8°或者4°，n型掺杂剂浓度为1×1018cm-3～5×1019cm-3的衬底。
下面，如图4(a)所示，在n+SiC衬底10的主面10a上通过外延成长法形成n-漂移外延层20。成长条件是：作为原料气体例如使用硅烷(SiH4)和丙烷(C3H8)，作为载流子气体使用氢(H2)，作为掺杂剂气体使用氮气(N2)，通过进行热CVD，以1×1015cm-3～1×1016cm-3的浓度，堆积10μm以上的厚度。
下面，如图4(b)所示，在n-漂移外延层20的上面堆积注入掩模材料层70，在该注入掩模材料层70的上面形成光致抗蚀剂72。注入掩模材料层70例如为SiO2(二氧化硅)。由二氧化硅构成的注入掩模材料层70例如是通过使用硅烷(SiH4)和N2O，在200W的功率下实施等离子体CVD而形成的。注入掩模材料层70的厚度例如为0.5～1.0μm。光致抗蚀剂72具有规定阱区域(p-层22)及JFET区域60的位置及尺寸。光致抗蚀剂72例如为感光性有机膜，使用典型的光刻法而形成。光致抗蚀剂72的厚度例如为1.5～2.0μm。
下面，将光致抗蚀剂72作为掩模，对注入掩模材料层70的不要的部分进行蚀刻，形成注入掩模图案(阱掩模)70A。之后，除去光致抗蚀剂 72。注入掩模材料层70的蚀刻例如可以通过使用了CF4气体和CHF3气体的各向异性干蚀刻法来实施，光致抗蚀剂72的除去例如可以采用基于氧等离子体的灰化(アツシング)来进行。
下面，如图5(a)所示，通过将注入掩模图案70A作为掩模，注入Al+(箭头80)，由此在n-漂移外延层20的表面上形成具有规定深度的阱区域(p-)22。离子注入例如是将能量在30keV到350keV之间分为多个而进行的，此时的衬底的温度例如为500℃。阱区域22的深度例如为0.5～1.0μm。由阱区域22间规定的、n-漂移外延层20的表面部为JFET区域60。本实施方式的JFET区域60的宽度例如为3μm。
下面，如图5(b)所示，以覆盖注入掩模图案70A的方式在衬底10的表面上(更具体地说，在阱区域22上)堆积注入掩模材料层71，之后在注入掩模材料层71上形成光致抗蚀剂72A。注入掩模材料层71例如是poly-Si(多晶硅)，是通过热CVD法，使用SiH4作为原料气体进行堆积而形成的。注入掩模材料层71的厚度例如是0.5～1.0μm。设置光致抗蚀剂72A的目的是为了规定源区域24。
下面，通过将光致抗蚀剂72A作为掩模，对注入掩模材料层71的露出部分各向异性地进行蚀刻，如图6(a)所示，形成注入掩模图案(源掩模)71A。图示的注入掩模图案71A的一部分是在光致抗蚀剂72A的下方的图案，其它的部分是与注入掩模图案70A邻接的侧壁(sidewall)。该蚀刻例如是通过使用了Cl2、O2、HBr的混合气体的各向异性蚀刻法而实施的。
注入掩模图案71A中侧壁部分的宽度(沟道长方向的尺寸)取决于注入掩模材料层71的厚度。该厚度可以在堆积注入掩模材料层71的工序中通过调整堆积率及堆积时间而高精度地控制。
下面，如图6(b)所示，将注入掩模图案70A及71A作为掩模，通过在阱区域(p-)22的表面的一部分注入N+(氮离子)或P+(磷离子)(箭头82)而形成源区域(n++)24。离子注入例如是将能量在30keV到90keV之间分为多个而进行的，此时衬底的温度例如是500℃。源区域24的深度例如是0.25μm。
根据本实施方式的方法，源区域24的沟道区域侧边缘(源区域24与 阱区域22的边界)SE相对于注入掩模图案71A的侧壁部分的边缘自调决定。对此，若采用光刻法及在蚀刻工序形成具有规定源区域24的开口部的“其它的掩模图案”的方法，则必须相对于阱区域22对规定源区域的“其它的掩模图案”进行定位(掩模对准)。在这样的掩模对准中由于产生稍许“偏差”，阱区域22与源区域24之间的配置关系在每个工序产生不均。因为阱区域22与源区域24之间的配置关系规定沟道区域40的尺寸(沟道长方向尺寸)，所以是影响晶体管特性的重要参数。在本实施方式中，因为不需要上述的掩模对准，所以可以高精度地决定阱区域22与源区域24之间的配置关系。因此，根据本实施方式，沟道长度的不均小，容易实现所设计的晶体管特性。
下面，如图7(a)所示，除去注入掩模图案70A及71A后，形成注入掩模材料层72，然后，在该注入掩模材料层72上形成光致抗蚀剂73A。注入掩模图案70A及71A的除去例如是通过用HF水溶液湿蚀刻氧化膜，用HF、HNO3及H2O的混合液湿蚀刻多晶硅而实施的。注入掩模材料层72例如是SiO2(氧化硅)。设置光致抗蚀剂73A的目的是为了规定p+层26。
下面，如图7(b)所示，将光致抗蚀剂73A作为掩模，通过对注入掩模材料层72的不要部分进行蚀刻，形成注入掩模图案72A。然后，在除去光致抗蚀剂73A后，将注入掩模图案72A作为掩模，通过在阱区域(p-)22的表面注入Al+(铝离子)或B+(硼离子)(箭头84)，形成p+层26。离子注入例如是将能量在30keV至150keV之间分为多个进行的，此时衬底的温度例如是500℃。p+层26的pn接合深度比源区域(n++)24的pn接合深度深，例如是0.3μm。
下面，如图8(a)所示，在除去了注入掩模图案72A后，在形成了漂移外延层20的衬底的两面上形成碳帽膜(以下，简记为“C帽膜”)90。更详细地说，在包括漂移外延层20、阱区域22、源区域24及p+区域26在内的上表面，以及在SiC衬底10的背面10b上形成C帽膜90。C帽膜90例如由碳构成，用溅射法分别在上述上表面侧和背面侧进行堆积。在形成C帽膜90后，在1000℃以上，在此在1800℃的温度下对衬底10(更准确地说，形成了各层(20、22、24、26)的衬底10)进行活性化退 火。并且，还可以在没有C帽膜90的情况下，在SiH4的环境气体中进行退火。
下面，如图8(b)所示，在除去两面C帽膜90后，通过外延成长法形成沟道外延层30。然后，在沟道外延层30上堆积注入掩模材料层74，之后，在注入掩模材料层74上形成光致抗蚀剂74A。两面C帽膜90的除去例如是采用基于氧等离子体的灰化法而进行的。本实施方式中的沟道外延层30是由SiC构成的外延i层，其外延成长的条件例如是：通过用如硅烷(SiH4)和丙烷(C3H8)作为原料气体，用氢(H2)作为载流子气体，用氮(N2)气作为掺杂剂气体，进行热CVD，以1×1015cm-3～5×1015cm -3的浓度，堆积30～150nm的厚度。并且，也可以在外延成长过程中导入氮气(N2)，使沟道外延层的一部分为高浓度。
注入掩模材料层74例如是SiO2(二氧化硅)。光致抗蚀剂74A具有开口部，该开口部规定在沟道外延层30中追加导入n型掺杂剂的区域。光致抗蚀剂74A被设置成完全覆盖阱区域(p-)22的表层部。考虑重合偏移和尺寸不均，具有分别与源区域(n++)24及JFET区域60重叠的部分(宽0.1～1.0μm)45来确保边缘。即，光致抗蚀剂74A形成为：在沟道外延层30的表面上且至少包括阱区域22的上方、进而覆盖源区域24与阱区域22的边界附近的上方以及碳化硅外延层20与阱区域22的边界附近的上方。
下面，如图9(a)所示，通过将光致抗蚀剂74A作为掩模对注入掩模材料层74的不要部分进行蚀刻，形成注入掩模图案74B。即，注入掩模图案74B形成于：在沟道外延层30的表面上且阱区域22的表面露出的区域的上方的位置。
下面，在除去光致抗蚀剂74A后，将注入掩模图案74B作为掩模，通过在沟道外延层30注入N+(氮离子)或P+(磷离子)(箭头86)，在沟道外延层30中形成n+部分(33、35)。并且，沟道外延层30中n+的掺杂剂浓度也可以不均一。在此，离子注入的条件例如是以30keV、5×1015～5×1019cm-3。这样形成的注入n型掺杂剂的第一部分33的沟道区域侧边缘CE1与源区域24和阱区域22的边界相比，偏置于远离第二部分35的位置。另外，第二部分35的边缘CE2与JFET区域60的边界相比， 偏置于远离第一部分33的位置。通过这样的偏置，在沟道外延层30的内部，使沟道区域40离开注入n型掺杂剂的部分。
下面，如图9(b)所示，在除去注入掩模图案73B后，在衬底的两面，更准确地说，在沟道外延层30的表面和SiC衬底10的背面10b上形成C帽膜92。C帽膜92例如由碳构成。C帽膜92例如是通过溅射法分别在沟道外延层30的表面侧和SiC衬底10的背面10b侧堆积而成。在形成C帽膜92后，在1000℃以上(在此为1800℃)的温度下对衬底进行活性化退火。并且，也可以在没有C帽膜92的情况下在SiH4的环境气体下进行退火。
下面，如图10(a)所示，在除去两面C帽膜92后，对沟道外延层30的表面进行CMP(化学机械性抛光)。通过进行CMP，使沟道外延层30的表面平坦化，由此具有可以提高沟道区域40(参照图1)的载流子移动度的效果，但是CMP的实施是任意的，也可以不进行CMP。
下面，如图10(b)所示，在沟道外延层30上形成光致抗蚀剂75A后，将光致抗蚀剂75A作为掩模，对沟道外延层30的不要部分进行蚀刻。此时，以使源区域24的至少一部分露出的方式，通过蚀刻除去沟道外延层30的一部分。
下面，如图11(a)所示，在除去光致抗蚀剂75A后，在沟道外延层30上形成栅氧化膜(SiO2)42。然后，在栅氧化膜42上形成作为栅电极的材料的poly-Si膜。之后，在该poly-Si膜上形成规定栅电极44的形状及位置的光致抗蚀剂(未图示)。通过对poly-Si膜进行图案化，形成由poly-Si膜构成的栅电极44，然后除去所述光致抗蚀剂。
之后，执行典型的配线形成工序。具体地说，如图11(b)所示，形成源电极(例如，Ti和Si的合金层)28及漏电极(例如，Ti和Si的合金层)50，得到本实施方式的半导体装置100。源电极28与源区域24及P+层26接触，例如在堆积了Ti后在950℃下进行热处理而形成源电极28。另外，漏电极50是通过在SiC衬底10的背面10b上例如在堆积Ti后在950℃下进行热处理而形成的。
本实施方式的半导体装置100，如上所述，因为在纵型MOSFET的导通状态下的动作中，可以抑制电流集中，所以可以显示低导通电阻、高可 靠性的特性。
(第二实施方式)
图12是模式地表示本实施方式的半导体装置100的第二实施方式的剖面图。图12所示的半导体装置100与图1所示的第一实施方式的半导体装置100的不同之处在于：位于沟道外延层30层上方的栅氧化膜42的厚度在局部不同。其它的结构及制造方法因为与第一实施方式相同所以省略说明，对本实施方式所特有的结构、效果进行如下说明。
位于在沟道外延层30中形成的n+层(33、35)的上方的栅氧化膜42的厚度比位于沟道区域40的上方的栅氧化膜42的厚度厚。具体地说，在栅氧化膜42中，位于第一部分33的上方的部分42c、位于第二部分35的上方的部分42b的厚度比位于沟道区域40的上方的部分42a厚。
在图2所示的半导体装置200中位于JFET区域60的上方的部分的栅容量比较大，由此，难以进行半导体装置200的高速动作。另一方面，在图12所示的半导体装置100中，因为栅氧化膜42中位于JFET区域60的上方的部分42b变厚，所以可以减少栅容量，结果是可以实现高速动作。栅氧化膜42的厚的部分42b的厚度，与栅氧化膜42的沟道区域40的厚度相比，例如前者是后者的1.2～2倍。
图12所示的结构100可以利用栅氧化膜的增速氧化而实现。所谓栅氧化膜的增速氧化是指：在硅中注入了不纯物(例如，As)的区域，即使在相同的氧化条件下，氧化率也快的现象。本申请发明人在实验中发现，在1000～1200℃下对SiC衬底进行氧化时，注入氮的区域和未注入氮的区域的氧化率相同，对此，注入磷的区域与未注入磷的区域相比，氧化率前者大约是后者的1.2～2倍。利用本申请发明人发现的增速氧化的现象，用磷做在沟道外延层30中形成的n+层(33、35)的掺杂剂，通过基于磷的增速氧化，可以使栅氧化膜42的厚度在局部发生变化。
(第三实施方式)
图13是模式地表示本实施方式的半导体装置100的第三实施方式的剖面图。图13所示的半导体装置100与图1所示的半导体装置100的不同之处在于：具有在JFET区域60中注入了第一导电型(在此为n型)的掺杂剂的区域62。其它的结构及制造方法因为与第一实施方式相同所以省 略说明，对本实施方式所特有的结构、效果进行如下说明。
在图13所示的例子中，注入到JFET区域60中的n型掺杂剂的浓度(区域62的掺杂剂浓度)比阱区域22中含有的第二导电型(在此为p型)掺杂剂的浓度小，优选的是远远小于阱区域22中的掺杂剂浓度。另外，区域62(n-型掺杂层62)位于在沟道外延层30中形成的n+层35的下方。本实施方式中的区域62是通过以30keV至700keV的能量，以1×1016cm -3～1×1017cm-3的浓度，向JFET区域60注入而形成的。
在图13所示的半导体装置100中，通过使JFET区域60中的掺杂剂浓度(更具体地说，区域62的掺杂剂浓度)比漂移外延层20的n型掺杂剂浓度高，与图1所示的半导体装置100相比可以使导通电阻降低。另外，在JFET电阻相同的情况下，在图13所示的半导体装置100中，因为可以使JFET的间隔变窄，所以可以减小芯片面积。并且，在图13所示的半导体装置100中，也可以包含图12所示的结构的特征。
图13所示的半导体装置100例如可以按图14至图16所示的方法制作。
首先，如上述图9(a)所示，在沟道外延层30中形成n+部分(33、35)。然后，如图14(a)所示，通过将注入掩模图案74B作为掩模，在JFET区域60中注入N+(氮离子)或者P+(磷离子)(箭头88)，形成区域62(n-型掺杂层62)。在此，区域62的掺杂剂浓度(n型不纯物的浓度)小于阱区域22的掺杂剂浓度(p型不纯物的浓度)。这样，即使引起注入掩模图案74B的重合偏差，而向阱区域22的端部注入了n型掺杂剂，阱区域22的导电型也不会逆转，可以维持p型。
然后，执行与上述图9(b)至图11(b)相同的工序。具体地说，如图14(b)所示，在沟道外延层30的表面和SiC衬底10的背面10b上形成C帽膜92。C帽膜92例如由碳构成，通过溅射法分别在沟道外延层30的表面侧和SiC衬底10的背面10b侧进行堆积。在形成C帽膜92后，在1000℃以上(在此为1800℃)的温度下对衬底进行活性化退火。并且，也可以在没有C帽膜92的情况下，在SiH4的环境气体中进行退火。
下面，如图15(a)所示，除去两面C帽膜92。然后，如图15(b)所示，在沟道外延层30上形成光致抗蚀剂75A后，将光致抗蚀剂75A作 为掩模，对沟道外延层30进行蚀刻。
并且，如图16(a)所示，在除去光致抗蚀剂75A后，在沟道外延层30上形成栅氧化膜(SiO2)42，然后，在栅氧化膜42上形成栅电极(poly-Si)44。然后，在该栅电极44上形成光致抗蚀剂(未图示)，对栅电极44进行蚀刻，除去所述光致抗蚀剂。然后，执行典型的配线形成工序，如图16(b)所示，得到具有图13所示的结构的半导体装置100。
以上是通过适当的实施方式对本发明进行的说明，但是上述实施方式只是一个例子，在不脱离本发明的主旨的范围内，可以进行种种变形，变形后的方式也属于本发明的范围。例如，利用与上述实施方式中说明的导电型相反的导电型也可以实现本发明。
工业实用性
本发明的半导体装置具有可以缓和由电流集中引起的导通电阻的特性恶化的效果，适用于在高耐压、大电流下使用的碳化硅功率半导体器件。
Claims (14)
1.一种半导体装置，其具备：
第一导电型的半导体衬底，其由碳化硅形成，并具有主面及所述主面的相反面即背面；
第一导电型的碳化硅外延层，其形成于所述半导体衬底的主面上，具有比所述半导体衬底低的掺杂剂浓度；
第二导电型的阱区域，其形成于所述碳化硅外延层的一部分；
第一导电型的源区域，其形成于所述阱区域的一部分；以及
第一导电型的沟道外延层，其由碳化硅形成，形成于所述碳化硅外延层上；
所述沟道外延层包括：
位于所述源区域上的第一部分；
位于在所述碳化硅外延层中没有形成所述阱区域的区域上的第二部分；以及
位于所述阱区域上、且被夹在所述第一部分与所述第二部分之间的沟道区域；
所述第一部分及所述第二部分的掺杂剂浓度比所述源区域的掺杂剂浓度低，且比所述沟道区域的掺杂剂浓度高。
2.如权利要求1所述的半导体装置，其中：
所述沟道外延层中的所述第一部分的掺杂剂浓度等于所述第二部分的掺杂剂浓度。
3.如权利要求1所述的半导体装置，其中：
所述第一部分的沟道区域侧边缘与所述源区域和所述阱区域的边界相比偏置于远离所述第二部分的位置，
所述第二部分的边缘与所述第一导电型的碳化硅外延层和所述阱区域的边界相比偏置于远离所述第一部分的位置。
4.如权利要求1所述的半导体装置，其中，
所述半导体装置具有：
形成在所述沟道外延层上的栅氧化膜；
形成在所述栅氧化膜上的栅电极；
形成在所述源区域上的源电极；以及
在所述半导体衬底的背面形成的漏电极。
5.如权利要求3所述的半导体装置，其中：
位于所述沟道外延层中的所述第一部分及所述第二部分的上方的所述栅氧化膜比位于所述沟道区域的上方的所述栅氧化膜厚。
6.如权利要求1所述的半导体装置，其中：
在所述碳化硅外延层中，被夹在邻接的所述阱区域之间的区域作为JFET区域起作用。
7.如权利要求6所述的半导体装置，其中：
在所述JFET区域中注入有第一导电型的掺杂剂，
注入所述JFET区域中的第一导电型的掺杂剂的浓度比所述阱区域中含有的第二导电型的掺杂剂的浓度低。
8.一种半导体装置的制造方法，其包括：
在由碳化硅构成的第一导电型的半导体衬底的主面上，形成掺杂剂浓度比所述半导体衬底低的第一导电型的碳化硅外延层的工序(a)；
在所述碳化硅外延层的一部分形成第二导电型的多个阱区域的工序(b)；
在所述多个阱区域的各自的一部分形成第一导电型的源区域的工序(c)；
在所述碳化硅外延层上形成由碳化硅构成的沟道外延层的工序(d)；以及
在所述沟道外延层中的位于所述源区域上的第一部分注入第一导电型的掺杂剂，且在位于所述碳化硅外延层中没有形成所述阱区域的区域的第一导电型的碳化硅外延层的表面上的第二部分注入第一导电型的掺杂剂的工序(e)。
9.如权利要求8所述的半导体装置的制造方法，其中：
所述工序(e)包括：
在所述沟道外延层上形成掩模的工序(e1)，其中所述掩模覆盖位于所述碳化硅外延层的所述第一导电型表面与所述源区域的表面之间的第二导电型表面的整体；以及
在所述沟道外延层中未被所述掩模覆盖的部分注入所述第一导电型的掺杂剂的工序(e2)。
10.如权利要求9所述的半导体装置的制造方法，其中：
所述工序(b)包括：
形成规定所述阱区域的阱掩模的工序(b1)；以及
在所述碳化硅外延层中未被所述阱掩模覆盖的区域注入第二导电型的掺杂剂的工序(b2)；
所述工序(c)包括：
形成规定所述源区域的源掩模的工序(c1)；以及
在所述碳化硅外延层中未被所述源掩模覆盖的区域注入第一导电型的掺杂剂的工序(c2)；
所述工序(c1)包括在所述阱掩模的侧面上形成侧壁的工序。
11.如权利要求9所述的半导体装置的制造方法，其中：
在所述工序(e)之后，还包括：
以使所述源区域的至少一部分露出的方式通过蚀刻将所述沟道外延层的一部分除去的工序(f)。
12.如权利要求8所述的半导体装置的制造方法，所述半导体装置的制造方法包括：
在所述沟道外延层上形成栅氧化膜的工序(g)；
在所述栅氧化膜上形成栅电极的工序(h)；
在所述源区域上形成源电极的工序(i)；以及
在所述半导体衬底的背面形成漏电极的工序(j)。
13.如权利要求12所述的半导体装置的制造方法，其中：
所述工序(e)中的所述第一导电型的掺杂剂含有磷，
在所述工序(e)之后，实施通过氧化所述沟道外延层的表面而形成所述栅氧化膜的工序。
14.如权利要求8所述的半导体装置的制造方法，其中：
在所述工序(e)之后，或者在与所述工序(e)相同的工序中，
实施向所述碳化硅外延层的表面中夹在邻接的所述阱区域之间的区域，以比所述阱区域中含有的第二导电型的掺杂剂的浓度低的浓度，注入第一导电型的掺杂剂的工序。
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110105 Termination date: 20141010 |
|
| EXPY | Termination of patent right or utility model |