CN105810731B - 碳化硅半导体元件以及其制造方法 - Google Patents
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Abstract
一种碳化硅半导体元件以及其制造方法，藉由设置一通道控制区域，并令所述通道控制区域具有一从一第一掺杂边界开始递增，并于所述第一掺杂边界与一第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布，使得所述碳化硅半导体元件，能够在不牺牲临界电压的情况下，降低导通电阻，提升其漏极电流。
Description
技术领域
本发明为涉及一种半导体元件，尤其涉及一种碳化硅半导体元件以及其制造方法。
背景技术
半导体功率元件在特性上，要求在设计的耐压(blocking voltage)，应具备尽量小的导通电阻、低反向漏电流、以及较快的开关速度，以减少操作时的导通损耗(conduction loss)及切换损耗(switching loss)。而碳化硅(silicon carbide，SiC)由于具有宽能隙(其中4H-SiC的Eg可达3.26eV)、高临界崩溃电场强度(2.2MV/cm)及高热导系数(4.9W/cm-K)等特性，被认为是功率开关元件的极佳材料。碳化硅也是唯一可藉由热氧化形成氧化层的化合物半导体，因此可以适合用来制作MOSFET(metal oxide semiconductorfield effect transistor)与IGBT(insulated gate bipolar transistor)等MOS控制开关元件(MOS controlled switches)。
不过当以热氧化方式形成栅极氧化层时，未完全反应的碳残留在栅极氧化层与碳化硅之间的界面，会形成Si空缺(silicon vacancy)、碳簇(carbon cluster)或间隙碳(carbon interstitial)等缺陷，而在能隙内的不同位置形成能态，最终成为受体陷阱(acceptor traps)或施体陷阱(donor traps)。一般功率半导体用途的SiC MOSFET以n型通道MOSFET为主，当p型阱反转形成通道时，靠近导带的受体陷阱一方面会补捉电子，减少了能够用来传导电流的电子密度，一方面填入了电子的受体陷阱又会形成负电荷，对电子的传导造成严重的库仑散射，而造成非常低的通道迁移率，大幅增加SiC MOSFET的导通电阻。改善通道迁移率以降低导通电阻的方式包括以nitric oxide(NO)、nitrous oxide(N2O)或POCl3等气体以氧化后退火(post-oxidation annealing)的方式钝化界面陷阱等，提供非专利参考文献如下：
[1]S.Salemi,N.Goldsman,D.P.Eittsserry,A.Akturk,A.Lelis,J.Appl.Phys.113,053703,2013.
[2]H.Li,S.Dimitrijev,H.B.Harrison,D.Sweatman,Appl.Phys.Lett.70(15),2028,1997.
[3]D.Okamoto,H.Yano,T.Hatayama,T.Fuyuki,Mater.Sci.Forum,645,495,2010.
[4]Y.K.Sharma,A.C.Ahyi,T.Issacs-Smith,X.Shen,S.T.Pantelides,X.Zhu,L.C.Feldman,J.Rozen,J.R.Williams,Solid-State Electronics,68,103,2012.)。
然而，目前已知的各种改善降低导通电阻的方法，最常见的妥协(trade off)，就是同时也使得MOS元件的临界电压(threshold voltage)降低，使得元件在操作时有较高的误开风险。
发明内容
本发明的主要目的，在于降低导通电阻的同时，仍然可维持一定的临界电压，以避免元件在操作时产生误开的风险。
为达上述目的，本发明提供一种碳化硅半导体元件，包含有一第一半导体层、一第二半导体层、一绝缘层、一栅电极、一第一掺杂区域、一第二掺杂区域、一第三掺杂区域。所述第一半导体层具有一第一导电性；所述第二半导体层设置于所述第一半导体层上；所述绝缘层设置于所述第二半导体层上；所述栅电极设置于所述绝缘层上；所述第一掺杂区域具有一相对所述第一导电性的第二导电性，位于所述第一半导体层内并沿着所述第二半导体层，所述第一掺杂区域具有一第一掺杂边界；所述第二掺杂区域具有一第一导电性，位于所述第一掺杂区域内并沿着所述第二半导体层，所述第二掺杂区域具有一第二掺杂边界；所述第三掺杂区域具有一第二导电性，位于所述第一半导体层内并沿着所述第二半导体层，且所述第三掺杂区域与所述第二掺杂区域相邻并与所述第一掺杂区域部分重叠。
其中，所述第一掺杂区域包含一通道控制区域，所述通道控制区域沿着所述第二半导体层并介于所述第一掺杂边界与所述第二掺杂边界之间。
其中，所述通道控制区域具有一从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布。
为达上述目的，本发明还提供一种制造碳化硅半导体元件的方法，包含以下步骤：
步骤1：提供一具有一第一导电性的第一半导体层；
步骤2：提供一位于所述第一半导体层上的第一遮罩；
步骤3：通过所述第一遮罩利用一第一离子布植于所述第一半导体层形成一具有一第二导电性的第一掺杂区域，所述第一掺杂区域具有一第一掺杂边界；
步骤4：通过所述第一遮罩利用一第二离子布植于所述第一掺杂区域形成一具有一第一导电性的第二掺杂区域，所述第二掺杂区域具有一第二掺杂边界；
步骤5：通过一第二遮罩利用一第三离子布植于所述第一半导体层形成一具有一第二导电性的第三掺杂区域；
步骤6：于所述第一半导体层上形成一第二半导体层；
步骤7：于所述第二半导体层上形成一绝缘层；
步骤8：于所述绝缘层上形成一栅电极层；
其中，所述第一离子布植的一射入方向与一第一半导体的一法线之间形成一夹角，而形成一沿着所述第二半导体层并介于所述第一掺杂边界与所述第二掺杂边界之间的通道控制区域，所述通道控制区域具有一从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布。
如此一来，本发明藉由设置所述通道控制区域具有从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到所述最大值，而后朝所述第二掺杂边界递减的所述杂质浓度分布，令所述碳化硅半导体元件具有以下优点：
1.改善其导通电阻。
2.提升其漏极电流。
3.能够不牺牲临界电压，避免元件在操作时产生误开的风险。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1，为本发明第一实施例的结构示意图；
图2，为本发明第一实施例通道控制区域的杂质浓度分布示意图；
图3，为本发明第一实施例第二半导体层杂质浓度的梯度分布示意图；
图4，为本发明第二实施例的结构示意图；
图5，为本发明制作成MOSFET的通道控制区域使用不同条件的ID-VG模拟比较示意图；
图6A至图6I，为本发明一实施例的制造流程示意图；
图7A至图7C，分别为本发明一实施例的斜侧壁与阶状侧壁示意图。
具体实施方式
涉及本发明的详细说明及技术内容，现就配合附图说明如下：
请参阅图1所示，为本发明第一实施例的结构示意图，如图所示，本发明为一种碳化硅半导体元件，包含有一第一半导体层10、一第二半导体层20、一绝缘层30、一栅电极40a、一第一掺杂区域11、一第二掺杂区域12、一第三掺杂区域13。所述第一半导体层10具有一第一导电性，其材质可为碳化硅，所述第一导电性例如可为n型。所述第二半导体层20设置于所述第一半导体层10上，其材质可为碳化硅，具有一介于0.01μm至0.5μm的厚度以及一介于1×1015cm-3至1×1018cm-3之间的杂质浓度。所述绝缘层30设置于所述第二半导体层20上，其材质可为二氧化硅、氮氧化硅、氮化硅、氧化铝及氮化铝…等。所述栅电极40a设置于所述绝缘层30上，其材质可为一高掺杂的n型多晶硅或一高掺杂的p型多晶硅。
所述第一掺杂区域11具有一相对所述第一导电性的第二导电性，例如为p型，所述第一掺杂区域11位于所述第一半导体层10内并沿着所述第二半导体层20分布，所述第一掺杂区域11具有一介于1×1017cm-3至5×1018cm-3之间的杂质浓度，并具有一形成于所述第一半导体层10内的第一掺杂边界111。所述第二掺杂区域12具有一第一导电性，例如为n型，位于所述第一掺杂区域11内并沿着所述第二半导体层20分布，所述第二掺杂区域12具有一介于5×1018cm-3至1×1020cm-3之间的杂质浓度，并具有一形成于所述第一掺杂区域11内的第二掺杂边界121。而所述第三掺杂区域13具有一第二导电性，例如为p型，位于所述第一半导体层10内并沿着所述第二半导体层20分布，且所述第三掺杂区域13与所述第二掺杂区域12相邻并与所述第一掺杂区域11部分重叠，所述第三掺杂区域13具有一介于1×1018cm-3至5×1019cm-3之间的杂质浓度。
在本发明中，所述第一掺杂区域11还包含一通道控制区域112，所述通道控制区域112沿着所述第二半导体层20并介于所述第一掺杂边界111与所述第二掺杂边界121之间，并且，所述通道控制区域112具有一杂质浓度分布，所述杂质浓度分布从所述第一掺杂边界111开始递增，并于所述第一掺杂边界111与所述第二掺杂边界121之间达到一最大值X，而后朝所述第二掺杂边界121递减，如图2所示，为本发明第一实施例通道控制区域的杂质浓度分布示意图，其中，横轴的起点为所述第一掺杂边界111，横轴的终点为所述第二掺杂边界121，纵轴则为杂质浓度NA(cm-3)，于所述第一掺杂边界111与所述第二掺杂边界121之间，所述杂质浓度分布具有所述最大值X。在本发明中，所述杂质浓度分布是指所述第一掺杂区域11内的一平行于表面，且靠近所述表面的平面区域(即图2所指的所述通道控制区域112)上，所述杂质浓度自所述第一掺杂边界111至所述第二掺杂边界121之间的分布。
另外，在第一实施例中，所述第二半导体层20的所述杂质浓度于一厚度方向，还可形成一梯度分布，所述梯度分布可具有一峰值Y，所述峰值Y的位置靠近所述第一半导体层10，如图3所示，为本发明第一实施例第二半导体层20杂质浓度的梯度分布示意图，横轴的起点为所述第二半导体层20靠近所述第一半导体层10的一下表面位置，横轴的终点为所述第二半导体层20靠近所述绝缘层30的一上表面位置，纵轴则为杂质浓度ND(cm-3)，所述峰值Y靠近所述第一半导体层10的所述下表面位置。
请参阅图4所示，为本发明第二实施例的结构示意图，在第二实施例中，相较于第一实施例，其特征在于所述第二半导体层20还可包含多个磊晶层21，所述磊晶层21例如可包含一第一通道层211以及一第二通道层212，所述第一通道层211设置于一第一半导体上，具有所述第一导电性以及一第一杂质浓度，所述第二通道层212设置于所述第一通道层211上并具有一第二杂质浓度，所述第一杂质浓度高于所述第二杂质浓度，且所述第二通道层212可具有所述第一导电性或是所述第二导电性而不限制。
再者，要说明的是，在本发明中，所述碳化硅半导体元件，利用所述第一半导体层10、所述第二半导体层20、所述绝缘层30、所述栅电极40a、所述第一掺杂区域11、所述第二掺杂区域12以及所述第三掺杂区域13之间的结构配置，则可进一步制作成一金属-氧化物-半导体场效晶体管(MOSFET)或是一绝缘栅双极型晶体管(IGBT)，请参阅图5所示，为本发明制作成MOSFET所述通道控制区域112使用不同条件的ID-VG模拟比较示意图，由图中可知，本发明的所述通道控制区域112，于条件2转换成条件1的过程中，经由调整所述杂质浓度分布的设置，使得利用本发明所制作而成的MOSFET，可在提高漏极电流(ID)的同时提高临界电压(VG)，避免元件在操作时产生误开的风险。
请参阅图6A至图6I所示，为本发明一实施例的制造流程示意图，本发明还揭示一种制造碳化硅半导体元件的方法，包含以下步骤：
步骤1：如图6A，提供具有所述第一导电性的所述第一半导体层10。
步骤2：提供一位于所述第一半导体层10上的第一遮罩50，在此进一步说明如下，首先，如图6B，可先提供一第一遮罩层51于所述第一半导体层10上，接着再对所述第一遮罩层51施以一微影工艺形成多个第一镂空55，而于所述第一半导体层10上形成所述第一遮罩50，所述第一遮罩50可具有如图7A的斜侧壁53a或图7B的斜侧壁53b，此处仅为举例说明，本发明的所述第一遮罩50尚可采用如图6B的垂直侧壁。所述斜侧壁53a与所述斜侧壁53b与所述第一半导体层10的一法线N之间各形成一锐角a，所述锐角a为介于2度至45度之间，其中所述斜侧壁53a具有一为正的斜率，所述斜侧壁53b具有一为负的斜率。又或者是如图7C，于提供所述第一遮罩层51后直接再提供一第二遮罩层52于所述第一遮罩层51上，之后再对所述第一遮罩层51与所述第二遮罩层52施以所述微影工艺形成所述第一镂空55而形成所述第一遮罩50，如此，即可于所述第一遮罩50上选择形成如图7C的一阶状侧壁54；所述阶状侧壁54令所述第一遮罩50具有一下层部(第一遮罩层51)以及一宽于所述下层部的上层部(第二遮罩层52)。
步骤3：如图6C所示，通过所述第一遮罩50利用一第一离子布植于所述第一半导体层10形成具有所述第二导电性的所述第一掺杂区域11，所述第一掺杂区域11具有一第一掺杂边界111；在本实施例中，所述第一离子布植所使用的掺质例如可为铝(Aluminum)或硼(Boron)，所述第一离子布植的一射入方向与所述第一半导体层10的所述法线N形成一夹角θ，所述夹角θ介于2度至45度之间，而通过所述第一遮罩50植入所述第一半导体层10。图6C的所述第一掺杂区域11仅为举例示意，实际进行离子布植时，是固定所述第一离子布植的所述射入方向，并让所述第一半导体层10相对所述射入方向旋转，以形成所述第一掺杂区域11。
步骤4：如图6D所示，通过所述第一遮罩50利用一第二离子布植于所述第一掺杂区域11形成具有所述第一导电性的所述第二掺杂区域12，所述第二掺杂区域12具有一第二掺杂边界121，在此实施例中，所述第二离子布植所使用的掺质可为磷(Phosphorus)或氮(Nitrogen)，所述第二离子布植的一射入方向与所述第一半导体层10的所述法线N呈平行，通过所述第一遮罩50植入所述第一掺杂区域11。
步骤5：如图6E所示，通过一第二遮罩60利用一第三离子布植于所述第一半导体层10形成具有所述第二导电性的所述第三掺杂区域13；所述第二遮罩60具有一第二镂空61，所述第三离子布植所使用的掺质可为铝(Aluminum)或硼(Boron)，通过所述第二遮罩60植入所述第一半导体层10形成所述第三掺杂区域13，所述第三掺杂区域13与所述第二掺杂区域12相邻并与所述第一掺杂区域11部分重叠。
步骤6：如图6F所示，于所述第一半导体层10上形成所述第二半导体层20，所述第二半导体层20为利用一磊晶工艺于大于1500℃的温度下形成。
步骤7：如图6G所示，于所述第二半导体层20上形成所述绝缘层30，所述绝缘层30可为使用加热反应或沉积方式，例如热氧化、化学气相沉积(chemical vapor deposition)或原子层沉积(atomic layer deposition，ALD)形成的二氧化硅、氮氧化硅、氮化硅、氧化铝及氮化铝层，并选择使用在含有氧化亚氮、一氧化氮、氮、氩、氨、氢、水、磷化氢或三氯氧磷的气体环境下进行的氧化或沉积后的退火工艺，而形成所述绝缘层30。
步骤8：如图6G所示，于所述绝缘层30上形成一栅电极层40b；所述栅电极层40b为先沉积一栅电极材料，例如为高掺杂浓度的n型多晶硅或高掺杂浓度的p型多晶硅，并对所述栅电极材料施以一微影工艺，再使所述栅电极材料部分氧化而形成。
在本实施例中，要说明的是，由于所述第一离子布植的所述射入方向与所述第一半导体的所述法线N之间形成所述夹角θ，使得所述第一离子于植入所述第一半导体层10后，得以形成一沿着所述第二半导体层20并介于所述第一掺杂边界111与所述第二掺杂边界121之间的通道控制区域112，令所述通道控制区域112具有从所述第一掺杂边界111开始递增，并于所述第一掺杂边界111与所述第二掺杂边界121之间达到所述最大值X，而后朝所述第二掺杂边界121递减的所述杂质浓度分布，藉由最佳化所述第二半导体层20的厚度与浓度梯度分布与所述第一离子布植的植入能量与剂量，可得到一最佳化的所述通道控制区域112的所述杂质浓度分布，而达到如图5所示在降低导通电阻的同时提高临界电压的效果。
并且，在本实施例中，制造碳化硅半导体元件的方法还可包含：
步骤9：提供一钝化层70覆盖所述绝缘层30与所述栅电极层40b，所述钝化层70材料可为四乙基硅氧烷、硼磷硅玻璃、磷硅玻璃、氮氧化硅、氮化硅及富硅氮等，作为金属前介电层(PMD，Pre-Metal Dielectric)。
步骤10：形成一穿过所述钝化层70、所述绝缘层30与所述第二半导体层20的接触窗80，用以形成具有良好欧姆接触(Ohmic contact)特性的源极接触(Source Contact)。
综上所述，由于本发明藉由设置所述通道控制区域具有从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到所述最大值，而后朝所述第二掺杂边界递减的所述杂质浓度分布，令所述碳化硅半导体元件，不仅能改善其导通电阻，提升其漏极电流，且同时能够不牺牲临界电压，避免元件在操作时产生误开的风险。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (31)
1.一种碳化硅半导体元件，其特征在于，包含有：
一具有一第一导电性的第一半导体层；
一设置于所述第一半导体层上的第二半导体层；
一设置于所述第二半导体层上的绝缘层；
一设置于所述绝缘层上的栅电极；
一具有一相对所述第一导电性的第二导电性的第一掺杂区域，所述第一掺杂区域位于所述第一半导体层内并沿着所述第二半导体层，所述第一掺杂区域具有一第一掺杂边界；
一具有一第一导电性的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域内并沿着所述第二半导体层，所述第二掺杂区域具有一第二掺杂边界；以及
一具有一第二导电性的第三掺杂区域，所述第三掺杂区域位于所述第一半导体层内并沿着所述第二半导体层，且所述第三掺杂区域与所述第二掺杂区域相邻并与所述第一掺杂区域部分重叠；
其中，所述第一掺杂区域包含一通道控制区域，所述通道控制区域沿着所述第二半导体层并介于所述第一掺杂边界与所述第二掺杂边界之间；
其中，所述通道控制区域具有一从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布；
其中，所述第二半导体层具有一杂质浓度，所述杂质浓度于一厚度方向形成一梯度分布；
其中，所述梯度分布具有一峰值，所述峰值的位置靠近所述第一半导体层。
2.如权利要求1所述的碳化硅半导体元件，其特征在于，所述通道控制区域从所述第一掺杂边界沿着所述第二半导体层至所述第二掺杂边界，具有一介于0.1μm至1μm之间的长度。
3.如权利要求1所述的碳化硅半导体元件，其特征在于，所述通道控制区域的所述杂质浓度分布介于1×1017cm-3至1×1019cm-3之间。
4.如权利要求1所述的碳化硅半导体元件，其特征在于，所述第二半导体层具有一介于0.01μm至0.5μm的厚度。
5.如权利要求1所述的碳化硅半导体元件，其特征在于，所述第二半导体层的所述杂质浓度介于1×1015cm-3至1×1018cm-3之间。
6.一种碳化硅半导体元件，其特征在于，包含有：
一具有一第一导电性的第一半导体层；
一设置于所述第一半导体层上的第二半导体层；
一设置于所述第二半导体层上的绝缘层；
一设置于所述绝缘层上的栅电极；
一具有一相对所述第一导电性的第二导电性的第一掺杂区域，所述第一掺杂区域位于所述第一半导体层内并沿着所述第二半导体层，所述第一掺杂区域具有一第一掺杂边界；
一具有一第一导电性的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域内并沿着所述第二半导体层，所述第二掺杂区域具有一第二掺杂边界；以及
一具有一第二导电性的第三掺杂区域，所述第三掺杂区域位于所述第一半导体层内并沿着所述第二半导体层，且所述第三掺杂区域与所述第二掺杂区域相邻并与所述第一掺杂区域部分重叠；
其中，所述第一掺杂区域包含一通道控制区域，所述通道控制区域沿着所述第二半导体层并介于所述第一掺杂边界与所述第二掺杂边界之间；
其中，所述通道控制区域具有一从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布；
其中，所述第二半导体层包含多个磊晶层；其中所述第一导电性与一第一杂质浓度而设置于所述第一半导体上的第一通道层以及一具有一第二杂质浓度而设置于所述第一通道层上的第二通道层。
7.如权利要求6所述的碳化硅半导体元件，其特征在于，所述通道控制区域从所述第一掺杂边界沿着所述第二半导体层至所述第二掺杂边界，具有一介于0.1μm至1μm之间的长度。
8.如权利要求6所述的碳化硅半导体元件，其特征在于，所述通道控制区域的所述杂质浓度分布介于1×1017cm-3至1×1019cm-3之间。
9.如权利要求6所述的碳化硅半导体元件，其特征在于，所述第二半导体层具有一介于0.01μm至0.5μm的厚度。
10.如权利要求6所述的碳化硅半导体元件，其特征在于，所述第二半导体层的所述杂质浓度介于1×1015cm-3至1×1018cm-3之间。
11.如权利要求6所述的碳化硅半导体元件，其特征在于，所述第一杂质浓度高于所述第二杂质浓度。
12.如权利要求6所述的碳化硅半导体元件，其特征在于，所述第二通道层具有所述第一导电性。
13.如权利要求6所述的碳化硅半导体元件，其特征在于，所述第二通道层具有所述第二导电性。
14.如权利要求6所述的碳化硅半导体元件，其特征在于，为配置成一金属-氧化物-半导体场效晶体管。
15.如权利要求6所述的碳化硅半导体元件，其特征在于，为配置成一绝缘栅双极性晶体管。
16.如权利要求6所述的碳化硅半导体元件，其特征在于，所述碳化硅半导体元件具有一大于1V的临界电压。
17.一种制造碳化硅半导体元件的方法，其特征在于，包含以下步骤：
步骤1：提供一具有一第一导电性的第一半导体层；
步骤2：提供一位于所述第一半导体层上的第一遮罩；
步骤3：通过所述第一遮罩利用一第一离子布植于所述第一半导体层形成一具有一第二导电性的第一掺杂区域，所述第一掺杂区域具有一第一掺杂边界；
步骤4：通过所述第一遮罩利用一第二离子布植于所述第一掺杂区域形成一具有一第一导电性的第二掺杂区域，所述第二掺杂区域具有一第二掺杂边界；
步骤5：通过一第二遮罩利用一第三离子布植于所述第一半导体层形成一具有一第二导电性的第三掺杂区域；
步骤6：于所述第一半导体层上形成一第二半导体层；
步骤7：于所述第二半导体层上形成一绝缘层；
步骤8：于所述绝缘层上形成一栅电极层；
其中，所述第一离子布植的一射入方向与所述第一半导体层的一法线之间形成一夹角，而形成一沿着所述第二半导体层并介于所述第一掺杂边界与所述第二掺杂边界之间的通道控制区域，所述通道控制区域具有一从所述第一掺杂边界开始递增，并于所述第一掺杂边界与所述第二掺杂边界之间达到一最大值，而后朝所述第二掺杂边界递减的杂质浓度分布。
18.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，在步骤2中还包含：
步骤2A：提供一第一遮罩层于所述第一半导体层上；
步骤2B：对所述第一遮罩层施以一微影工艺而于所述第一半导体层上形成所述第一遮罩。
19.如权利要求18所述的制造碳化硅半导体元件的方法，其特征在于，在步骤2B中还包含：
步骤2a：提供一第二遮罩层于所述第一遮罩层上；
步骤2b：对所述第一遮罩层与所述第二遮罩层施以所述微影工艺形成所述第一遮罩。
20.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，所述夹角介于2度至45度之间。
21.如权利要求第17项所述的制造碳化硅半导体元件的方法，其特征在于所述第一遮罩于所述第一半导体层上包含一斜侧壁。
22.如权利要求21所述的制造碳化硅半导体元件的方法，其特征在于，所述斜侧壁与所述第一半导体层的所述法线之间形成一介于2度至45度之间的锐角。
23.如权利要求21所述的制造碳化硅半导体元件的方法，其特征在于，所述斜侧壁具有一为负的斜率。
24.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，所述第一遮罩于所述第一半导体层上包含一阶状侧壁，令所述第一遮罩具有一下层部以及一宽于所述下层部的上层部。
25.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，在步骤6中利用一磊晶工艺于大于1500℃的温度下形成所述第二半导体层。
26.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，所述绝缘层的材料为选自二氧化硅、氮氧化硅、氮化硅、氧化铝及氮化铝所组成的群组。
27.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，在步骤7中更包含一于选自氧化亚氮、一氧化氮、氮、氩、氨、氢、水、磷化氢及三氯氧磷所组成的群组的气体环境下进行的退火工艺，而形成所述绝缘层。
28.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，在步骤8中还包含：
步骤8A：沉积一栅电极材料；
步骤8B：对所述栅电极材料施以一微影工艺；
步骤8C：使所述栅电极材料部分氧化。
29.如权利要求28所述的制造碳化硅半导体元件的方法，其特征在于，所述栅电极材料包含一高掺杂的n型多晶硅或一高掺杂的p型多晶硅。
30.如权利要求17所述的制造碳化硅半导体元件的方法，其特征在于，更包含：
步骤9：提供一钝化层覆盖所述绝缘层与所述栅电极层；
步骤10：形成一穿过所述钝化层、所述绝缘层与所述第二半导体层的接触窗。
31.如权利要求30所述的制造碳化硅半导体元件的方法，其特征在于，所述钝化层材料为选自四乙基硅氧烷、硼磷硅玻璃、磷硅玻璃、氮氧化硅、氮化硅及富硅氮所组成的群组。
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