KR101735712B1 - 다이아몬드 반도체 장치 및 그 제조 방법 - Google Patents

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마사히코 오구라
다이스케 타케우치
사토시 야마사키
무츠코 하타노
타카유키 이와사키
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Abstract

본 발명은 장치 설계의 자유도를 크게 높이는 동시에 효율적으로 제조 가능한 다이아몬드 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 다이아몬드 반도체 장치는 다이아몬드 기판과 상기 다이아몬드 기판의 {001} 결정면을 갖는 기판면 위에 거의 수직으로 융기하여 배치되는 다이아몬드 단차부와 n형의 인-도핑 다이아몬드 영역 및 다이아몬드 절연 영역을 포함하고, 상기 다이아몬드 단차부는 측면에 {110}의 결정면을 갖는 제1단차부와 측면에 {100}의 결정면을 갖는 제2단차부와 일체로 형성되고, 상기 인-도핑 다이아몬드 영역은 상기 제1단차부의 상기 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성되고, 상기 다이아몬드 절연 영역은 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성된다.

Description

다이아몬드 반도체 장치 및 그 제조 방법{Diamond Semiconductor Device and Method for Manufacturing Same}
본 발명은 다이아몬드 결정의 선택적 성장을 이용한 다이아몬드 반도체 장치 및 그 제조 방법에 관한 것이다.
전기를 효율적으로 이용하기 위해 발전에서 소비에 이르기까지 다단계에 걸친 전력 변환(교류 직류 변환 주파수 변환)이 실시되고 있으며, 다수의 반도체 전원 장치가 이용되고 있다. 이러한 반도체 전원 장치의 전력 손실을 낮추는 것은 에너지 절약을 위한 중요한 열쇠이다.
반도체 재료로 널리 이용되고 있는 실리콘 보다 넓은 밴드 갭(band gap)을 갖는 다이아몬드는 융점, 열전도율, 절연파괴 내구성(dielectric breakdown durability), 캐리어 속도 한계, 경도탄성 상수, 화학적 안정성 및 내방사능성(radiation-proofness)이 높고, 전자장치 재료, 특히 반도체 전원 장치의 재료로서 매우 높은 잠재력을 가지고 있다.
그러나 다이아몬드는 다른 반도체 재료에 대해 행해지고 있는 이온 주입법 등에 의한 불순물 도핑이 어렵고, n형 불순물 도핑 영역의 선택적 형성에 어려움이 있으며, 목적에 맞는 장치 설계를 할 수 없다는 문제점이 있다.
이러한 문제에 대해, 본 발명자들은 결정면이 제어된 다이아몬드 기판에 형성된 단차형상의 바닥 모서리를 기점으로 n형 불순물 도핑 다이아몬드 영역을 결정 성장시킴으로써 n형 불순물이 도핑된 다이아몬드의 선택적 형성에 성공하였으며, 이를 통해 다이아몬드 반도체 장치 실현에 대한 제안을 해왔다(특허 문헌 1 참조).
그러나 반도체 전원 장치를 포함하는 다양한 소자 구성으로 이루어진 전자 장치를 구체적으로 구축하는 방법이 과제로 남아있으며, 장치 설계의 자유도가 보다 높은 다이아몬드 반도체 장치 및 그 제조 방법의 개발이 요구되고 있다. 특히 의도된 위치에 불순물이 도핑된 다이아몬드 영역과 도핑되지 않은 다이아몬드의 절연 영역을 선택적으로 일체형성하고, 이러한 영역에서 소자 분리가 가능한 소자 구조를 구축할 수 있다면 예컨대, 도핑 영역 주변을 절연 영역으로 분리하고, 도핑 영역 주변의 소자 영역만을 채널 길이로 규정된 전계효과 트랜지스터(field effect transistor, FET) 구조를 갖는 다이아몬드 반도체 장치를 실현할 수 있으며, 장치 설계의 자유도를 크게 높이는 동시에 다이아몬드 반도체 장치를 효율적으로 제조할 수 있다.
특허문헌 1: 국제 공개 제2010/001705호 공보
본 발명은 종래의 상기 문제들을 해결하고 다음의 목적을 달성하는 것을 과제로 한다. 즉, 본 발명은 장치 설계의 자유도를 크게 높이는 동시에 효율적으로 제조 가능한 다이아몬드 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 수단은 다음과 같다. 즉,
<1> 다이아몬드 기판과 상기 다이아몬드 기판의 {001} 결정면을 갖는 기판면 위에 거의 수직으로 융기하여 배치되며, 그 융기된 윗면 및 측면과 상기 기판면에서 단차형상을 형성하는 다이아몬드 단차부와 n형의 인-도핑(phosphorus-doped) 다이아몬드 영역 및 다이아몬드 절연 영역을 포함하고, 상기 다이아몬드 단차부는 측면에 {110}의 결정면을 갖는 제1단차부와 측면에 {100}의 결정면을 갖는 제2단차부와 일체로 형성되고, 상기 인-도핑 다이아몬드 영역은 상기 제1단차부의 상기 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성되며, 상기 다이아몬드 절연 영역은 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
<2> 제1단차부가 평면상에서 가늘고 긴 선형으로 형성되고, 제2단차부가 상기 제1단차부를 몸체로 하여 적어도 하나의 단차부 위치에 일체로 형성되는 상기 <1>에 기재된 다이아몬드 반도체 장치.
<3> 선형으로 형성되는 제1단차부의 양측면에 각각 인-도핑 다이아몬드 영역이 형성되는 상기 <2>에 기재된 다이아몬드 반도체 장치.
<4> 제2단차부가 적어도 일부에 평면상에서 상기 제1단차부의 선 방향을 기준으로 좌우측에 위치하는 측면에 각각 {100}의 결정면을 갖는 상기 <2> 내지 <3> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<5> 선형으로 형성되는 제1단차부의 선폭 W가 100 nm - 10μm 인 상기 <2> 내지 <4> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<6> 선형으로 형성되는 제1단차부의 높이 H와 선폭 W의 비율인 H / W가 0.001 - 100 인 상기 <2> 내지 <5> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<7> 다이아몬드 단차부에 p형 불순물 도핑 영역이 형성되는 상기 <1> 내지 <6> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<8> 인-도핑 다이아몬드 영역에서 인의 농도가 1 × 1016cm-3 - 1 × 1021cm- 3 인 상기 <1> 내지 <7> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<9> 제1단차부가 평면상에서 가늘고 긴 선형으로 형성되고, 제2단차부가 상기 제1단차부를 몸체로 하여 적어도 하나의 단차부 위치에 일체로 형성되는 다이아몬드 단차부를 복수로 갖고, 상기 다이아몬드 단차부끼리 상기 제1단차부의 선 방향을 기준으로 좌우 위치에 병설되는 상기 <2> 내지 <8> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<10> 병설되는 다이아몬드 단차부에서 제1단차부 사이의 간격을 상기 제1단차부의 높이 H에 대하여 0.01 배 - 2 배로 하는 상기 <9>에 기재된 다이아몬드 반도체 장치.
<11> 제1단차부의 양측면에 각각 형성된 인-도핑 다이아몬드 영역에 게이트 전극이 각각 형성되고, 상기 제1단차부를 몸체로 하여 그 양단부 위치에 각각 형성되는 2개의 제2단차부 중 하나의 상기 제2단차부에 소스 전극이 형성되고, 다른 제2단차부에 드레인 전극이 형성되는 상기 <7> 내지 <10> 중 어느 하나에 기재된 다이아몬드 반도체 장치.
<12> 상기 <1> 내지 <11> 중 어느 하나에 기재된 다이아몬드 반도체 장치를 제조하는 방법으로서, 다이아몬드 기판에 대해 제1단차부 및 제2단차부가 형성되도록 마스크를 이용해 리소그래피 가공을 실시하여 다이아몬드 단차부를 형성하는 다이아몬드 단차부 형성 공정과 다이아몬드 소스 및 인 소스를 원료 가스로 이용한 CVD를 통해 상기 제1단차부의 단차 형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 기판면을 성장 기반면으로 하여 인-도핑 다이아몬드 영역을 결정 성장시켜 형성하는 동시에 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 다이아몬드 절연 영역을 결정 성장시켜 형성하는 인-도핑 다이아몬드 영역 - 다이아몬드 절연 영역 형성 공정을 포함하는 것을 특징으로 하는 다이아몬드 반도체 장치의 제조 방법.
본 발명에 의하면, 종래 기술의 상기 문제들을 해결할 수 있는 장치 설계의 자유도를 크게 높이는 동시에 효율적으로 제조 가능한 다이아몬드 반도체 장치 및 그 제조 방법을 제공한다.
도 1은 제1실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (1)이다.
도 2는 제1실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (2)이다.
도 3은 제1실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (3)이다.
도 4는 제1실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (4)이다.
도 5a는 게이트 전압의 인가 상황에 따라 변화하는 공핍층(depletion layer)의 확산을 나타내는 도면 (1)이다.
도 5b는 게이트 전압의 인가 상황에 따라 변화하는 공핍층의 확산을 나타내는 도면 (2)이다.
도 5c는 게이트 전압의 인가 상황에 따라 변화하는 공핍층의 확산을 나타내는 도면 (3)이다.
도 5d는 게이트 전압의 인가 상황에 따라 변화하는 공핍층의 확산을 나타내는 도면 (4)이다.
도 6은 제2실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (1)이다.
도 7은 제2실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (2)이다.
도 8은 제2실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (3)이다.
도 9는 제2실시예에 따른 다이아몬드 반도체 장치의 제조 공정을 나타내는 도면 (4)이다.
도 10a는 제3실시예에 따른 다이아몬드 반도체 장치의 단면 구조를 부분적으로 나타내는 설명도이다.
도 10b는 도 10a의 부분 평면도이다.
도 11은 제4실시예에 따른 다이아몬드 반도체 장치의 단면 구조를 부분적으로 나타내는 설명도이다.
도 12는 다양한 게이트 전압에서 드레인 전류 - 드레인 전압의 특성을 나타내는 도면이다.
도 13은 드레인 전압이 - 10V인 경우, 드레인 전류 - 드레인 전압의 특성을 나타내는 도면이다.
(다이아몬드 반도체 장치 및 그 제조 방법)
본 발명의 다이아몬드 반도체 장치는 다이아몬드 기판, 다이아몬드 단차부, n형의 인-도핑 다이아몬드 영역 및 다이아몬드 절연 영역을 포함하고 필요에 따라 다른 구조 부분을 포함한다.
<다이아몬드 기판>
상기 다이아몬드 기판은 다이아몬드 단결정 기판이고, 그 기판 표면이 {001}의 결정면을 갖는다. 이러한 특징을 갖는 기판이면 특별히 제한은 없고, 시판제품 등 공지된 기판으로부터 적절히 선택하여 사용할 수 있다.
<다이아몬드 단차부>
상기 다이아몬드 단차부는 상기 다이아몬드 기판의 {001} 결정면을 갖는 기판면 위에 거의 수직으로 융기하여 배치되고, 그 융기된 윗면 및 측면과 상기 기판면에서 단차형상을 형성한다. 상기 다이아몬드 단차부는 측면에 {110}의 결정면을 갖는 제1단차부와 측면에 {100}의 결정면을 갖는 제2단차부와 일체로 형성되는 것을 특징으로 한다. 이러한 결정면이 다른 2개의 단차부를 가짐으로써, 이들의 측면에 형성되는 상기 인-도핑 다이아몬드 영역과 상기 다이아몬드 절연 영역에서 소자 분리가 가능한 소자 구조를 구축할 수 있다. 즉, 상기 인-도핑 다이아몬드 영역에 기초하여 형성되는 반도체 장치의 통전(power conduction) 영역에 인접하여 상기 다이아몬드 절연 영역이 형성되기 때문에 다른 소자에 전류가 누설되지 않는 개별 소자 장치 설계를 할 수 있다.
상기 다이아몬드 단차부는 상기 다이아몬드 기판에 대해 상기 제1단차부 및 상기 제2단차부가 형성되도록 마스크를 이용한 리소그래피 가공을 실시함으로써 형성된다(다이아몬드 단차부 형성 공정).
즉, 상기 다이아몬드 기판 위에 상기 제1단차부 및 상기 제2단차부가 형성되도록 마스크를 형성한 후, 상기 마스크를 이용하여 리소그래피 가공을 실시함으로써 제조할 수 있다. 이 때, 상기 마스크의 형성은 상기 리소그래피 가공으로 형성되는 상기 제1단차부 및 상기 제2단차부의 측면에 대하여 결정면이 각각 {110}면, {100}면이 되도록 형성 위치를 고려하여 실시한다. 상기 제1단차부의 측면을 {110}면으로 하고, 상기 제2단차부의 측면을 {100}면으로 하기 위해서는 평면상에서 상기 제1단차부의 측면이 연장되는 방향에 대하여 45°기울어진 방향을 따라 상기 제2단차부의 측면을 형성하는 것이 바람직하다.
상기 다이아몬드 단차부로는 특별히 제한은 없지만, n형의 상기 인-도핑 다이아몬드 영역과 p / n 접합을 형성하도록 p형 불순물이 도핑된 p형 불순물 도핑 영역을 갖는 것이 바람직하다.
이 경우, 다이아몬드 소스와 p형 불순물 소스를 원료 가스로 이용한 CVD (Chemical Vapor Deposition)를 통해 표면 측에 p형 불순물 도핑층이 형성된 다이아몬드 기판을 이용하여 이를 리소그래피 가공함으로써 상기 다이아몬드 단차부 중 상기 p형 불순물 도핑 영역을 형성할 수 있다.
상기 p형 불순물은 붕소를 예로 들 수 있고, 상기 p형 불순물 영역에서 붕소 농도는 1 × 1015cm-3 - 1 × 1018cm-3이 바람직하다.
상기 다이아몬드 단차부의 형상으로는 상기 제1단차부와 상기 제2단차부를 갖는 한 특별히 제한은 없지만, 예를 들면, 상기 제1단차부가 평면상에서 가늘고 긴 선형으로 형성되고, 상기 제2단차부가 상기 제1단차부를 몸체로 하여 적어도 하나의 단부 위치에 일체로 형성되는 모양을 적절한 예로 들 수 있다.
상기 선형으로 형성되는 제1단차부의 선폭 W로는 100 nm - 10 μm가 바람직하다. 상기 선폭이 100 nm 미만이면 리소그래피로 패턴을 형성할 수 없고, 10 μm를 초과하면 100 볼트 이하의 유효한 전압에서 반도체 장치를 오프 상태가 되도록 할 수 없다.
또한, 상기 선형으로 형성되는 제1단차부의 높이 H와 선폭 W의 비율인 H / W는 0.001 - 100이 바람직하다. 상기 H / W가 0.001 미만이면 제1단차부의 높이 H를 제어하여 형성할 수 없고, 100을 초과하면 단차를 형성할 수 없다.
상기 바람직한 형상에 대해, 소자 분리를 적절하게 실시할 목적으로 상기 제2단차부는 적어도 일부에 평면상에서 상기 제1단차부의 선 방향을 기준으로 좌우측에 위치하는 측면에 각각 {100}의 결정면을 갖는 것이 보다 바람직하다.
또한, 상기 바람직한 형상에 대하여 상기 다이아몬드 단차부는 더 실용적인 반도체 장치를 형성할 목적으로 상기 다이아몬드 기판 위에 복수 배치되어 있어도 좋고, 이 경우, 상기 다이아몬드 단차부끼리 상기 제1단차부의 선 방향을 기준으로 좌우 위치에 병설되는 것이 바람직하다.
또한, 병설되는 상기 다이아몬드 단차부에 있어서, 상기 제1단차부 사이의 간격은 상기 제1단차부의 높이 H에 대하여 0.01배 - 2배 정도가 바람직하다. 상기 간격이 0.01배 보다 작으면 단차부를 갖는 깊은 홈을 제어하여 형성할 수 없고, 2배 보다 크면 홈 부분을 인-도핑 다이아몬드 층으로 채울 수 없다.
<인-도핑 다이아몬드 영역 및 다이아몬드 절연 영역>
상기 인-도핑 다이아몬드 영역은 상기 제1단차부의 상기 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성된다. 또한, 상기 다이아몬드 절연 영역은 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성된다.
다이아몬드의 결정 성장 영역은 다이아몬드 소스 및 인 소스를 원료 가스로 이용한 CVD를 통해 상기 제1단차부의 상기 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 상기 인-도핑 다이아몬드 영역을 결정 성장시켜 형성하는 동시에 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 상기 다이아몬드 절연 영역을 결정 성장시켜 형성한다(인-도핑 다이아몬드 영역 - 다이아몬드 절연 영역 형성 공정).
상기 다이아몬드 단차부의 제1단차부를 선형으로 형성하는 경우, 상기 인-도핑 다이아몬드 영역 - 다이아몬드 절연 영역 형성 공정에 의해 상기 제1단차부의 양측면에 상기 인-도핑 다이아몬드 영역을 형성할 수 있다.
또한, 상기 제2단차부에 상기 제1단차부의 선 방향을 기준으로 좌우측에 위치하는 측면에 각각 {100}의 결정면이 형성되는 경우, 상기 인-도핑 다이아몬드 영역 - 다이아몬드 절연 영역 형성 공정에 의해 이들 결정면에 상기 다이아몬드 절연 영역을 형성할 수 있다.
상기 인-도핑 다이아몬드 영역의 인 농도는 특별히 제한되지 않지만, 1 × 1016cm-3 - 1 × 1021cm-3이 바람직하고, 5 × 1016cm-3 - 5 × 1020cm-3이 보다 바람직하다. 인 농도가 1 × 1016cm-3 미만이면 인-도핑 다이아몬드 영역이 다이아몬드 절연 영역과 같은 절연층이 될 수 있고, 1 × 1021cm- 3를 초과하는 경우, 인-도핑 다이아몬드 영역의 결정성 열화에 의해 반도체 장치의 성능을 저하시킬 수 있다.
상기 기타 구조 부분으로는 특별히 제한은 없고, 구축하는 반도체 장치의 설계 목적에 따라 적절하게 선택할 수 있으며, 예를 들어, 전극, p+ 콘택트 영역 등이 있다.
상기 전극은 구축하는 반도체 장치에 따라 형성된다. 접합형 전계효과 트랜지스터를 제작하는 경우에는 게이트 전극, 소스 전극, 드레인 전극이 형성된다.
즉, 상기 접합형 전계효과 트랜지스터를 제작하는 경우, 상기 제1단차부의 양측면에 각각 형성된 상기 인-도핑 다이아몬드 영역에 상기 게이트 전극이 각각 형성되고, 상기 제2단차부가 상기 제1단차부를 몸체로 하여 그 양단부 위치에 각각 형성되는 2개의 상기 제2단차부 중 하나의 상기 제2단차부에 상기 소스 전극이 형성되고 다른 상기 제2단차부에 상기 드레인 전극이 형성된다.
또한, 상기 p+ 콘택트 영역은 금속과의 접촉 저항을 작게 할 목적으로 배치되며, 상기 제2단차부에 형성된 후, 상기 p+ 콘택트 영역과 접촉하도록 각종 금속 전극이 형성된다. p+ 콘택트 영역에 도핑된 붕소 농도는 1 × 1019cm-3 - 1 × 1022cm-3 정도가 바람직하다.
<제1실시예>
본 발명의 상기 다이아몬드 반도체 장치의 실시 형태의 예를 아래에서 설명한다.
먼저, 도 1 내지 도 4를 참조하여, 상기 다이아몬드 반도체 장치의 제1실시 예에 대하여 그 제조 공정과 함께 설명한다. 제1실시예에 따른 다이아몬드 반도체 장치는 평면형의 접합형 전계효과 트랜지스터를 구성한다. 또한, 각 도면에서 왼쪽은 평면을 나타내고 오른쪽은 단면을 나타낸다.
먼저, 기판면이 {001}의 결정면을 갖는 다이아몬드 기판 1을 준비하고, 이 기판면 위에 다이아몬드 소스와 p형 불순물 소스를 원료 가스로 이용한 CVD를 통해 p형 불순물이 도핑된 p형 다이아몬드 층 2를 형성한다(도 1 참조).
이어서, 마스크를 이용한 리소그래피 가공을 통해 다이아몬드 기판 1 및 p형 다이아몬드 층 2가 다이아몬드 단차부 2'를 갖도록 에칭한다(도 2 참조). 이 때, 다이아몬드 단차부 2'에는 측면의 결정면이 {110}에서 가늘고 긴 선형으로 형성되는 제1단차부 3과 상기 제1단차부 3을 몸체로 하여 그 양단부 위치 측면의 결정면이 {100}인 제2단차부 4a, 4b가 형성된다. 제1단차부 3의 {110}면은 다이아몬드 기판 1 <110> 방향의 결정 방위에 따라 측면을 형성함으로써 형성된다. 또한, 제2단차부 4a, 4b에 있어서 {100}면은 제1단차부 3의 측면이 연장되는 방향에 대하여 45°기울어진 방향을 따라 측면을 형성함으로써 형성되고, 제2단차부 4a, 4b 각각은 그 측면에 4개의 {100}면을 갖는다. 또한, 선형으로 형성되는 제1단차부 3의 선 폭, 높이는 각각 도 2의 부호 W, H로 표시된다.
이어서, 다이아몬드 소스와 인 소스를 원료로 이용한 CVD를 통해 제1단차부 3의 단차형상의 바닥 모서리를 기점으로 제1단차부 측면({110}면) 및 다이아몬드 기판 1의 기판면을 성장 기반면으로 하여 인-도핑 다이아몬드 영역 5a, 5b를 결정 성장시켜 형성하는 동시에 제2단차부 4a, 4b의 측면({100}면) 및 다이아몬드 기판 1의 기판면을 성장 기반면으로 하여 다이아몬드 절연 영역 6a , 6b를 형성한다(도 3 참조). 이 때 다이아몬드 기판 1의 기판면 자체에는 다이아몬드의 결정 성장이 보이지 않고, 또한 제2단차부 4a, 4b 측면에 형성되는 다이아몬드 절연 영역 6a, 6b에는 인이 대부분 도핑되지 않아 절연 영역으로 간주할 수 있다. 따라서 다이아몬드 단차부 2'의 형상에 기초하여 제1단차부 3의 측면에만 인-도핑 다이아몬드 영역 5a, 5b를 선택 형성하고, 제2단차부 4a, 4b의 측면에만 다이아몬드 절연 영역 6a, 6b를 선택 형성할 수 있다.
마지막으로, 제2단차부 4a 위에 소스 전극 8, 제2단차부 4b 위에 드레인 전극 9를 형성하고, 인-도핑 다이아몬드 영역 5a, 5b 위에 각각 게이트 전극 7a, 7b를 형성한다. 이를 통해 제1실시예에 따른 다이아몬드 반도체 장치 10을 제조한다(도 4 참조).
평면형의 접합형 전계효과 트랜지스터로 구성된 다이아몬드 반도체 장치 10의 작동을 도 5a 내지 도 5d를 이용하여 설명한다. 도 5a 내지 도 5d는 게이트 전압의 인가 상황에 따라 변화하는 공핍층의 확대를 나타내는 도면으로 도 5a 내지 도 5d로 진행됨에 따라 게이트 전압을 증가시킨 모습을 나타낸다. 게이트 전압을 인가하지 않은 상태(도 5a 참조)에서 게이트 전압을 인가하기 시작하면 제1단차부 3의 p형 다이아몬드 영역(채널 영역)에 공핍층 D가 생긴다(도 5b 참조). 이 공핍층 D는 게이트 전압을 증가시키면 크게 확대되어(도 5c 참조), 최종적으로는 p형 다이아몬드 영역 전체에 대하여 지배적으로 확산된다(도 5d 참조). 이에 따라 다이아몬드 반도체 장치 10을 소스-드레인 사이에 흐르는 드레인 전류가 공핍층 D에 의해 제어된 소자로 기능하도록 할 수 있다
이 다이아몬드 반도체 장치 10에 있어서 다이아몬드 절연 영역 6a, 6b의 존재에 의해 드레인 전류가 다른 소자에 누설되지 않고 확실하게 소자 분리를 할 수 있으며, 소스 - 드레인 사이에 형성되는 채널 길이를 다이아몬드 절연 영역 6a, 6b의 배설 위치에서 확실하게 규정할 수 있다.
<제2실시예>
그 다음으로 먼저 도 6 내지 도 9를 참조하여, 상기 다이아몬드 반도체 장치의 제2실시예에 대하여 그 제조 공정과 함께 설명한다. 제2실시예에 따른 다이아몬드 반도체 장치는 제1실시예에 따른 다이아몬드 반도체 장치에 p+ 콘택트 영역을 추가형성하는 것이다. 또한, 각 도면에서 왼쪽은 평면을 나타내고 오른쪽은 단면을 나타낸다.
먼저, 기판면이 {001}의 결정면을 갖는 다이아몬드 기판 11을 준비하고, 이 기판면 위에 다이아몬드 소스와 p형 불순물 소스를 원료 가스로 이용한 CVD를 통해 p형 불순물이 도핑된 p형 다이아몬드 층 12a와 p형 불순물이 고농도로 도핑된 p+ 다이아몬드 층 12b를 형성한다(도 6 참조).
이어서, 마스크를 이용한 리소그래피 가공을 통해 다이아몬드 기판 11 및 p 형 다이아몬드 층 12a가 다이아몬드 단차부 12a'를 갖도록 에칭한다(도 7 참조). 이 때, 다이아몬드 단차부 12a'에는 측면의 결정면 {110}에서 가늘고 긴 선형으로 형성되는 제1단차부 13과 상기 제1단차부 13을 몸체로 하여 그 양단부 위치 측면의 결정면이 {100}인 제2단차부 14a, 14b가 형성된다. 또한, 제2단차부 14a, 14b 위에 p+ 다이아몬드 층 12b가 리소그래피 가공된 p+ 콘택트 영역 12b', 12b''가 형성된다.
이어서, 다이아몬드 소스와 인 소스를 원료로 이용한 CVD를 통해 제1단차부 13의 단차형상의 바닥 모서리를 기점으로 제1단차부 측면({110}면) 및 다이아몬드 기판 11의 기판면을 성장 기반면으로 하여 인-도핑 다이아몬드 영역 15a, 15b를 결정 성장시켜 형성하는 동시에 제2단차부 14a, 14b의 측면({100}면) 및 다이아몬드 기판 11의 기판면을 성장 기반면으로 하여 다이아몬드 절연 영역 16a , 16b를 형성한다(도 8 참조).
마지막으로, p+ 콘택트 영역 12b' 위에 소스 전극 18, p+ 콘택트 영역 12b' 위에 드레인 전극 19를 형성하고, 인-도핑 다이아몬드 영역 15a, 15b 위에 각각 게이트 전극 17a, 17b를 형성한다. 이를 통해 제2실시예에 따른 다이아몬드 반도체 장치 20을 제조한다(도 9 참조).
제2실시예에 따른 다이아몬드 반도체 장치 20에서는 p+ 콘택트 영역 12b', 12b''를 가지고 있기 때문에 금속 전극과의 접촉 저항을 작게 할 수 있다. 그 외에는 제1실시예에 따른 다이아몬드 반도체 장치 10과 동일하므로 설명을 생략한다.
또한, 본 발명의 상기 다이아몬드 반도체 장치의 응용 분야로는 이러한 평면형의 전계 효과 반도체 장치의 예에 한정되지 않고, 여러 가지의 소자 구성을 갖는 반도체 장치를 예로 들 수 있다.
<제3실시예>
또한, 본 발명의 상기 다이아몬드 반도체 장치는 평면형 장치 구성뿐만 아니라 세로형으로도 장치를 구성할 수 있다.
세로형 장치 구성을 갖는 반도체 장치의 일례로서 세로 접합형 전계효과 트랜지스터를 구성하는 제3실시예에 따른 다이아몬드 반도체 장치를 도 10 (a), (b)를 참조하여 설명한다. 도 10a는 제3실시예에 따른 다이아몬드 반도체 장치의 단면 구조를 부분적으로 나타내는 설명도이고, 도 10b는 그 부분 평면도이다.
제3실시예에 따른 다이아몬드 반도체 장치 30은 도 10a, b에 표시된 바와 같이, 다이아몬드 기판 21, p형 반도체 층 22, 상기 p형 반도체 층 22에 형성되는 다이아몬드 단차부 22', 다이아몬드 단차부 22'의 제1단차부 23의 측면에 형성되는 인-도핑 다이아몬드 영역 25, 제2단차부 24의 측면에 형성되는 다이아몬드 절연 영역 26, 인-도핑 다이아몬드 영역 25 위에 형성되는 게이트 전극 27, 제2단차부 24 위에 형성되는 소스 전극 28, 다이아몬드 기판 21의 p 형 반도체 층 22가 형성되는 면과 반대쪽 면에 형성되는 드레인 전극 29로 구성된다.
더욱이 여기에서는 다이아몬드 단차부 22'가 복수로 배치되어 상기 다이아몬드 단차부 22'끼리 제1단차부 23의 선 방향을 기준으로 좌우 위치에 병설된다. 또한, 제2단차부 24는 선 형상의 제1단차부 23의 한쪽 단부에 형성된다. 제1단차부 23 사이의 간격은 도 10 b에서 부호 S로 표시된다.
다이아몬드 반도체 장치 30의 기본 구조는 다이아몬드 기판 21과 p형 반도체 층 22에 형성되는 기초를 다이아몬드 기판 21'로 취급하여, 제1실시예에 따른 다이아몬드 반도체 장치 10과 대략 동일한 방법으로 제조할 수 있다. 또한, 각종 전극의 배설도 종래의 공지된 제조 방법을 통해 형성할 수 있다.
이와 같이 구성된 세로형의 접합형 전계효과 트랜지스터의 제3실시예에 따른 다이아몬드 반도체 장치 30은 도 10a의 화살표로 표시되는 것과 같이 채널이 형성되고, 제1실시예에 따른 다이아몬드 반도체 장치 10과 같은 동작 원리로 작동시킬 수 있다.
<제4실시예>
세로형 장치 구성의 다른 예로서, 세로형 MOSFET를 구성하는 제4실시예에 따른 다이아몬드 반도체 장치를 도 11을 참조하여 설명한다. 도 11은 제4실시예에 따른 다이아몬드 반도체 장치의 단면 구조를 부분적으로 나타내는 설명도이다.
제4실시예에 따른 다이아몬드 반도체 장치 40은 도 11에 표시되는 바와 같이, 다이아몬드 기판 31, p형 반도체 층 32, 상기 p형 반도체 층 32에 형성된 다이아몬드 단차부 32', 다이아몬드 단차부 32'의 제1단차부의 측면에 형성된 인-도핑 다이아몬드 영역 35 및 제2단차부의 측면에 형성된 다이아몬드 절연 영역(도시 생략)을 포함한다. 인-도핑 다이아몬드 영역 35의 형성 영역 근방에는 실시예 1과 동일한 방법으로 인-도핑 다이아몬드 영역 35를 일단 형성한 후, 그 일부를 에칭함으로써 부분적으로 제거하고, 상기 제거부에 대해 CVD 가공하여 형성한 다이아몬드 p+ 영역 41이 배치된다.
이 상태에서 p+ 영역 41의 일부와 인-도핑 다이아몬드 영역 35와 다이아몬드 단차부 32' 위에 게이트 절연막 37a를 끼워 게이트 전극 37b가 형성되는 동시에 p+ 영역 41의 개방된 영역 위에 소스 전극 38이 형성된다. 또한, 다이아몬드 기판 31의 p형 반도체 층 32가 형성되는 면과 반대쪽 면에는 드레인 전극 39가 형성된다. 이렇게 하여 세로형 MOSFET 구조를 갖는 제4실시예에 따른 다이아몬드 반도체 장치 40을 구성할 수 있다.
다이아몬드 반도체 장치 40에서는 게이트 전극 37b에 음의 전압을 가하면 게이트 절연막 37a의 계면 근방에서 n형의 인-도핑 다이아몬드 영역 35에 홀에 의한 채널 반전층이 형성된다. 이 상태에서 드레인 전극 39에 음의 전압을 인가함으로써, 소스 전극 38로부터 드레인 전극 39에 홀이 움직이고, 전류가 흐른다. 이를 제어함으로써 소자 동작이 실행된다.
실시예
실시예에 따른 다이아몬드 반도체 장치를 다음과 같이 제조하였다. 여기에서는 도 4에 표시되는 평면형의 접합형 전계효과 트랜지스터를 제조하는 것으로 한다.
먼저, 표면이 {001}면을 갖는 다이아몬드 단결정 기판 1을 준비하고, 이 기판 1에 마이크로파 플라즈마 CVD 장치를 사용하여 H2 : 400sccm (Standard Cubic Centimeter per Minute), CH4 : 2. 4sccm, B2H6 / H2 가스 = 100ppm : 0.24sccm 압력 : 25Torr (1Torr = 133.322Pa) 마이크로파 파워 : 750W, 기판 히터 온도 : 800 ℃, 성장시간 3시간의 조건에서 붕소 도핑 다이아몬드의 합성을 실시하여 약 700nm 정도의 두께의 붕소 도핑 p형 다이아몬드 층 2를 형성하였다(도 1 참조).
이어서, 전자선 그래피법 및 리프트 오프법에 의해 {001}면 다이아몬드 단결정 기판 1의 표면 일부에 도 2에 표시되는 다이아몬드 단차부 2'와 평면 형상이 같은 모양의 Au / Ti 박막 마스크(Au300nm / Ti10nm)를 형성했다. 마스크의 배치는 뒤에 형성하는 다이아몬드 단차부 2'의 제1단차부 3의 측면이 {110}면, 제2단차부 4a, 4b의 각 측면이 {100}면이 되도록 하였다.
이 상태에서 유도 결합 플라즈마 에칭 장치를 통해 마스크를 이용한 이방성 에칭을 실시하였다. 에칭 가스 조건은 O2 : 95sccm, CF4 : 2sccm, RF 파워 : 300W, 바이어스 : 50W, 압력 : 2Pa이며, 에칭 깊이는 1.4μm이다. 그 다음, 열 왕수 처리 (HNO3 : HCl = 1 : 3,80℃), 황산 가수(sulfuric acid hydrolysis) (H2SO4 : H2O2 : H20 = 3 : 1 : 1,120 ℃) 처리 및 열 혼산(hot mixed acid) (HNO3 : H2SO4 = 1 : 3 240℃)을 처리하여, Au / Ti 마스크를 제거하였다. 이를 통해 도 2에 표시되는 바와 같이, 측면이 {110}의 결정면을 갖는 제1단차부 3과 측면이 {100}의 결정면을 갖는 제2단차부 4a, 4b가 일체로 형성된 다이아몬드 단차부 2'를 형성했다. 이 때, 제1단차부 3의 선 폭을 0.5μm로, 높이를 1.4μm로 하였다.
다이아몬드 단차부 2'가 형성된 기판 1에 대해 인-도핑 다이아몬드 영역 5a, 5b, 다이아몬드 절연 영역 6a, 6b를 형성했다. 형성은 마이크로파 플라즈마 CVD 장치를 사용하여 H2 : 398sccm, CH4 : 0.2sccm, PH3 : 0.1sccm, 압력 : 75Torr, 마이크로파 파워 : 750W, 기판 히터 온도 : 800℃, 성장시간 2시간의 조건으로 실시하였다. 이를 통해 도 3에 표시되는 바와 같이, 인-도핑 다이아몬드 영역 5a, 5b가 제1단차부 3의 단차형상의 바닥 모서리를 기점으로 제1단차부 3의 측면 및 기판 1의 기판면을 성장 기반면으로 하여 <111> 방향으로 성장되어 형성되고, 다이아몬드 절연 영역 6a, 6b가 제2단차부 4a, 4b의 측면 및 기판 1의 기판면을 성장 기반면으로 하여 성장되어 형성된다. 이 때, 다이아몬드 절연 영역 6a, 6b에는 인이 대부분 도핑되지 않아 절연 영역으로 간주할 수 있다. 또한, 다이아몬드 단차부 2'의 측면과 근접하지 않은 기판 1 위(결정면 {001})에는 다이아몬드가 결정 성장하지 않는다. 이를 통해 인-도핑 다이아몬드 영역 5a, 5b 및 다이아몬드 절연 영역 6a, 6b를 선택적으로 성장시키는 것이 가능해진다.
선택 성장된 인-도핑 다이아몬드 영역 5a, 5b의 인 농도는 SIMS(Secondary Ion Mass Spectroscopy) 측정에서 8 × 1019cm-3 정도가 되었다.
이어서, Ti (30nm) / Pt (30nm) / Au (100nm)의 게이트 전극 7a, 7b / 소스 전극 8 / 드레인 전극 9를 도 4와 같이 증착(vapor-deposited)하고 실시예에 따른 접합형 전계효과 트랜지스터를 제조하였다. 이 접합형 전계효과 트랜지스터의 전기 전도성을 측정하기 위해 게이트 전압을 -15V에서 10V, 소스 - 드레인 사이의 전압을 0V에서 -10V까지 변화시켜 특성을 평가했다. 도 12는 다양한 게이트 전압에 따른 드레인 전류 - 드레인 전압 특성을 나타내고, 도 13은 드레인 전압이 -10V인 경우 드레인 전류 - 게이트의 전압 특성을 나타낸다. 도 12 및 13에 나타낸 바와 같이, 실시예에 따른 접합형 전계효과 트랜지스터는 명료한 트랜지스터 특성을 나타내며, 누설 전류는 10-15A 정도이고, ON / OFF 비율은 7 자리 정도였다.
1, 11, 21, 21', 31, 31' 다이아몬드 기판
2, 12a p형 다이아몬드 층
2', 12a', 22', 32' 다이아몬드 단차부
3, 13, 23: 제1단차부
4a, 4b, 14a, 14b, 24 제2단차부
5a, 5b, 15a, 15b, 25, 35 인-도핑 다이아몬드 영역
6a, 6b, 16a, 16b, 26 다이아몬드 절연 영역
7a, 7b, 17a, 17b, 27, 37b 게이트 전극
8, 18, 28, 38 소스 전극
9, 19, 29, 39 드레인 전극
10, 20, 30, 40 다이아몬드 반도체 장치
12b p+ 다이아몬드 층
12b', 12b'' p+ 콘택트 영역
22,32 p 형 반도체 층
37a 게이트 절연막
41 p+ 영역
W 선폭
H 높이
D 공핍층
S 간격

Claims (12)

  1. 다이아몬드 기판과 상기 다이아몬드 기판의 {001} 결정면을 갖는 기판면 위에 수직으로 융기하여 배치되며 그 융기된 윗면 및 측면과 상기 기판면에서 단차형상을 형성하는 다이아몬드 단차부와 n형의 인-도핑(phosphorus-doped) 다이아몬드 영역 및 다이아몬드 절연 영역을 포함하고,
    상기 다이아몬드 단차부는 측면에 {110}의 결정면을 갖는 제1단차부와 측면에 {100}의 결정면을 갖는 제2단차부와 일체로 형성되고,
    상기 인-도핑 다이아몬드 영역은 상기 제1단차부의 상기 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성되며,
    상기 다이아몬드 절연 영역은 상기 제2단차부의 각각의 모든 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 결정 성장시켜 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1단차부가 평면상에서 가늘고 긴 선형으로 형성되고, 제2단차부가 상기 제1단차부를 몸체로 하여 적어도 하나의 단부 위치에 일체로 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  3. 제 2 항에 있어서, 상기 선형으로 형성되는 제1단차부의 양 측면에 각각 인-도핑 다이아몬드 영역이 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  4. 제 2 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 다이아몬드 반도체 장치에서 제2단차부가 적어도 일부에 평면상으로 상기 제1단차부의 선 방향을 기준으로 좌우측에 위치하는 측면의 각각에 {100}의 결정면을 갖는 것을 특징으로 하는 다이아몬드 반도체 장치.
  5. 제 2 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 선형으로 형성되는 제1단차부의 선폭 W는 100 nm 내지 10 μm인 것을 특징으로 다이아몬드 반도체 장치.
  6. 제 2 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 선형으로 형성되는 제1단차부의 높이 H와 선폭 W의 비율인 H / W는 0.001 내지 100 인 것을 특징으로 하는 다이아몬드 반도체 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 다이아몬드 반도체 장치의 다이아몬드 단차부에 p형 불순물 도핑 영역이 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 다이아몬드 반도체 장치의 인-도핑 다이아몬드 영역에서 인 농도는 1 × 1016cm-3 내지 1 × 1021cm-3 인 것을 특징으로 하는 다이아몬드 반도체 장치.
  9. 제 2 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 다이아몬드 반도체 장치에서 제1단차부가 평면상에서 가늘고 긴 선형으로 형성되고, 제2단차부가 상기 제1단차부를 몸체로 하여 적어도 하나의 단부 위치에 일체로 형성되는 다이아몬드 단차부를 복수로 포함하고, 상기 다이아몬드 단차부끼리 상기 제1단차부의 선 방향을 기준으로 하여 좌우 위치에 병설되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  10. 제 9 항에 있어서, 상기 병설되는 다이아몬드 단차부에서 제1단차부 사이의 간격은 상기 제1단차부의 높이 H에 대하여 0.01배 내지 2배로 하는 것을 특징으로 하는 다이아몬드 반도체 장치.
  11. 제 7 항에 있어서, 상기 다이아몬드 반도체 장치에서 제1단차부의 양측면에 각각 형성된 인-도핑 다이아몬드 영역에 게이트 전극이 각각 형성되고, 상기 제1단차부를 몸체로 하여 그 양단부 위치에 각각 형성되는 2개의 제2단차부 중 하나의 상기 제2단차부에 소스 전극이 형성되고, 다른 제2단차부에 드레인 전극이 형성되는 것을 특징으로 하는 다이아몬드 반도체 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항의 다이아몬드 반도체 장치를 제조하는 방법으로서,
    다이아몬드 기판에 제1단차부 및 제2단차부가 형성되도록 마스크를 이용한 리소그래피 가공을 실시하여 다이아몬드 단차부를 형성하는 다이아몬드 단차부 형성 공정; 및
    다이아몬드 소스 및 인 소스를 원료 가스로 이용한 CVD를 통해, 상기 제1단차부의 단차형상의 바닥 모서리를 기점으로 상기 제1단차부의 측면 및 상기 다이아몬드 기판의 기판면을 성장 기반면으로 하여 인-도핑 다이아몬드 영역을 결정 성장시켜 형성하는 동시에 상기 제2단차부의 측면 및 상기 다이아몬드 기판의 상기 기판면을 성장 기반면으로 하여 다이아몬드 절연 영역을 결정 성장시켜 형성한 인-도핑 다이아몬드 영역 - 다이아몬드 절연 영역 형성 공정을 포함하는 것을 특징으로 하는 다이아몬드 반도체 장치의 제조 방법.
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