JP2004193578A - ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 - Google Patents

ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 Download PDF

Info

Publication number
JP2004193578A
JP2004193578A JP2003381247A JP2003381247A JP2004193578A JP 2004193578 A JP2004193578 A JP 2004193578A JP 2003381247 A JP2003381247 A JP 2003381247A JP 2003381247 A JP2003381247 A JP 2003381247A JP 2004193578 A JP2004193578 A JP 2004193578A
Authority
JP
Japan
Prior art keywords
sic
layer
misfet
concentration
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003381247A
Other languages
English (en)
Other versions
JP3637052B2 (ja
Inventor
Kunimasa Takahashi
邦方 高橋
Osamu Kusumoto
修 楠本
Makoto Kitahata
真 北畠
Masao Uchida
正雄 内田
Masaya Yamashita
賢哉 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003381247A priority Critical patent/JP3637052B2/ja
Publication of JP2004193578A publication Critical patent/JP2004193578A/ja
Application granted granted Critical
Publication of JP3637052B2 publication Critical patent/JP3637052B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 高い電流密度のドレイン電流を流すことが可能で、ノーマリーオフの蓄積型ＳｉＣ−ＭＩＳＦＥＴを提供する。
【解決手段】 蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１、ｎ型ドリフト層２ｃ、ｐ型のウェル領域３、ｎ型のソース領域４、ｎ型不純物を含み蓄積型チャネル層となるＳｉＣチャネル層５、ｐ型の高濃度コンタクト層９、ゲート絶縁膜６、ゲート電極１３などを備えている。そして、ｎ型ドリフト層２ｃの上面部にｐ型不純物イオンを部分的に注入して形成され、ウェル領域３よりも高濃度の同導電型不純物を含む部分高濃度注入層７Ａが設けられている。
【選択図】 図１

Description

本発明は、ＳｉＣ体を用いて設けられるＳｉＣ−ＭＩＳＦＥＴ、特に蓄積型のＳｉＣ−ＭＩＳＦＥＴ及びその製造方法に関する。
炭化珪素（ＳｉＣ）は、ＳｉとＣとが組成比で１：１で結合してなる構造を有し、Ｓｉに比べて高硬度で薬品にも犯されにくく、バンドギャップが大きいワイドバンドギャップ半導体材料である。ＳｉＣは、他のワイドバンドギャップ半導体材料と比べても高い耐絶縁破壊性を有するので、低損失なパワーデバイスへの適用が期待されている。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ，４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的なＳｉＣ−ＭＩＳＦＥＴを作製するために一般的に使用されているのが６Ｈ−ＳｉＣ及び４Ｈ−ＳｉＣである。そして、ｃ軸の結晶軸に対し垂直な（ 0 0 0 1）面にほぼ一致する面を主面とする基板が広く用いられる。
ＳｉＣ半導体素子は、ＳｉＣ基板上に形成されたエピタキシャル成長層を活性領域とし、この活性領域にその種類に応じて必要な領域を設けることにより形成されるものである。半導体素子の中でも、ＦＥＴの場合には、ソース・ドレイン領域及びゲート領域が設けられる。特に、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴであるＳｉＣ−ＭＩＳＦＥＴの中では、ゲート絶縁膜として熱酸化によって形成される酸化膜を用いたＭＯＳ（金属／酸化膜／半導体）型のＭＯＳＦＥＴが一般的に広く知られている。
Ｓｉ層の上には、熱酸化によって良好なゲート絶縁膜となるシリコン酸化膜が形成される。しかしながら、ＳｉＣ層の場合には、Ｓｉに加えてＣが存在することから、通常の熱酸化では良好な酸化膜が形成することが非常に困難である。すなわち、ＳｉＣ層の上に形成されたシリコン酸化膜中にＣが存在するために、Ｓｉ層−酸化膜間の界面付近の領域において、固定電荷によってキャリアをトラップする界面準位が形成されてしまう。このために、反転型ＭＩＳＦＥＴでは、電流の流れるチャネル層となる反転層において、非常に低いキャリアのチャネル移動度しか実現せず、ＳｉＣ−ＭＩＳＦＥＴにおいて大電流を流すことは非常に困難である。この問題を解決するために、パワーＳｉＣ−ＭＩＳＦＥＴでは、ソース・ドレイン領域と同じ導電型の不純物を含む蓄積型のチャネル層を設ける構造が一般的である。このようなＭＩＳＦＥＴは、蓄積型（アキミュレーション型）ＳｉＣ−ＭＩＳＦＥＴ（ＳｉＣ−ＡＣＣＵＦＥＴ）と呼ばれている。
図９は、従来の一般的な蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。同図に示すように、一般的な蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１０１と、ＳｉＣ基板１０１の主面上に、エピタキシャル成長された第１のエピタキシャル成長層１０２ａと、第１のエピタキシャル層１０２ａの上にエピタキシャル成長された第２のエピタキシャル成長層１０２ｂとを備えている。第１のエピタキシャル成長層１０２ａは、ＳｉＣ基板１０１の主面上に形成されたｎ型の不純物（ドーパント）を含むｎ型本体部１０２ｃと、ｎ型本体部１０２ｃ内にｐ型不純物イオンを注入して形成されたｐ型のウェル領域１０３と、ウェル領域１０３よりも高濃度のｐ型不純物を含む高濃度コンタクト層１０９とを備えている。また、第２のエピタキシャル層１０２ｂの一部は、ウェル領域１０３とｎ型本体部１０２ｃとに跨って設けられ、ｎ型の不純物を含む蓄積型チャネル層であるＳｉＣチャネル層１０５となっている。さらに、第２のエピタキシャル成長層１０２ｂの一部とウェル領域１０３の一部とにｎ型不純物イオンを注入して形成されたｎ型のソース領域１０４を備えている。また、ＳｉＣチャネル層１０５の上に設けられたゲート絶縁膜１０６と、ゲート絶縁膜１０６の上に設けられたゲート電極１１３と、ソース領域１０４及び高濃度おコンタクト層１０９にオーミック接するソース電極１１１と、ＳｉＣ基板１０１の主面と対向する面（裏面）にオーミック接触するドレイン電極１１２とを備えている。ソース領域１０４は、ゲート電極１１３と平面的に見てオーバーラップし、かつ、高濃度コンタクト層１０９と接触するように形成されている（例えば、特許文献１参照）。
特開２００１−１４４２９２号公報
しかしながら、上記従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、以下のような不具合があった。
図９に示すような従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、ゲートに電圧を印加していない状態において、ソース・ドレイン間に電流が流れる、いわゆるノーマリーオンの状態となる場合があった。この問題は、ゲート電極１１３とウェル領域１０３との間に印加される電圧が０Ｖの状態において、ｎ型のソース領域１０４とｎ型エピタキシャル成長層１０２とが、同じ導電型であるｎ型のＳｉＣチャネル層１０５で導通状態になってしまうことに起因している。このような、ノーマリーオン型の蓄積型ＭＩＳＦＥＴでは、オフ時にドレイン電流が流れないようにするためには、オフ時においてゲート電極に負のバイアス電圧を印加して、ＳｉＣチャネル層中の空乏層がゲート絶縁膜に到達し、ピンチオフ状態となるようにすることが必要である。
そこで、ＳｉＣチャネル層内で形成される空乏層がゲート絶縁膜まで到達するように、ＳｉＣチャネル層１０５の不純物濃度を低くしたり（第１の対策）、逆にｐ型のウェル領域１０３の不純物濃度を高くする（第２の対策）ことが行なわれる。しかしながら、第１の対策では、ＳｉＣチャネル層におけるキャリアの濃度が低下するために、ゲート電極に正電圧を印加したオン状態において小さい電流密度のドレイン電流しか実現することができない。また、第２の対策では、ｐ型ウェル領域の不純物濃度が高いことにより不純物散乱の影響が増大する。このため、電子のチャネル移動度が低下してオン抵抗が大きくなり、結果的に高い電流密度のドレイン電流を実現することが困難となる。すなわち、第１，第２いずれの対策によってノーマリーオフ状態を実現しても、高い電流密度のドレイン電流を流すことは非常に困難である。
このように、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を用いた場合、高い電流密度のドレイン電流とノーマリーオフ状態とはトレードオフの関係があり両立させるのが非常に困難であった。したがって、ゲート電極に電圧が印加されていないオフ状態ではソース・ドレイン間に電流が流れないノーマリーオフ状態となり、ゲート電極に正の電圧が印加されたオン状態で高い電流密度のドレイン電流を流すことが可能な，つまり電流駆動能力の高い蓄積型ＭＩＳＦＥＴの実現が望まれている。
そこで本発明は、上記従来の問題点に鑑み、ノーマリオフ状態を実現しつつ，電流駆動能力の高いＳｉＣ−ＭＩＳＦＥＴ及びその製造方法を提供することを目的とする。
本発明のＳｉＣ−ＭＩＳＦＥＴは、チャネル層直下の領域に、第１導電型不純物を含む本体部、又は第２導電型不純物を含むウェル領域に囲まれる，高濃度の第２導電型不純物を含む部分高濃度注入層を設けたものである。
これにより、蓄積型ＳｉＣ−ＭＩＳＦＥＴがオフのとき、つまりゲート−ウェル領域間の電圧が０のときに、チャネル層を流れる電流が抑制され、オン時には高い電流密度のドレイン電流を流すことが可能でありながら、ノーマリオフの状態が実現される。これは、チャネル層の一部において空乏層が拡大されることによると考えられる。
ここで、オフ時にチャネル層内に形成される空乏層が、ゲート絶縁膜にまで達していることにより、空乏層によって確実に電流が遮断される。
部分高濃度注入層が本体部に第２導電型不純物を注入して設けられている場合には、部分高濃度注入層とウェル領域との間隔が、部分高濃度注入層のゲート長方向の寸法よりも小さいことにより、部分高濃度注入層の電位が固定されやすいので、より効率的に空乏層が拡大される。
部分高濃度注入層がウェル領域内に備えられていることにより、部分高濃度注入層の電位が固定されるため、ＳｉＣチャネル層内を完全にピンチオフするような空乏層を形成させやすくなるので、オン動作時のドレイン電流を低下させることなくノーマリーオフのＳｉＣ−ＭＩＳＦＥＴを実現することが可能となる。
特に、ウェル領域の一部に高濃度コンタクト層が設けられている場合には、高濃度コンタクト層がソース領域を下方から囲むように形成されて、部分高濃度注入層がその一部であることにより、製造の容易化が図られる。
部分高濃度注入層のゲート長方向の長さは、チャネル層の長さの１／１０以下であることにより、部分高濃度注入層に含まれる不純物による散乱の影響を許容範囲内に抑えることが可能となる。
部分高濃度注入層の深さ方向の寸法が、チャネル層の深さ方向の寸法よりも大きいことにより、オフ時にチャネル層内に形成される空乏層がゲート絶縁膜に達して、確実に電流を遮断させることが可能となる。
部分高濃度注入層の不純物濃度が、ウェル領域の不純物濃度よりも１０倍以上高いことにより、オフ時に電流を確実に遮断させうる空乏層がチャネル層に形成される。
本発明のＳｉＣ−ＭＩＳＦＥＴは、縦型ＭＩＳＦＥＴ構造を採ることもできるし、横型ＭＩＳＦＥＴ構造を採ることもできる。
本発明のＳｉＣ−ＭＩＳＦＥＴの製造方法は、ＳｉＣ体に第２導電型不純物を注入してウェル領域を形成する工程と、ＳｉＣ体にウェル領域よりも高濃度の第２導電型不純物を注入して、部分高濃度注入層を形成する工程と、ＳｉＣ体の本体部，ウェル領域及び部分高濃度注入層の上に第１導電型不純物を含むチャネル層を形成する工程とを備えている。
この方法により、上述のＳｉＣ−ＭＩＳＦＥＴの構造が容易に得られる。
特に、ソース領域を形成しようとする領域を包含する開口を設けた注入マスクを用いて、第２導電型不純物を注入してソース領域と接するように部分高濃度注入層を形成することにより、製造の容易化を図ることができる。
本発明は、高い電流密度のドレイン電流を流すことが可能で、ノーマリーオフのＳｉＣ−ＭＩＳＦＥＴを提供することができる。
（第１の実施形態）
まず、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をドリフト層内に設けた本発明の第１の実施形態に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴについて説明する。
図１は、第１の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。同図に示すように、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１の主面上に、エピタキシャル成長された第１のエピタキシャル成長層２ａと、第１のエピタキシャル層２ａの上にエピタキシャル成長された第２のエピタキシャル成長層２ｂとを備えている。第１のエピタキシャル成長層２ａは、ＳｉＣ基板１の主面上に形成されたｎ型の不純物（ドーパント）を含むｎ型ドリフト層２ｃ（本体部）と、ｎ型ドリフト層２ｃ内にｐ型不純物イオンを注入して形成されたｐ型のウェル領域３と、ウェル領域３よりも高濃度のｐ型不純物を含む高濃度コンタクト層９とを備えている。また、第２のエピタキシャル層２ｂの一部は、ウェル領域３とｎ型ドリフト層２ｃとに跨って設けられ、ｎ型の不純物を含む蓄積型チャネル層であるＳｉＣチャネル層５となっている。さらに、第２のエピタキシャル成長層２ｂの他の一部とウェル領域３の一部とにｎ型不純物イオンを注入して形成されたｎ型のソース領域４を備えている。また、ＳｉＣチャネル層５の上に設けられたゲート絶縁膜６と、ゲート絶縁膜６の上に設けられたゲート電極１３と、ソース領域４及び高濃度コンタクト層９にオーミック接するソース電極１１と、ＳｉＣ基板１の主面と対向する面（裏面）にオーミック接触するドレイン電極１２とを備えている。ソース領域４は、ゲート電極１３と平面的に見てオーバーラップし、かつ、高濃度コンタクト層９と接触するように形成されている。
高濃度コンタクト層９は、必ずしも設ける必要がないが、ウェル領域３にバイアスを印加するためのソース電極１１のオーミック性を確実に得るためには、高濃度コンタクト層９があることが好ましい。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの動作時には、ソース領域４からＳｉＣチャネル層５，ｎ型ドリフト層２ｃを経てＳｉＣ基板１（ドレイン領域）に電流が流れるので、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは縦型ＭＩＳＦＥＴ構造を有している。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造が従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造と異なる点は、ｎ型ドリフト層２ｃの上面部にｐ型不純物イオンを部分的に注入して形成された部分高濃度注入層７Ａが設けられている点である。本実施形態においては、部分高濃度注入層７Ａは、ウェル領域３に隣接しており、ウェル領域３における不純物の濃度に比べて１０倍以上高い同導電型不純物（本実施形態においては、ｐ型不純物）を含んでいる。
本実施形態においては、ＳｉＣ基板１と、第１のエピタキシャル成長層２ａ及び第２のエピタキシャル成長層２ｂを含むエピタキシャル成長層２とがＳｉＣ体として機能する。ただし、第２のエピタキシャル成長層２ｂを設けずに、第１のエピタキシャル成長層２ａの上部にイオン注入によりｎ型の蓄積チャネル層を形成することも可能である。その場合には、第１のエピタキシャル成長層２ａとＳｉＣ基板１とがＳｉＣ体となる。また、エピタキシャル成長層を全く形成せずに、ＳｉＣ基板１の上部にウェル領域，ソース領域，蓄積チャネル層などを設けることも可能であり、その場合にはＳｉＣ基板１がＳｉＣ体となる。
次に、本実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの製造方法について説明する。図２（ａ）〜（ｄ）は、本実施形態に係るＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。
図２（ａ）に示す工程の前に、以下の工程を行なう。まず、ＳｉＣ基板１を準備する。ＳｉＣ基板１としては、例えば、主面が（ 0 0 0 1）から［ 1 1-2 0］方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。ＳｉＣ基板１にはｎ型不純物がドープされており、キャリア濃度は１×１０18ｃｍ-3である。次に、ＣＶＤ法により、ＳｉＣ基板１上に、ｎ型の不純物をin-situ ドープしながら、蓄積型ＳｉＣ−ＭＩＳＦＥＴのｎ型ドリフト層２ｃを含む第１エピタキシャル成長層２ａをエピタキシャル成長させる。第１エピタキシャル成長層２ａの厚さ（ｎ型ドリフト層２ｃの厚さ）は約１０μｍであり、ｎ型ドリフト層２ｃ中のキャリア濃度は約５×１０15ｃｍ-3である。これにより、ＳｉＣ基板１と第１エピタキシャル成長層２ａからなるＳｉＣ体下部層が形成されることになる。
続いて、蓄積型ＳｉＣ−ＭＩＳＦＥＴのウェル領域３を形成するために、ｎ型ドリフト層２ｃの表面に、例えばニッケル（Ｎｉ）からなる注入マスク（図示せず）を形成する。この注入マスクは、ｎ型ドリフト層２ｃの一部分を覆い、ウェル領域３となる領域に開口を有している。そして、注入マスクの上方から、ｎ型ドリフト層２ｃ内に多段階のＡｌイオンの注入を行なった後、活性化アニールを行なう。これにより、ｎ型ドリフト層２ｃの一部が、キャリア濃度が１×１０17ｃｍ-3のｐ型のウェル領域３となる。
次に、図２（ａ）に示す工程で、Ｎｉからなる注入マスクを除去した後、更に、部分高濃度注入層７Ａ及び高濃度コンタクト層９を形成しようとする領域を開口したＡｌからなる注入マスク２１を形成する。そして、注入マスク２１の上方から、ｎ型ドリフト層２ｃ内に多段階のＡｌイオンの注入を行なった後、活性化アニールを行なう。これにより、ｎ型ドリフト層２ｃ内にウェル領域３に接するように、キャリア濃度が約２×１０18ｃｍ-3のｐ型の部分高濃度注入層７Ａが形成される。また、部分高濃度注入層７Ａと同程度のｐ型不純物を含む高濃度コンタクト層９が、ウェル領域３に囲まれるように形成される。
次に、図２（ｂ）に示す工程で、ＣＶＤ法により、ウェル領域３及びｎ型ドリフト層２ｃの上面上にｎ型不純物を含む，厚さ０．３μｍのＳｉＣチャネル層５を含む第２エピタキシャル成長層２ｂ（ＳｉＣ体上部層）をエピタキシャル成長させる。ｎ型不純物は、in-situ ドープによってＳｉＣチャネル層５内にも導入され、その濃度は約５×１０17ｃｍ-3である。これにより、エピタキシャル成長層２とＳｉＣ基板１とからなるＳｉＣ体が形成されることになる。
次に、図２（ｃ）に示す工程で、ソース領域４を形成しようとする領域を開口した，Ｎｉ等からなる注入マスクを形成し（図示せず）、この注入マスクの上方からｎ型不純物イオンである窒素イオンをウェル領域３に注入した後、窒素の活性化アニールを行なう。これにより、ＳｉＣチャネル層５及びウェル領域３の各一部が、キャリア濃度が１×１０18ｃｍ-3のｎ型のソース領域４となる。
本実施形態では、図２（ａ）〜（ｃ）に示す工程において用いられる注入マスクの寸法を調整することによって、ウェル領域３上に形成されるＳｉＣチャネル層５の幅を約１０μｍとし、部分高濃度注入層７Ａの幅を０．５μｍ，深さを０．５μｍとしている。
次に、図２（ｄ）に示す工程で、露出しているＳｉＣ体の表面を１１００℃で熱酸化することにより、基板の上面上に厚さ３０ｎｍのゲート絶縁膜６を形成する。その後、ゲート絶縁膜６のうちソース電極を形成しようとする領域の上に位置する部分を除去した後、電子ビーム（ＥＢ）蒸着装置を用いた蒸着により、ソース領域４の上面上及びＳｉＣ基板１の裏面上にＮｉ膜を形成する。続いて、加熱炉で１０００℃で加熱することにより、ソース領域４上には第１のオーミック電極となるソース電極１１を、ＳｉＣ基板１の裏面上には第２のオーミック電極となるドレイン電極１２をそれぞれ形成する。最後に、蒸着により、ゲート絶縁膜６上にアルミニウム膜を形成し、これをパターニングして、ゲート電極１３を形成する。
次に、本実施形態に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
比較のために、図９に示すような従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴを準備した。なお、部分高濃度注入層７Ａが存在しない点を除いて、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴと同じ構造とした。
次に、本実施形態及び従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴの電流電圧特性を調べた。具体的には、ゲート電極とウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。
その結果、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴに比べてドレイン電流が２桁近く小さく抑制されていることが判明した。なお、ウェル領域を基準にしてゲートに正電圧を印加した状態のオン動作時には、両者のドレイン電流はほぼ等しいことが明らかとなった。この理由は、以下のように考えられる。
まず、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態（オフ状態）において、ＳｉＣチャネル層５内に形成される空乏層がゲート絶縁膜６まで達せずに、ソース・ドレイン領域間が導通状態となってしまうことが起こりやすい。この状態になると、ノーマリーオン状態となって、ゲートバイアスが０Ｖでもドレイン電流が流れてしまう。
これに対し、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、ウェル領域３よりも高濃度のｐ型不純物を含む部分高濃度注入層７Ａによって、ＳｉＣチャネル層５内に形成される空乏層がゲート絶縁膜６にほぼ達するために、ソース・ドレイン領域間が遮断されると考えられる。このため、確実にノーマリーオフ状態となり、ゲートバイアスが０Ｖのときにはドレイン電流は流れないものと考えられる。
ここで、高濃度ｐ型の部分高濃度注入層７Ａの存在する領域では不純物散乱の影響により、電子のチャネル移動度が低下するおそれも考えられるが、図１に示す部分高濃度注入層７Ａの幅Ｗ１をＳｉＣチャネル層５の幅Ｗ２に比べて１桁以上も小さくすることにより、オン動作時のドレイン電流への影響を無視することができると考えられる。
また、部分高濃度注入層７Ａの深さ方向の寸法が、ＳｉＣチャネル層５の深さ方向の寸法よりも大きいことにより、ＳｉＣチャネル層５内に形成される空乏層がゲート絶縁膜６に確実に達する。
以上のことから、ｎ型ドリフト層２ｃ内に、ウェル領域３に接するようにｐ型の部分高濃度注入層７Ａを設けることにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られることが示された。
−第１の実施形態の変形例−
図３は、第１の実施形態の変形例に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。この変形例では、部分高濃度注入層７Ｂがｎ型ドリフト層２ｃ内においてウェル領域３には接していない。他の部分の構造は、第１の実施形態と同様である。この変形例においても、第１の実施形態と同様に、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られる。
この例においては、部分高濃度注入層７Ｂとウェル領域３との間隔は、部分高濃度注入層のゲート長方向の寸法よりも小さいことにより、部分高濃度注入層の電位が確実に固定されるため、上述の効果を確実に発揮することができる。
特に、第１の実施形態のように、部分高濃度注入層がｎ型ドリフト層２ｃ内においてウェル領域３に接している方が、部分高濃度注入層の電位がより確実に固定されるため、より確実にＳｉＣチャネル層５をピンチオフできる点で好ましい。
（第２の実施形態）
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第２の実施形態に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴについて説明する。
図４は、第２の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。同図に示すように、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１の主面上に、エピタキシャル成長された第１のエピタキシャル成長層２ａと、第１のエピタキシャル層２ａの上にエピタキシャル成長された第２のエピタキシャル成長層２ｂとを備えている。第１のエピタキシャル成長層２ａは、ＳｉＣ基板１の主面上に形成されたｎ型の不純物（ドーパント）を含むｎ型ドリフト層２ｃと、ｎ型ドリフト層２ｃ内にｐ型不純物イオンを注入して形成されたｐ型のウェル領域３と、ウェル領域３よりも高濃度のｐ型不純物を含む高濃度コンタクト層９とを備えている。また、第２のエピタキシャル層２ｂの一部は、ウェル領域３とｎ型ドリフト層２ｃとに跨って設けられ、ｎ型の不純物を含む蓄積型チャネル層であるＳｉＣチャネル層５となっている。さらに、第２のエピタキシャル成長層２ｂの他の一部とウェル領域３の一部とにｎ型不純物イオンを注入して形成されたｎ型のソース領域４を備えている。また、ＳｉＣチャネル層５の上に設けられたゲート絶縁膜６と、ゲート絶縁膜６の上に設けられたゲート電極１３と、ソース領域４及び高濃度コンタクト層９にオーミック接するソース電極１１と、ＳｉＣ基板１の主面と対向する面（裏面）にオーミック接触するドレイン電極１２とを備えている。ソース領域４は、ゲート電極１３と平面的に見てオーバーラップし、かつ、高濃度コンタクト層９と接触するように形成されている。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの動作時には、ソース領域４からＳｉＣチャネル層５，ｎ型ドリフト層２ｃを経てＳｉＣ基板１（ドレイン領域）に電流が流れるので、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは縦型ＭＩＳＦＥＴ構造を有している。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、第１の実施形態とは異なり、ウェル領域３の上面部にｐ型不純物イオンを部分的に注入して形成された部分高濃度注入層７Ｃが設けられている点である。本実施形態においては、部分高濃度注入層７Ｃは、ウェル領域３における不純物の濃度に比べて１０倍以上高い同導電型不純物（本実施形態においては、ｐ型不純物）を含んでいる。
本実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの製造工程のほとんどは、第１の実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの製造工程とほとんど同じであるので、図示を省略し、異なる部分のみ説明する。
本実施形態の製造工程においては、図２（ａ）に示す工程で、ウェル領域３の上方に開口を有する注入マスクを用いてイオン注入を行ない、高濃度コンタクト層９と部分高濃度注入層７Ｃとを形成する。その他の工程は、図２（ａ）〜（ｄ）及びその説明に記載したとおりである。
そして、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴと図９に示す従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴとの電流電圧特性を調べた。具体的には、ゲート電極とウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。
その結果、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、第１の実施形態の場合と同様に、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴにくらべてドレイン電流が２桁近く小さく抑制されていることが判明した。なお、ウェル領域３を基準にしてゲート電極１３に正電圧を印加した状態のオン動作時には、両者のドレイン電流はほぼ等しいことが明らかとなった。この理由としては、第１の実施形態と同様の理由が考えられる。
以上のことから、ウェル領域３内にｐ型の部分高濃度注入層７Ｃを設けることにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られることが示された。
−第２の実施形態の変形例−
図５は、第２の実施形態の変形例に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。この変形例では、ウェル領域３内に２つの部分高濃度注入層７Ｄが設けられている。他の部分の構造は、第２の実施形態と同様である。この変形例においても、第２の実施形態と同様に、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られる。
この変形例のように、複数の部分高濃度注入層がウェル領域３に設けられていると、より確実にＳｉＣチャネル層をピンチオフできる蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られる点で好ましい。
（第３の実施形態）
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第３の実施形態に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴについて説明する。
図６は、第３の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。同図に示すように、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１の主面上に、エピタキシャル成長された第１のエピタキシャル成長層２ａと、第１のエピタキシャル層２ａの上にエピタキシャル成長された第２のエピタキシャル成長層２ｂとを備えている。第１のエピタキシャル成長層２ａは、ＳｉＣ基板１の主面上に形成されたｎ型の不純物（ドーパント）を含むｎ型ドリフト層２ｃと、ｎ型ドリフト層２ｃ内にｐ型不純物イオンを注入して形成されたｐ型のウェル領域３と、ウェル領域３よりも高濃度のｐ型不純物を含む高濃度コンタクト層９とを備えている。また、第２のエピタキシャル層２ｂの一部は、ウェル領域３とｎ型ドリフト層２ｃとに跨って設けられ、ｎ型の不純物を含む蓄積型チャネル層であるＳｉＣチャネル層５となっている。さらに、第２のエピタキシャル成長層２ｂの他の一部とウェル領域３の一部とにｎ型不純物イオンを注入して形成されたｎ型のソース領域４を備えている。また、ＳｉＣチャネル層５の上に設けられたゲート絶縁膜６と、ゲート絶縁膜６の上に設けられたゲート電極１３と、ソース領域４及び高濃度コンタクト層９にオーミック接するソース電極１１と、ＳｉＣ基板１の主面と対向する面（裏面）にオーミック接触するドレイン電極１２とを備えている。ソース領域４は、ゲート電極１３と平面的に見てオーバーラップし、かつ、高濃度コンタクト層９と接触するように形成されている。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの動作時には、ソース領域４からＳｉＣチャネル層５，ｎ型ドリフト層２ｃを経てＳｉＣ基板１（ドレイン領域）に電流が流れるので、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、縦型ＭＩＳＦＥＴ構造を有している。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴにおいては、第１，第２の実施形態とは異なり、ウェル領域３の上面部にｐ型不純物イオンを部分的に注入して形成された高濃度コンタクト層９がソース領域４を囲むように設けられていて、高濃度コンタクト層９のうちＳｉＣチャネル層５の下方に位置する領域が部分高濃度注入層９ａである点である。本実施形態においては、部分高濃度注入層９ａは、高濃度コンタクト層９の一部であるので、ウェル領域３における不純物の濃度に比べて１０倍以上高い同導電型不純物（本実施形態においては、ｐ型不純物）を含んでいる。
次に、本実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの製造方法について説明する。図７（ａ）〜（ｄ）は、本実施形態に係るＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。
図７（ａ）に示す工程の前に、以下の工程を行なう。まず、ＳｉＣ基板１を準備する。ＳｉＣ基板１としては、例えば、主面が（ 0 0 0 1）から［ 1 1-2 0］方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。ＳｉＣ基板１にはｎ型不純物がドープされており、キャリア濃度は１×１０18ｃｍ-3である。次に、ＣＶＤ法により、ＳｉＣ基板１上に、ｎ型の不純物をin-situ ドープしながら、蓄積型ＳｉＣ−ＭＩＳＦＥＴのｎ型ドリフト層２ｃを含む第１の成長層２ａをエピタキシャル成長させる。第１エピタキシャル成長層２ａの厚さ（ｎ型ドリフト層２ｃの厚さ）は約１０μｍであり、ｎ型ドリフト層２ｃ中のキャリア濃度は約５×１０15ｃｍ-3である。これにより、ＳｉＣ基板１と第１のエピタキシャル成長層２ａからなるＳｉＣ体下部層が形成されることになる。
続いて、蓄積型ＳｉＣ−ＭＩＳＦＥＴのウェル領域３を形成するために、ｎ型ドリフト層２ｃの表面に、例えばニッケル（Ｎｉ）からなる注入マスク（図示せず）を形成する。この注入マスクは、ｎ型ドリフト層２ｃの一部分を覆い、ウェル領域３となる領域に開口を有している。そして、注入マスクの上方から、ｎ型ドリフト層２ｃ内に多段階のＡｌイオンの注入を行なった後、活性化アニールを行なう。これにより、ｎ型ドリフト層２ｃの一部が、濃度１×１０17ｃｍ-3の不純物を含むウェル領域３となる。
次に、図７（ａ）に示す工程で、Ｎｉからなる注入マスクを除去した後、更に、高濃度コンタクト層９を形成しようとする領域を開口したＡｌからなる注入マスク２２を形成する。このとき、注入マスク２２の開口は、後にソース領域を形成するために用いられる注入マスクの開口全体を含んでいる。そして、注入マスク２２の上方から、ｎ型ドリフト層２ｃ内に多段階のＡｌイオンの注入を行なった後、活性化アニールを行なう。これにより、ｎ型ドリフト層２ｃ内にウェル領域３に囲まれるように、濃度約２×１０18ｃｍ-3のｐ型不純物を含む高濃度コンタクト層９が形成される。
次に、図７（ｂ）に示す工程で、ＣＶＤ法により、ウェル領域３及びｎ型ドリフト層２ｃの上面上にｎ型不純物を含む，厚さ０．３μｍのＳｉＣチャネル層５を含む第２のエピタキシャル成長層２ｂ（ＳｉＣ体上部層）をエピタキシャル成長させる。ｎ型不純物は、in-situ ドープによってＳｉＣチャネル層５内にも導入され、その濃度は約５×１０17ｃｍ-3である。これにより、エピタキシャル成長層２とＳｉＣ基板１とからなるＳｉＣ体が形成されることになる。
次に、図７（ｃ）に示す工程で、ソース領域４を形成しようとする領域を開口した，Ｎｉ等からなる注入マスクを形成し（図示せず）、この注入マスクの上方からｎ型不純物イオンである窒素イオンをウェル領域３に注入した後、窒素の活性化アニールを行なう。これにより、ＳｉＣチャネル層５の一部が、濃度２×１０18ｃｍ-3のｎ型不純物を含むソース領域４となる。なお、本実施形態においては、高濃度コンタクト層９のｐ型不純物の濃度と、ソース領域４のｎ型不純物の濃度とがほぼ同程度であるので、高濃度コンタクト層９までがソース領域４に変化するわけではないが、便宜上、図６及び図７（ｃ），（ｄ）においては、ソース領域４の下部がウェル領域３内まで侵入しているように描いている。
次に、図７（ｄ）に示す工程で、露出しているＳｉＣ体の表面を１１００℃で熱酸化することにより、基板の上面上に厚さ３０ｎｍのゲート絶縁膜６を形成する。その後、ゲート絶縁膜６のうちソース電極を形成しようとする領域の上に位置する部分を除去した後、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域４の表面及びＳｉＣ基板１の裏面にＮｉを蒸着する。続いて、加熱炉で１０００℃で加熱することにより、ソース領域４上には第１のオーミック電極となるソース電極９を、ＳｉＣ基板１の裏面上には第２のオーミック電極となるドレイン電極１０をそれぞれ形成する。最後に、蒸着により、ゲート絶縁膜６上にアルミニウム膜を形成し、これをパターニングして、ゲート電極８の形成を行なう。
次に、本実施形態に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの性能を調べるために、電流電圧特性を測定した。その結果について以下に説明する。
比較のために、図９に示すような従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴを準備した。なお、部分高濃度注入層９ａが存在しない点を除いて、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴと同じ構造とした。
次に、本実施形態及び従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴの電流電圧特性を調べた。具体的には、ゲート電極とウェル領域との間に印加される電圧が０Ｖの状態でのドレイン電流を測定して比較した。
その結果、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴでは、従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴに比べてドレイン電流が２桁近く小さく抑制されていることが判明した。なお、ウェル領域を基準にしてゲートに正電圧を印加した状態のオン動作時には、両者のドレイン電流はほぼ等しいことが明らかとなった。この理由は、第１の実施形態と同じように考えられる。
以上のことから、ウェル領域３内に、ソース領域４を囲むように高濃度コンタクト層９を形成し、その一部を部分高濃度注入層９ａとして機能させることにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られることが示された。
特に、第１，第２の実施形態に比べて、部分高濃度注入層９ａがウェル領域３の端部と遠く離れているので、両者を形成するためのイオン注入時に用いる注入マスク同士の位置ずれを無視しうるという利点がある。加えて、この構造の場合には、ウェル領域とドリフト層とのｐｎ接合による空乏層がソース領域まで到達してしまう「パンチスルー」が起こりにくくなるので耐圧が向上する。
なお、本実施形態においては、高濃度コンタクト層９のｐ型不純物の濃度と、ソース領域４のｎ型不純物の濃度とがほぼ同程度であるので、ソース領域４の下部は、ほとんどイントリンシックになっている。したがって、ソース領域４の実質的な部分の厚さは、ＳｉＣチャネル層５の厚さとほぼ同じになっているが、このような構造でも、ソース領域４の機能が損なわれることはない。同様に、ソース領域４のｎ型不純物の濃度が、例えば１×１０18ｃｍ-3程度と、高濃度コンタクト層９中の不純物の濃度よりも低い場合には、図６に示すソース領域７の下部が高濃度コンタクト領域９になるが、そのような構造でもソース領域４の機能が損なわれることはない。さらに、ソース領域４のｎ型不純物濃度を高濃度コンタクト層９のｐ型不純物濃度よりも濃くしてもよい。
（第４の実施形態）
次に、ウェル領域よりも高濃度の不純物を含む部分高濃度注入層をウェル領域内に設けた本発明の第４の実施形態に係る横型ＭＩＳＦＥＴである，蓄積型ＳｉＣ−ＭＩＳＦＥＴについて説明する。
図８は、第４の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。同図に示すように、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１の主面上に、エピタキシャル成長された第１のエピタキシャル成長層２ａと、第１のエピタキシャル層２ａの上にエピタキシャル成長された第２のエピタキシャル成長層２ｂとを備えている。第１のエピタキシャル成長層２ａは、ＳｉＣ基板１の主面上に形成されたｎ型の不純物（ドーパント）を含むｎ型ドリフト層２ｃと、ｎ型ドリフト層２ｃ内にｐ型不純物イオンを注入して形成されたｐ型のウェル領域３と、ウェル領域３よりも高濃度のｐ型不純物を含む高濃度コンタクト層９とを備えている。また、第２のエピタキシャル層２ｂの一部は、ウェル領域３とｎ型ドリフト層２ｃとに跨って設けられ、ｎ型の不純物を含む蓄積型チャネル層であるＳｉＣチャネル層５となっている。さらに、第２のエピタキシャル成長層２ｂの他の一部とウェル領域３の一部とにｎ型不純物イオンを注入して形成されたｎ型のソース領域４を備えている。また、ＳｉＣチャネル層５の上に設けられたゲート絶縁膜６と、ゲート絶縁膜６の上に設けられたゲート電極１３と、ソース領域４及び高濃度コンタクト層９にオーミック接するソース電極１１とを備えている。ソース領域４は、ゲート電極１３と平面的に見てオーバーラップし、かつ、高濃度コンタクト層９と接触するように形成されている。
さらに、ｎ型本体部２ｃの表面部に、ソース領域４と同程度の濃度のｎ型不純物を導入して形成され、ＳｉＣチャネル層５を挟んでソース領域４に対向するドレイン領域３１と、ドレイン領域３１にオーミック接触するドレイン電極３２とを備えている。
本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴの動作時には、ソース領域４からＳｉＣチャネル層５を経てドレイン領域３２に電流が流れるので、本実施形態の蓄積型ＳｉＣ−ＭＩＳＦＥＴは横型ＭＩＳＦＥＴ構造を有している。
本実施形態においても、第１の実施形態と同様に、ｎ型ドリフト層２ｃ内に、ウェル領域３に接するようにｐ型の部分高濃度注入層７Ａを設けることにより、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られる。
また、第１の実施形態の変形例，第２の実施形態，第２の実施形態の変形例及び第３の実施形態における部分高濃度注入層の構造を、このような横型ＭＩＳＦＥＴである蓄積型ＳｉＣ−ＭＩＳＦＥＴに適用しても、オン動作におけるドレイン電流を低下させることなく、ゲート電極１３とウェル領域３との間に印加される電圧が０Ｖの状態ではドレイン電流が流れない、ノーマリーオフ型の蓄積型ＳｉＣ−ＭＩＳＦＥＴが得られる。
（その他の実施形態）
また、上記各実施形態においては蓄積型ＳｉＣ−ＭＩＳＦＥＴがｎチャネル型ＭＩＳＦＥＴである場合について説明したが、本発明の蓄積型ＳｉＣ−ＭＩＳＦＥＴがｐチャネル型ＭＩＳＦＥＴであっても、上記各実施形態と同じ効果を発揮することができる。
また、以上の実施形態においては、蓄積型ＳｉＣ−ＭＩＳＦＥＴに部分高濃度注入層を形成したが、ＳｉＣを用いた蓄積型ＩＧＢＴに部分高濃度注入層を形成しても上記と同様の効果が得られる。
また、以上の実施形態においては、ＳｉＣチャネル層として一様な濃度分布のｎ型ドープ層を用いたが、多重δドープ層を有するチャネル層を用いても本発明の効果が得られる。
また、以上の実施形態においては、４Ｈ−ＳｉＣをＳｉＣ基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。
本発明は、各種電子機器，電力機器に設けられる電力用半導体デバイスや高周波用半導体デバイスなどとして利用することができる。
第１の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係るＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。 第１の実施形態の変形例に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 第２の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 第２の実施形態の変形例に係る蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 第３の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 （ａ）〜（ｄ）は、本実施形態に係るＳｉＣ−ＭＩＳＦＥＴの製造工程を示す断面図である。 第４の実施形態における蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。 従来の蓄積型ＳｉＣ−ＭＩＳＦＥＴの構造を示す断面図である。
符号の説明
１ ＳｉＣ基板
２ ｎ型エピタキシャル成長層
３ ウェル領域
４ ソース領域
５ ゲート絶縁膜
６ ＳｉＣチャネル層
７ 部分高濃度注入層
９ 高濃度コンタクト層
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極

Claims (12)

  1. 第１導電型不純物を含む本体部を有するＳｉＣ体と、
    上記ＳｉＣ体内において上記本体部を除く部分に第２導電型不純物を導入して形成されたウェル領域と、
    上記ＳｉＣ体内において上記ウェル領域及びＳｉＣ体の本体部に跨って設けられた第１導電型不純物を含むチャネル層と、
    上記チャネル層の上に形成されたゲート絶縁膜と、
    上記ゲート絶縁膜の上に形成されたゲート電極と、
    上記ＳｉＣ体内において上記チャネル層に隣接する領域に、上記ウェル領域に接するように設けられた第１導電型不純物を含むソース領域と、
    上記ＳｉＣ体内において上記本体部を挟んで上記ソース領域に対向する領域に設けられたドレイン領域と、
    上記ＳｉＣ体における上記チャネル下方に位置する部分に、上記ウェル領域よりも高濃度の第２導電型不純物を注入して設けられた部分高濃度注入層と
    を備えているＳｉＣ−ＭＩＳＦＥＴ。
  2. 請求項１記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記ゲート電極と上記ウェル領域との間に印加される電圧が０Ｖの状態において、上記部分高濃度注入層によって形成される空乏層が上記ゲート絶縁膜にまで達している，ＳｉＣ−ＭＩＳＦＥＴ。
  3. 請求項１又は２記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記部分高濃度注入層の少なくとも下面は、上記本体部に囲まれていて、
    上記部分高濃度注入層と上記ウェル領域との間隔は、上記部分高濃度注入層のゲート長方向の寸法よりも小さい，ＳｉＣ−ＭＩＳＦＥＴ。
  4. 請求項１又は２記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記部分高濃度注入層は、上記ウェル領域に囲まれている，ＳｉＣ−ＭＩＳＦＥＴ。
  5. 請求項４記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記ウェル領域よりも高濃度の第２導電型不純物を含み、上記部分高濃度注入層につながる高濃度コンタクト層をさらに備え、
    上記高濃度コンタクト層は、上記ソース領域を囲むように形成されており、
    上記部分高濃度注入層は、上記高濃度コンタクト層と共通のイオン注入工程により形成されたものである，ＳｉＣ−ＭＩＳＦＥＴ。
  6. 請求項１〜５のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記部分高濃度注入層のゲート長方向の寸法は、上記チャネル層のゲート長方向の寸法の１／１０以下である，ＳｉＣ−ＭＩＳＦＥＴ。
  7. 請求項１〜６のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記部分高濃度注入層の深さ方向の寸法は、上記チャネル層の深さ方向の寸法よりも大きい，ＳｉＣ−ＭＩＳＦＥＴ。
  8. 請求項１〜６のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記部分高濃度注入層の不純物濃度が、上記ウェル領域の不純物濃度に比べて１０倍以上高い，ＳｉＣ−ＭＩＳＦＥＴ。
  9. 請求項１〜８のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記ドレイン領域は、上記ＳｉＣ体の最下部に設けられており、縦型ＭＩＳＦＥＴである，ＳｉＣ−ＭＩＳＦＥＴ。
  10. 請求項１〜８のうちいずれか１つに記載のＳｉＣ−ＭＩＳＦＥＴにおいて、
    上記ドレイン領域は、上記ＳｉＣ体の上記チャネル層につながる表面部に設けられており、横型ＭＩＳＦＥＴである，ＳｉＣ−ＭＩＳＦＥＴ。
  11. 第１導電型不純物を含むＳｉＣ体下部層の本体部を除く部分に第２導電型不純物を注入してウェル領域を形成する工程（ａ）と、
    上記工程（ａ）の後又はその前に、上記本体部に上記ウェル領域よりも高濃度の第２導電型不純物を注入して、部分高濃度注入層を形成する工程（ｂ）と、
    上記ＳｉＣ体の本体部，ウェル領域及び上記部分高濃度注入層の上に、第１導電型不純物を含むチャネル層を有するＳｉＣ体上部層をエピタキシャル成長させる工程（ｃ）と、
    上記ＳｉＣ上部層の一部に第１導電型不純物を注入して、ソース領域を形成する工程（ｄ）と、
    上記チャネル層の上にゲート絶縁膜を形成する工程（ｅ）と、
    上記ゲート絶縁膜の上にゲート電極を形成する工程（ｆ）と
    を備えているＳｉＣ−ＭＩＳＦＥＴの製造方法。
  12. 請求項１１記載のＳｉＣ−ＭＩＳＦＥＴの製造方法において、
    上記工程（ｂ）では、上記ソース領域を形成しようとする領域を包含する開口を設けた注入マスクを用いて、第２導電型不純物を注入することにより、上記ソース領域と接するように上記部分高濃度注入層を形成する，ＳｉＣ−ＭＩＳＦＥＴの製造方法。
JP2003381247A 2002-11-29 2003-11-11 ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法 Expired - Fee Related JP3637052B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003381247A JP3637052B2 (ja) 2002-11-29 2003-11-11 ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002347183 2002-11-29
JP2003381247A JP3637052B2 (ja) 2002-11-29 2003-11-11 ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004193578A true JP2004193578A (ja) 2004-07-08
JP3637052B2 JP3637052B2 (ja) 2005-04-06

Family

ID=32774891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003381247A Expired - Fee Related JP3637052B2 (ja) 2002-11-29 2003-11-11 ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法

Country Status (1)

Country Link
JP (1) JP3637052B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194164A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 絶縁ゲート型電界効果トランジスタおよびその製造方法
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP2012059744A (ja) * 2010-09-06 2012-03-22 Toshiba Corp 半導体装置
WO2012056704A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子および半導体装置
JP2016506081A (ja) * 2012-12-28 2016-02-25 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ゲート酸化膜層において電界を低下させた半導体デバイス
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US11417760B2 (en) 2017-12-21 2022-08-16 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194164A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 絶縁ゲート型電界効果トランジスタおよびその製造方法
US8476733B2 (en) 2009-11-17 2013-07-02 Panasonic Corporation Semiconductor element and manufacturing method therefor
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP4796667B2 (ja) * 2009-11-17 2011-10-19 パナソニック株式会社 半導体素子及びその製造方法
JP2012059744A (ja) * 2010-09-06 2012-03-22 Toshiba Corp 半導体装置
JP5015361B2 (ja) * 2010-10-29 2012-08-29 パナソニック株式会社 半導体素子および半導体装置
WO2012056704A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子および半導体装置
US8809871B2 (en) 2010-10-29 2014-08-19 Panasonic Corporation Semiconductor element and semiconductor device
JP2016506081A (ja) * 2012-12-28 2016-02-25 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ゲート酸化膜層において電界を低下させた半導体デバイス
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US10840367B2 (en) 2012-12-28 2020-11-17 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10886396B2 (en) 2012-12-28 2021-01-05 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US11417760B2 (en) 2017-12-21 2022-08-16 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness

Also Published As

Publication number Publication date
JP3637052B2 (ja) 2005-04-06

Similar Documents

Publication Publication Date Title
US6940110B2 (en) SiC-MISFET and method for fabricating the same
US6117735A (en) Silicon carbide vertical FET and method for manufacturing the same
JP3666280B2 (ja) 炭化けい素縦形ｆｅｔおよびその製造方法
US7915617B2 (en) Semiconductor device
US9490338B2 (en) Silicon carbide semiconductor apparatus and method of manufacturing same
JP5119806B2 (ja) 炭化珪素半導体装置およびその製造方法
JPH0936359A (ja) 炭化けい素縦型ｆｅｔ
WO2013001677A1 (ja) 半導体装置とその製造方法
US20110198616A1 (en) Semiconductor device and method for manufacturing same
JP6505263B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2018022854A (ja) 半導体装置および半導体装置の製造方法
JP2003309262A (ja) 炭化珪素半導体装置およびその製造方法
US20170207305A1 (en) Silicon carbide semiconductor element and manufacturing method thereof
JP4620368B2 (ja) 半導体装置の製造方法
JP4532853B2 (ja) 半導体装置
JP6550869B2 (ja) 半導体装置
JP3637052B2 (ja) ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2013530527A (ja) 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
KR20040054479A (ko) 반도체 장치
JP3941641B2 (ja) 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
JP5059989B1 (ja) 半導体装置とその製造方法
EP1908118B1 (en) Method for producing a semiconductor device
JP2006237116A (ja) 半導体装置
JP2005085872A (ja) 半導体素子及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050106

R150 Certificate of patent or registration of utility model

Ref document number: 3637052

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees