JP2016506081A - ゲート酸化膜層において電界を低下させた半導体デバイス - Google Patents

ゲート酸化膜層において電界を低下させた半導体デバイス Download PDF

Info

Publication number
JP2016506081A
JP2016506081A JP2015550412A JP2015550412A JP2016506081A JP 2016506081 A JP2016506081 A JP 2016506081A JP 2015550412 A JP2015550412 A JP 2015550412A JP 2015550412 A JP2015550412 A JP 2015550412A JP 2016506081 A JP2016506081 A JP 2016506081A
Authority
JP
Japan
Prior art keywords
region
transistor device
jfet
mosfet
microns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015550412A
Other languages
English (en)
Other versions
JP2016506081A5 (ja
JP6475635B2 (ja
Inventor
チンチュン チャン
チンチュン チャン
ブレット ハル
ブレット ハル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2016506081A publication Critical patent/JP2016506081A/ja
Publication of JP2016506081A5 publication Critical patent/JP2016506081A5/ja
Application granted granted Critical
Publication of JP6475635B2 publication Critical patent/JP6475635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
    • H01L29/66378—Thyristors structurally associated with another device, e.g. built-in diode the other device being a controlling field-effect device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)

Abstract

パワーＭＯＳＦＥＴ，ＩＧＢＴ，又はＭＯＳサイリスタ等の、例えばＳｉＣからなり、ゲート酸化膜層界面において電界を低下させた半導体デバイス。一実施形態において、該デバイスは、ゲート（３６）と、ソース（３４）と、ドレインとを備え、ゲートは、ゲート酸化膜層（４０）に少なくとも部分的に接触している。ゲート酸化膜層上における電界を低下させるために、本デバイスは、第１導電型の高濃度にドープされた領域（４６’）、例えばＰ＋型領域を、導電型が逆である第２導電型のＪＦＥＴ領域（５２）、例えばＮ型ＪＦＥＴ領域内に有しており、ＪＦＥＴ領域（５２）は、第２導電型のドリフト領域（４２）、例えばＮ型ドリフト領域の、第１導電型の高濃度にドープされたウェル（５０）、例えばＰ＋型ウェル同士の間にある部分である。

Description

発明の詳細な説明
［開示の分野］
本開示は、トランジスタ構造、特に、ゲート酸化膜において電界が低下した、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のトランジスタ構造、及び、このようなトランジスタ構造の製造方法に関する。
［背景技術］
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は周知のものである。特に、パワーＭＯＳＦＥＴは市販化されており、電力システムにおいて広く用いられることが期待されている。炭化ケイ素（ＳｉＣ）上のパワーＭＯＳＦＥＴ等の従来のＭＯＳＦＥＴ構造の場合、起こりうる課題の１つとして、デバイスの接合型電界効果（ＪＦＥＴ）領域の中央にあるゲート酸化膜において高電界が存在することが挙げられる。ＪＦＥＴ領域は一般に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間に位置する。ＪＦＥＴ領域は、ゲート電圧を印加することによってＰ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、及びドレイン電極と共に電子の導電路を構成する。ドレインに高バイアス（動作上の最大値に近い）が印加され、ゲートは接地電位付近に保たれている動作状態下では、ＪＦＥＴ領域の直上にあるゲート酸化膜内で高電界が発生してしまう。界面物質やゲート酸化膜に欠陥があると、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に、ゲート酸化膜が破壊される結果となり得る。また、従来のＭＯＳＦＥＴは、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に生じ得るホットキャリア注入の悪影響を受ける可能性もある。
［概要］
本開示は、ゲート酸化膜界面において電界を低下させ、これにより、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中のデバイス信頼性が、ゲート酸化膜の電界が低くなることに起因して向上するともに、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中にホットキャリアがゲート酸化膜内に注入される可能性が低減するトランジスタデバイスに関する。ある好適な実施形態において、トランジスタデバイスはＭＯＳＦＥＴデバイスであり、より好適には炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、より一般的には、トランジスタデバイスは、トランジスタを有する任意の種類のデバイス（例えばパワーＭＯＳＦＥＴ、二重注入電界効果型トランジスタ（ＤＩＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）であってもよい。
一実施形態において、ゲート酸化膜において電界を低下させたトランジスタデバイスが開示される。トランジスタデバイスは、ゲートと、ソースと、ドレインとを備え、ゲートは少なくとも部分的にゲート酸化膜層の上にある。トランジスタデバイスは、ゲート酸化膜上における電界を低下させるために、トランジスタデバイスのＪＦＥＴ領域内にＰ＋領域を有する。トランジスタデバイスは、ゲート酸化膜界面において電界を低下させることができ、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に発生し得る信頼性の問題や故障を、大幅に低減又は解消できる。
別の実施形態では、トランジスタデバイスは、ゲートと、ソースと、ドレインとを有し、第１導電型の第１エピタキシャル層と、第１エピタキシャル層の上にある第２導電型の第２エピタキシャル層と、トランジスタデバイスの第１面に隣接する埋め込みチャネル層とを備える。埋め込みチャネル層は第２エピタキシャル層の一部にわたって延びており、ゲート酸化膜により少なくとも部分的に覆われる。トランジスタデバイスはまた、第１エピタキシャル層から下方に向かってトランジスタデバイスの本体内へある深さまで延びている第１導電型のウェル領域と、ウェル領域に隣接するＪＦＥＴ領域と、ウェル領域の下方にあるドリフト層とを備える。
トランジスタデバイスのＪＦＥＴ領域内には、第１導電型の独立した領域が導入されており、これは一実施形態ではＰ＋領域であってもよい。一実施形態において、Ｐ＋領域はＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりトランジスタデバイスのドレイン側からの電界を効果的に遮蔽する。また、ＪＦＥＴ領域内に導入されたＰ＋領域はＰ＋ウェル領域より浅くてもよく、これにより電流の広がり抵抗も低減される。
別の実施形態において、ゲート酸化膜において電界を低下させたＭＯＳＦＥＴが開示される。ＭＯＳＦＥＴは、ゲートと、ソースと、ドレインとを有し、ゲートはゲート酸化膜層に少なくとも部分的に接触している。ＭＯＳＦＥＴは、Ｐ＋型エピタキシャル層と、Ｐ＋型エピタキシャル層の上にあるＮ＋型領域とを備える。ＭＯＳＦＥＴはまた、ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層を備え、埋め込みチャネル層はＮ＋型領域の一部にわたって延びる。またＭＯＳＦＥＴは、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるＰ＋型ウェルと、Ｐ＋ウェルに隣接するＪＦＥＴ領域とを備える。ＭＯＳＦＥＴはまた、ゲート酸化膜上における電界を低下させるために、ＪＦＥＴ領域内にＰ＋領域を備える。
ゲート酸化膜において電界を低下させたデバイスの製造方法も開示される。一実施形態において、トランジスタデバイスの製造方法が開示される。本方法は、ソース及びゲートを設ける工程を含み、ゲートはゲート酸化膜層に少なくとも部分的に接触する。本方法はまた、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接するＪＦＥＴ領域内にＰ＋領域を設けることも開示する。
別の実施形態において、基板上にドリフト層を設ける工程と、ドリフト層上にウェル領域を注入する工程とを含む、トランジスタの製造方法が開示される。本方法はまた、第１エピタキシャル層を、第１エピタキシャル層がウェル領域の少なくとも一部を覆うように設ける工程と、第１エピタキシャル層上に第２エピタキシャル層を設ける工程と、第２エピタキシャル層の一部の上方に埋め込みチャネル層を設ける工程とを含む。ソース及びゲートは、ゲートがゲート酸化膜層に少なくとも部分的に接触するように設けられる。本方法はまた、ウェル領域に隣接するＪＦＥＴ領域内に、Ｐ＋領域を導入する。
さらに別の実施形態において、ＭＯＳＦＥＴの製造方法が開示される。本方法は、ドリフト層上にＰ＋型エピタキシャル層を設ける工程と、Ｐ＋型エピタキシャル層上にＮ＋型領域を設ける工程とを含む。ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層が、Ｎ＋型領域の一部にわたって延びるように設けられる。Ｐ＋型ウェルが、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるように形成される。ソース及びゲートは、ゲートがゲート酸化膜層に少なくとも部分的に接触するように設けられる。本方法はまた、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接するＪＦＥＴ領域内に、Ｐ＋領域を設ける工程を含む。
当業者であれば、添付の図面に関連する好適な実施形態に関する以下の詳細な説明を考察すると、本開示の範囲が理解でき、また、その更なる態様が実現できるであろう。
本明細書に組み込まれるとともに本明細書の一部を構成する各添付図面は、本開示のいくつかの態様を例示したものであり、その説明とともに、本開示の原理を明らかにする役割を果たす。
埋め込みチャネルを有する二重注入電界効果型トランジスタ（ＤＩＭＯＳＦＥＴ）である。 ゲート酸化膜界面において電界が低下していない、標準的なＭＯＳＦＥＴセルの別の実施形態である。 一実施形態による、トランジスタデバイスのＪＦＥＴ領域に導入されたＰ＋領域を含む新たな構造を有するトランジスタデバイスを示す。 一実施形態による、トランジスタデバイスのＪＦＥＴ領域内に導入された複数のＰ＋領域を含む新たな構造を有する代替のトランジスタデバイスを示す。 図４Ａは、２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂは、０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｃは、一実施形態によるトランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有し、かつ２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有するＭＯＳＦＥＴの順方向電流伝導分布を示す。 図４Ａ〜４Ｃに示される種々のＭＯＳＦＥＴの順方向ＩＶ曲線のグラフであり、トランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有する提案されたトランジスタ構造が、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同じオン抵抗を示すことを例証している。 図６Ａは、２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。図６Ｂは、０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。図６Ｃは、一実施形態によるトランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有し、かつ２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有するＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。 図７は、図４Ａ〜４Ｃに示される種々のＭＯＳＦＥＴについての、ゲート酸化膜の中央でのゲート酸化膜の上面における電界分布の図であり、トランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有するトランジスタ構造によって、オン抵抗を犠牲にすることなく電界の大幅な低下が達成されていることを示している。
［詳細な説明］
以下に説明する各実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を示すとともに、各実施形態を実行する最良の形態を示している。当業者であれば、以下の説明を添付の図面に照らして考察すると、本開示の概念を理解し、本明細書では特に論じていないこれらの概念の応用を認識するであろう。これらの概念及び応用が本開示及び添付の特許請求の範囲の範疇にあることは理解されるべきである。
本明細書では、様々な要素を説明するために「第１」、「第２」等の語を使用するが、これらの要素はこれらの用語によって限定されるべきではないことは理解されるであろう。これらの語は、要素を互いに区別するためだけに使用されている。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と称することができるし、同様に第２の要素を第１の要素と称することもできる。本明細書で使用する場合、「及び／又は」という語は、関連する記載項目の１つ以上の任意のもの、またそのすべての組み合わせを含む。
層、領域、又は基板といった要素が、別の要素の「上に（ｏｎ）」ある、もしくは「上へと（ｏｎｔｏ）」延びていると述べられている場合、一方の要素が他方の要素の上に直接ある、もしくは上へと直接延びていることも可能であるし、又は介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、もしくは「上へと直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びていると述べられている場合は、介在する要素は存在しない。同様に、層、領域、又は基板といった要素が、別の要素の「上方に（ｏｖｅｒ）」ある、もしくは「上方を（ｏｖｅｒ）」延びていると述べられている場合、一方の要素が他方の要素の上方に直接ある、もしくは上方へと直接延びていることも可能であるし、又は介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上方に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」ある、もしくは「上方を直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びていると述べられている場合は、介在する要素は存在しない。また、ある要素が別の要素に「接続されている」又は「結合されている」と述べられている場合、一方の要素が他方の要素に直接に接続又は結合されていることも可能であるし、又は介在する要素が存在してもよいことは理解されよう。一方、ある要素が別の要素に「直接接続されている」又は「直接結合されている」と述べられている場合には、介在する要素が存在しない。
本明細書では、「下方に」、「上方に」、「上部の」、「下部の」、「水平方向の」、又は「垂直方向の」といった相対的な用語が、図面に示されているように、ある要素、層、又は領域の別の要素、層又は領域に対する位置関係を説明するために使用され得る。これらの語及び上述した語は、各図に示されているデバイスの向きに加えて、異なる向きも含むことを意図していることは理解されよう。
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、本開示を限定するためのものではない。本明細書で使用するように、単数形の冠詞「１つの（ａ／ａｎ）」及び「その（ｔｈｅ）」は、文脈でそうではないことを明確に示していない限り、複数形も含むことが意図される。さらに、「備える」「備えている」「含む」、及び／又は「含んでいる」という語は、本明細書で使用する場合、説明される特徴、整数、工程、動作、要素、及び／又は構成部品の存在を明示するが、１つ以上の他の特徴、整数、工程、動作、要素、構成部品、及び／又はこれらの集まりの存在又は追加を排除するものではないことは理解されよう。
特に定義がなされていない限り、本明細書で使用する全ての語（技術用語及び科学用語を含む）は、本開示が属する技術分野の当業者が通常理解している意味と同じ意味を有する。さらに、本明細書で使用する語は、本明細書の文脈及び従来技術におけるこれらの語の意味と整合性のある意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的又は過度に形式的な意味で解釈されるものではないと理解されよう。
ゲート酸化膜界面において電界を低下させ、これによりデバイスの信頼性の向上をもたらすＭＯＳＦＥＴ構造が必要とされている。この問題に対処する手法の１つとして、ＪＦＥＴギャップを狭めることが挙げられる。しかしながら、従来のＭＯＳＦＥＴデバイス上でＪＦＥＴギャップを（順電圧降下を犠牲にせずに）狭めることは、高電界をかけている状況下でのデバイス信頼性を向上させることはできるが、故障をなくすことはできないということを、本発明の発明者は認識してきた。
本開示は、ゲート酸化膜界面において電界を低下させて、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作下での故障又は信頼性の問題を大幅に低減する、もしくは解消するために、新規な構造を有するトランジスタデバイスに関する。ある好適な実施形態において、トランジスタデバイスはＭＯＳＦＥＴデバイスであり、より好適には炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、より一般的には、トランジスタデバイスは、トランジスタを有する任意の種類のデバイス（例えばパワーＭＯＳＦＥＴ、二重分化電界効果トランジスタ（ｄｏｕｂｌｅ ｄｉｆｆｅｒｅｎｔｉａｔｅｄ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＤＭＯＳＦＥＴ）、トレンチゲート型金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）であってもよい。
一実施形態において、ゲート酸化膜において電界を低下させたトランジスタデバイスが開示される。トランジスタデバイスは、ゲートと、ソースと、ドレインとを備え、ゲートは少なくとも部分的にゲート酸化膜層の上にある。トランジスタデバイスは、ゲート酸化膜上における電界を低下させるために、トランジスタデバイスのＪＦＥＴ領域内に少なくとも１つのＰ＋領域を有する。トランジスタデバイス内で発生し得る材料欠陥が存在するために、ゲート酸化膜内の高電界が、その欠陥箇所又はその周囲で強められることがある。この電界を低下させることにより、特にドレインが高い正バイアスの状況下に置かれる長時間の阻止動作中に、欠陥がトランジスタデバイスの信頼性に対してもたらす影響を大幅に減少させることができる。炭化ケイ素ＭＯＳＦＥＴでは、信頼性を保証するために、定格電圧でのゲートの電界を１ＭＶ／ｃｍ未満に低下させることが望ましい場合がある。
別の実施形態において、トランジスタデバイスは、ゲートと、ソースと、ドレインとを有し、第１導電型の第１エピタキシャル層と、第１エピタキシャル層の上にある第２導電型の第２エピタキシャル層と、トランジスタデバイスの第１面に隣接する埋め込みチャネル層とを備える。埋め込みチャネル層は、第２エピタキシャル層の一部にわたって延びており、ゲート酸化膜層により少なくとも部分的に覆われる。トランジスタデバイスはまた、第１エピタキシャル層から下方に向かってトランジスタデバイスの本体内へある深さまで延びる第１導電型のウェル領域と、ウェル領域に隣接するＪＦＥＴ領域と、ウェル領域の下方にあるドリフト層とを含む。
当該デバイスのＪＦＥＴ領域内には、第１導電型の独立した領域が導入されており、これは一実施形態ではＰ＋領域であってもよい。一実施形態において、Ｐ＋領域はＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。ＪＦＥＴ領域内に導入されたＰ＋領域はＰ＋ウェル領域より浅くてもよく、これにより電流の広がり抵抗も低減される。
本開示の様々な実施形態を具体的に説明する前に、発明者によって行われた、本明細書で開示されたトランジスタデバイスをより深く理解することを可能にする調査研究について考察する。
図１は、ゲート酸化膜界面において電界を低下させないＭＯＳＦＥＴデバイス１０を示す。図１において、ＭＯＳＦＥＴデバイス１０は、従来のＤＭＯＳＦＥＴである。従来のＤＭＯＳＦＥＴ１０は、半導体本体２０上に位置するソース１２、ゲート１４、及びドレイン１６を備え、ゲート１４がゲート領域を絶縁する酸化膜層１８の上にある状態である。ＤＭＯＳＦＥＴ１０はＰ＋型ウェル２２を備える。Ｐ＋型ウェル２２は、半導体本体２０内において約０．５ミクロン（μｍ）の深さまで注入されており、適切なレベル、一実施形態では例えば約５×１０１８ｃｍ−３と５×１０２０ｃｍ−３の間のレベルにドープされるが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域２４は、適切なレベル、一実施形態では例えば約５×１０１９ｃｍ−３にドープされるが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域２４はＰ＋型ウェル２２に隣接しており、Ｐ＋型ウェル２２と埋め込みチャネル２６との間に位置する。埋め込みチャネル２６は、ソース領域２４、Ｐ＋型ウェル２２、及び、半導体本体２０の、活性領域の間にある部分、つまりＪＦＥＴ領域２８にわたって延びている。
ＪＦＥＴ領域２８は一般的に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、Ｐ＋型ウェル２２等、２つのｐ型ウェルの間に位置している。ＪＦＥＴ領域は一般的に、ゲート電圧を印加することによって各Ｐ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域２８は、Ｎ＋ソース領域２４、チャネル領域２６、Ｎ型ドリフト領域３０、基板、及びドレイン電極１６とともに電子の導電路を構成する。ＪＦＥＴ領域２８は、エピタキシャル成長によって設けられてもよく、イオン注入によって設けられてもよい。特定の実施形態においては、ＪＦＥＴ領域２８は約０．５ミクロン（μｍ）から約１．５ミクロン（μｍ）の範囲の厚さを有していてもよい。ＤＭＯＳＦＥＴ１０の埋め込みチャネル２６、ＪＦＥＴ領域２８、及び支持ドリフト領域３０は、適切なレベルまでドープされていてもよい。一実施形態において、埋め込みチャネル２６は約１×１０１６ｃｍ−３と１×１０１７ｃｍ−３の間のレベルに、ＪＦＥＴ領域２８は約２×１０１６ｃｍ−３と５×１０１６ｃｍ−３の間のレベルに、支持ドリフト領域３０は約２×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにそれぞれドープされていてもよいが、他のドーパントレベルを用いることもできる。
典型的なＤＭＯＳＦＥＴにおいて、その製造プロセスは、層成長中のドーピングではなくイオン注入を用いることによって、チャネル表面を制御する。イオン注入はＤＭＯＳＦＥＴでは正確に行うことが難しく、得られるデバイスはチャネル移動度が制限される。また、図１に示される従来のＤＭＯＳＦＥＴ１０は、デバイスのＪＦＥＴ領域２８の中央にあるゲート酸化膜に高電界を有する可能性がある。
この高電界が界面物質やゲート酸化膜内の欠陥と組み合わされると、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作状態で、ゲート酸化膜が破壊される結果となり得る。また、図１に示される従来のＤＭＯＳＦＥＴ１０は、ドレインが正バイアスが高い状況下に置かれている長時間の阻止動作中に生じ得るホットキャリア注入による悪影響を受ける可能性もある。
図２は、ゲート酸化膜界面において電界を低下させない、標準的なＤＭＯＳＦＥＴセルの別の実施形態を示す。図２において、ＤＭＯＳＦＥＴ３２は、ＤＭＯＳＦＥＴの本体上に位置するソース３４、ゲートコンタクト３６、及びドレイン３８を備え、ゲートコンタクト３６がゲート領域を絶縁する酸化膜層４０の上にある状態である。ＤＭＯＳＦＥＴ３２はＮ型支持ドリフト層４２及びＮ＋基板４４を備えていてもよく、一実施形態では、Ｎ＋基板４４は炭化ケイ素基板であってもよい。ＤＭＯＳＦＥＴ３２はまた、少なくとも１つのＰ＋領域４６と、少なくとも１つのＮ＋領域４８とを備えていてもよい。ＤＭＯＳＦＥＴはまた、少なくとも１つのＰ＋領域４６を有するＤＭＯＳＦＥＴ３２の本体内へと注入された、少なくとも１つのＰ＋型ウェル領域５０も備えていてもよい。少なくとも１つのＮ＋ソース領域４８は適切なレベル（一実施形態では例えば約５×１０１９ｃｍ−３）にドープされていてもよく、少なくとも１つのＰ＋領域４６に隣接している。ＪＦＥＴ領域５２は酸化膜層４０の下にあり、適切なレベル、一実施形態では例えば約２×１０１６ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにドープされる。ＤＭＯＳＦＥＴ３２の支持ドリフト領域５２も適切なレベル（一実施形態では例えば約２×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベル）にドープされていてもよく、基板４４（任意の材料で形成され得るが、一実施形態ではＮ＋炭化ケイ素基板であってもよい）によって、ドレイン３８に至るまで支持される。
典型的な従来技術のＤＭＯＳＦＥＴにおいて、その製造プロセスは、層成長中のドーピングではなくイオン注入を用いることによって、チャネル表面を制御する。イオン注入はＤＭＯＳＦＥＴでは正確に行うことが難しく、得られるデバイスはチャネル移動度が制限される。また、図２に示されているＤＭＯＳＦＥＴ３２は、デバイスのＪＦＥＴ領域５２の中央にあるゲート酸化膜において、高電界を有する可能性がある。この高電界が界面物質やゲート酸化膜内の欠陥と組み合わされると、ドレインが正バイアスが高い状況下に置かれている長時間の阻止動作状態で、ゲート酸化膜が破壊される結果となり得る。また、図２に示されるＤＭＯＳＦＥＴ３２は、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に生じ得るホットキャリア注入による悪影響を受ける可能性もある。
図１及び図２に示した従来技術のＭＯＳＦＥＴデバイスは、ゲート酸化膜界面における電界を低下させるとともに、逆バイアスがかかった動作中での偶発的な電圧を阻止する能力を持ちながら、オン状態での電流の流れの最大値を増大させるトランジスタの設計へと改変する共通の要求を示している。例示のために、図１〜３に示されるデバイスの基板とドリフト層はそれぞれ炭化ケイ素（ＳｉＣ）で形成されていることが想定されているが、他の半導体材料を用いてもよい。
ゲート酸化膜界面における高電界に対処する手法の１つとして、ＪＦＥＴギャップを狭めることが挙げられる。しかしながら、従来のＭＯＳＦＥＴデバイス上でＪＦＥＴギャップを（順電圧降下を犠牲にせずに）狭めることは、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中でのデバイスの信頼性を向上させることはできるが、故障をなくすことはできないということを、本発明の発明者は認識してきた。
ゲート酸化膜界面において電界を低下させて、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中における故障をなくすために、新規のトランジスタ構造が提案される。ＪＦＥＴ領域内に、少なくとも１つの独立したＰ＋領域が導入される。一実施形態において、この少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。また、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域はＰ＋ウェル領域より浅くてもよく、これによって電流の広がり抵抗も低減される。
次に、図３Ａを参照すると、提案された新規な構造が示されている。図３Ａは、少なくとも１つのＰ＋領域をＪＦＥＴ領域に導入したために、ゲート酸化膜界面において電界が低下しているデバイスを示す。図３Ａには正方形又は矩形として描かれているが、ＪＦＥＴ領域に導入された少なくとも１つのＰ＋領域は任意の形状とすることができる。また、ＪＦＥＴ領域に導入されたＰ＋領域（又は複数のＰ＋領域）は、ＪＦＥＴ領域の表面と同一面上にあってもよいし、ＪＦＥＴ領域の上面よりも下方にあってもよい。
図３Ａにおいて、本デバイスはＤＭＯＳＦＥＴであるが、ソース、ゲート、ゲート酸化膜層、Ｐ＋ウェル、及びＪＦＥＴ領域を有する、ＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＩＧＢＴ等を含むがこれらに限定されない任意の種類のデバイスであってもよい。図１に示される従来のＤＭＯＳＦＥＴのように、この新たな構造はソース３４及びゲートコンタクト３６を備え、ゲートコンタクト３６がゲート領域を絶縁する酸化膜層４０の上にある。本デバイスはＰ＋型ウェル５０を備える。Ｐ＋型ウェル５０は、デバイス内において約０．５ミクロン（μｍ）の深さまで注入されており、適切なレベル、一実施形態では例えば約５×１０１８ｃｍ−３と５×１０２０ｃｍ−３の間のレベルにドープされているが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域４８は適切なレベル（一実施形態では例えば約５×１０１９ｃｍ−３であるが、他のドーパントレベルを用いることもできる）にドープされており、Ｐ＋ウェル５０に隣接しており、Ｐ＋型ウェル５０と埋め込みチャネル５４との間に位置する。埋め込みチャネル５４はデバイスの活性領域の間にある部分、つまりＪＦＥＴ領域５２にわたって延びていてもよい。
ＪＦＥＴ領域５２のようなＪＦＥＴ領域は一般的に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間、もしくはＰ＋型ウェル５０等のＰ＋型ウェルの内部に位置している。ＪＦＥＴ領域は一般的に、ゲート電圧を印加することによってＰ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域５２は、Ｎ＋ソース領域４８、チャネル領域５４、Ｎ型ドリフト領域４２、基板、及びドレイン（図３Ａには示さず）と共に電子の導電路を構成する。ＪＦＥＴ領域５２は、エピタキシャル成長によって設けられてもよく、イオン注入によって設けられてもよい。特定の実施形態において、ＪＦＥＴ領域５２は約０．５ミクロン（μｍ）から約１．５ミクロン（μｍ）の範囲の厚さを有していてもよい。
本デバイスの埋め込みチャネル５４、ＪＦＥＴ領域５２、及び支持ドリフト領域４２は、適切なレベルまでドープされていてもよい。一実施形態において、埋め込みチャネル５４は約１×１０１６ｃｍ−３と１×１０１７ｃｍ−３の間のレベルに、ＪＦＥＴ領域５２は約１×１０１６ｃｍ−３と５×１０１７ｃｍ−３の間のレベルに、支持ドリフト領域４２は約１×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにそれぞれドープされていてもよいが、他のドーパントレベルを用いることもできる。
新たに提案されたデバイスでは、図３Ａに示されているように、ＪＦＥＴ領域５２内に、少なくとも１つの独立したＰ＋領域４６’、例えば独立したＰ＋領域４６’が導入される。図３Ａでは正方形又は矩形として描かれているが、ＪＦＥＴ領域５２に導入された少なくとも１つの独立したＰ＋領域４６’は任意の形状とすることができる。また、ＪＦＥＴ領域５２に導入された少なくとも１つの独立したＰ＋領域４６’は、ＪＦＥＴ領域５２の表面と同一面上にあってもよく、あるいはＪＦＥＴ領域５２の上面よりも下方にあってもよい。一実施形態において、独立したＰ＋領域４６’は、アルミニウムを約１×１０１８ｃｍ−３以上のドープで注入することによって形成されてもよい。一実施形態において、独立したＰ＋領域４６’はＪＦＥＴ領域５２のほぼ中央に導入され、ソース３４に接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。ＪＦＥＴ領域５２内に導入された独立したＰ＋領域４６’はＰ＋型ウェル領域５０より浅くてもよく、これによって電流の広がり抵抗も低減される。
一実施形態において、独立したＰ＋領域４６’はデバイス内に向かって深さが約０．２ミクロン（μｍ）であるが、他の深さを用いてもよい。また、一実施形態において、ＪＦＥＴ領域５２内に導入された独立したＰ＋領域４６’は、幅が０．５ミクロン（μｍ）と１．０ミクロン（μｍ）の間であってもよいが、他の幅を使用してもよい。図３に示されるように、独立したＰ＋領域４６’は、シミュレーションの目的のみに使用されるオーミック接触（独立したＰ＋領域４６’内に四角で示されている）を有していてもよい。実施の際は、独立したＰ＋領域４６’はソース３４に短絡される。
図３Ｂは、ＪＦＥＴ領域５２内に導入された複数のＰ＋領域４６’，４６”を備える、新規な構造を有する代替のトランジスタデバイスを示す。図３Ｂには、ＪＦＥＴ領域５２内に導入されたＰ＋領域（４６’，４６”）が２つあるが、任意の数のＰ＋領域４６’，４６”をＪＦＥＴ領域５２内に導入してもよい。種々の実施形態において、Ｐ＋領域４６’，４６”は、様々な形状を有することができ、ＪＦＥＴ領域５２の上面の下方に異なる注入プロファイルを有することも可能である。図３Ｂの実施形態では、Ｐ＋領域４６’，４６”はＪＦＥＴ領域５２の上面の下方にある。特に、一実施形態において、Ｐ＋領域４６’又はＰ＋領域４６”がソース３４に短絡されている限り、１つ以上のＰ＋領域４６’，４６”をＪＦＥＴ領域５２の上面に向かって不純物濃度が低くなる（ｒｅｔｒｏｇｒａｄｅ）ように構成することによって、ＭＯＳ界面に対するイオン注入損傷を低減することが可能である。
図４Ａ〜４Ｃは、種々のデバイスの順方向電流伝導分布を示したものである。図４Ａは、約２．６ミクロン（μｍ）という典型的なＪＦＥＴギャップを有する、対照用の従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂは、約０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する、対照用のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂから分かるように、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴによって、対照用の従来のＭＯＳＦＥＴと比較して、広がり抵抗が大幅に増大する。これは、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴは、狭いＪＦＥＴ領域において伝導の妨げになる部分を発生させてしまうことを意味する。図４Ｃは、ＪＦＥＴギャップ内に導入されたＰ＋領域と、約２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップとを有する提案された構造のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｃから分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を備える提案された構造を有するＭＯＳＦＥＴは、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴに伴う広がり抵抗の上昇がなく、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴにより近いものとなっている。
さらに、図５から分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスはまた、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同じオン抵抗を示している。図５は、図４Ａ〜４Ｃに示すデバイスの各々についてドレイン電圧対ドレイン電流密度を測定した際の順方向ＩＶ特性を示したものである。図５から分かるように、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴは、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと比べてオン抵抗が低く、一方、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスはまた、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同等のオン抵抗を示す。
図６Ａ〜６Ｃは、対照用のＧ２−１２００Ｖ ＤＭＯＳＦＥＴと比較した、図４Ａ〜４Ｃに示すデバイスの等電界線（ｅｌｅｃｔｒｉｃａｌ ｆｉｅｌｄ ｃｏｎｔｏｕｒ）を示す。このシミュレーションでは９６０ボルトのドレイン電圧を使用した。図６Ａ〜６Ｃから分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスは、標準的なＪＦＥＴギャップを有する従来のＤＭＯＳＦＥＴと比べて、ゲート酸化膜界面において電界が低下している（図６Ｃ）。
このことは、ゲート酸化膜の上面及びゲート酸化膜の中央での電界分布を示した図７でも見受けられる。図７から分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案された構造において、オン抵抗を全く犠牲にせずに電界の大幅な低下が達成されている。
図３の提案された構造は、種々の標準的な技術のいずれかに従って製造されてもよい。同様に、ＪＦＥＴ領域５２内に導入されたＰ＋領域４６’は、本開示の一実施形態において種々の標準的な技術のいずれかに従って形成されてもよい。そのプロセスを通じて、例示的な材料、ドーピング型、ドーピングレベル、構造の寸法、及び選択された代替物が概説されている。これらの態様は単に例証のためのものであり、本明細書で開示された概念及び後に続く特許請求の範囲は、これらの態様に限定されない。
本明細書で説明されている改良されたトランジスタ構造の製造方法は、従来技術のＤＭＯＳＦＥＴに効果的に使用されてきた技術を向上させるものである。しかしながら、従来使われてきた方法は、トランジスタデバイスがそのＪＦＥＴ領域内に導入されたＰ＋領域を備えるという事実を説明するために改変されている。上述したように、本発明に係るＭＯＳＦＥＴは、任意選択的に、公知の手段により形成された炭化ケイ素基板を備えていてもよい。再び図２及び図３を参照すると、４Ｈ−ＳｉＣからなるドリフト領域層４２を、基板４４上にエピタキシャル成長させる。本方法は、第１導電型、好適にはＰ＋型のドープされたウェル領域５０を少なくとも１つ形成することを含む。ウェル領域５０は任意の一般的な技術によって形成可能であるが、好ましくはドーパントをデバイス内に、デバイスの上部から下方に向かって１ミクロン（μｍ）よりも深い深さまで注入することによって形成される。この第１層５０上には、第２導電型（例えば一実施形態ではＮ＋型）の第２層４８が形成される。この時点で、トランジスタデバイスの本体は、上部から底部への電流導通を制御するための、好ましくは炭化ケイ素からなる半導体層を備える。
先に構造要素４６，４８，５０，５２をイオン注入によって形成し、次に上面に層５４をエピタキシーによって成長させる。埋め込みチャネル層５４をエピタキシーによって形成し、埋め込みチャネル層５４は、Ｐ＋型ウェル５０とＮ＋ソース領域４８の上方にある領域において、選択的にエッチングされる。これは、これらの層とのコンタクトを形成するためである。その後、チャネル５４を二酸化ケイ素等のゲート絶縁層（ゲート酸化膜４０）で覆い、その上にゲートコンタクト３６が形成される。次に、任意の既知の方法に従って、ＪＦＥＴ領域内に第１導電型の領域を導入する。一実施形態ではこの第１導電型の領域はＰ＋領域である。この種のトランジスタと同様に、ソースコンタクト３４及びドレインコンタクト３８を設けることによってトランジスタデバイスが完成する。
本明細書で説明されている方法を用いて、ゲート酸化膜界面において電界を低下させるためにＪＦＥＴ領域内に導入されたＰ＋領域を備える他のトランジスタを製造することも可能である。したがって、本発明は種々のＭＯＳＦＥＴに限定されるものではなく、絶縁ゲートバイポーラトランジスタや金属酸化物半導体制御サイリスタに等しく適用可能である。これらのデバイスのすべてにおいて、製造に用いられる半導体材料は炭化ケイ素が好適であるが、本発明はこのようなものに限定されない。
当業者であれば、本開示の好適な実施形態の改良や改変を認識するであろう。このような改良や改変はすべて、本明細書にて開示された概念及び以下に続く特許請求の範囲の範囲内であるとみなされる。
本明細書で開示された構造を製造するのに用いられ得る方法の例には、以下に記す方法が含まれるが、これに限定されない：トランジスタデバイスの製造方法であって、ゲートがゲート酸化膜層に少なくとも部分的に接触するように、ソース及びゲートを設ける工程と、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内に少なくとも１つのＰ＋領域を設ける工程とを含み、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域がゲート酸化膜において電界を低下させる、トランジスタデバイスの製造方法。また、一実施形態において、トランジスタデバイスの本体は炭化ケイ素を含んでいてもよい。一実施形態において、本方法は上記で開示した方法のいずれを含んでいてもよく、少なくとも１つのＰ＋領域はＪＦＥＴ領域のほぼ中央に設けられる。さらに別の実施形態において、本方法は上記で開示した方法のいずれかを含んでいてもよく、さらに、少なくとも１つのＰ＋領域をソースに接続することを含んでいてもよい。一実施形態において、少なくとも１つのＰ＋領域の深さは約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間の深さであり、少なくとも１つのＰ＋領域の幅は約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間の幅である。この開示された方法は、約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間のＪＦＥＴ領域の幅を与えてもよい。
上述の方法に加えて、トランジスタデバイスの製造方法は、基板上にドリフト層を設ける工程と、ドリフト層上にウェル領域を注入する工程と、第１エピタキシャル層を、該第１エピタキシャル層がウェル領域の少なくとも一部を覆うように設ける工程と、第１エピタキシャル層上に第２エピタキシャル層を設ける工程と、第２エピタキシャル層の一部の上方に埋め込みチャネル層を設ける工程と、ゲートがゲート酸化膜に少なくとも部分的に接触するように、ソース及びゲートを設ける工程と、ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内に、少なくとも１つのＰ＋領域を設ける工程とを含んでいてもよい。
別の実施形態において、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域は、ゲート酸化膜において電界を低下させる。別の実施形態において、トランジスタデバイスの本体は炭化ケイ素を含んでいてもよい。一実施形態において、少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に設けられる。別の実施形態において、本方法は上記で開示した任意の方法を含んでいてもよく、さらに本方法では、少なくとも１つのＰ＋領域をソースに接続することを含む。さらに別の実施形態において、本方法は上記で開示した方法の任意の方法を含んでいてもよく、Ｐ＋領域は深さがウェル領域よりも浅い。一実施形態において、少なくとも１つのＰ＋領域は深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である。別の実施形態において、少なくとも１つのＰ＋領域は幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である。さらに別の実施形態において、ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である。
上述の方法に加えて、ＭＯＳＦＥＴの製造方法は、ドリフト層上にＰ＋型エピタキシャル層を設ける工程と、Ｐ＋型エピタキシャル層上にＮ＋型領域を設ける工程と、ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層を、Ｎ＋型領域の一部にわたって延びるように設ける工程と、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるＰ＋型ウェルを形成する工程と、ゲートがゲート酸化膜に少なくとも部分的に接触するようにソース及びゲートを設ける工程と、ゲート酸化膜において電界を低下させるために、Ｐ＋型ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内にＰ＋領域を設ける工程とを含んでいてもよい。一実施形態において、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域は、ゲート酸化膜において電界を低下させる。別の実施形態において、ＭＯＳＦＥＴの本体は炭化ケイ素を含んでいてもよい。さらに別の実施形態において、少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に設けられる。ＭＯＳＦＥＴの製造方法は、少なくとも１つのＰ＋領域をソースに接続することを含む。一実施形態において、少なくとも１つのＰ＋領域は、深さがＰ＋ウェル領域よりも浅い。別の実施形態において、少なくとも１つのＰ＋領域は深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である。さらに別の実施形態において、少なくとも１つのＰ＋領域は幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である。別の実施形態において、ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である。

Claims (29)

  1. ゲートと、ソースと、ドレインとを備えるトランジスタデバイスであって、前記ゲートはゲート酸化膜に少なくとも部分的に接触しており、前記ゲート酸化膜上における電界を低下させるために、接合型電界効果（ＪＦＥＴ）領域内に、少なくとも１つのＰ＋領域が存在する、トランジスタデバイス。
  2. 前記トランジスタデバイスの本体が炭化ケイ素を含む、請求項１に記載のトランジスタデバイス。
  3. 前記少なくとも１つのＰ＋領域が前記ＪＦＥＴ領域のほぼ中央に設けられる、請求項１に記載のトランジスタデバイス。
  4. 前記少なくとも１つのＰ＋領域が前記ソースに接続され、これによりＭＯＳＦＥＴの前記ドレインを有する側からの電界を効果的に遮蔽する、請求項１に記載のトランジスタデバイス。
  5. 前記少なくとも１つのＰ＋領域は、深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
  6. 前記少なくとも１つのＰ＋領域は、幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
  7. 前記ＪＦＥＴ領域の幅が、約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
  8. ゲート酸化膜と少なくとも部分的に接触しているゲートと、ソースと、ドレインとを有するトランジスタデバイスであって、
    第１導電型の第１エピタキシャル層と、
    前記第１エピタキシャル層の上にある第２導電型の第２エピタキシャル層と、
    前記トランジスタデバイスの第１面に隣接する埋め込みチャネル層であって、前記第２エピタキシャル層の一部にわたって延びており、前記ゲート酸化膜により少なくとも部分的に覆われる埋め込みチャネル層と、
    前記第１エピタキシャル層から下方に向かって前記トランジスタデバイスの本体内へある深さまで延びる前記第１導電型のウェル領域と、
    前記ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域と、
    前記ウェル領域の下方にあるドリフト層と、
    前記ＪＦＥＴ領域内に導入された前記第１導電型の領域と
    を備えるトランジスタデバイス。
  9. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域は、前記ゲート酸化膜において電界を低下させる、請求項８に記載のトランジスタデバイス。
  10. 前記トランジスタデバイスはＭＯＳＦＥＴである、請求項８に記載のトランジスタデバイス。
  11. 前記トランジスタデバイスは絶縁ゲートバイポーラトランジスタである、請求項８に記載のトランジスタデバイス。
  12. 前記トランジスタデバイスは金属酸化物半導体制御サイリスタである、請求項８に記載のトランジスタデバイス。
  13. 前記第１導電型はＰ＋型であり、前記第２導電型はＮ＋型である、請求項８に記載のトランジスタデバイス。
  14. 前記トランジスタデバイスの本体は炭化ケイ素を含む、請求項８に記載のトランジスタデバイス。
  15. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域はＰ＋領域であり、かつ、前記ＪＦＥＴ領域のほぼ中央に導入される、請求項８に記載のトランジスタデバイス。
  16. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域はＰ＋領域であり、かつ、前記ソースに接続されており、これにより、前記トランジスタデバイスの前記ドレインを有する側からの電界を効果的に遮蔽する、請求項８に記載のトランジスタデバイス。
  17. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域はＰ＋領域であり、かつ、深さが前記ウェル領域よりも浅い、請求項８に記載のトランジスタデバイス。
  18. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域はＰ＋領域であり、かつ、深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である、請求項８に記載のトランジスタデバイス。
  19. 前記ＪＦＥＴ領域内に導入された前記第１導電型の領域はＰ＋領域であり、かつ、幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である、請求項８に記載のトランジスタデバイス。
  20. 前記ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である、請求項８に記載のトランジスタデバイス。
  21. ゲートと、ソースと、ドレインとを有し、前記ゲートはゲート酸化膜に少なくとも部分的に接触するＭＯＳＦＥＴであって、
    Ｐ＋型エピタキシャル層と、
    前記Ｐ＋型エピタキシャル層の上にあるＮ＋型領域と、
    前記ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層であって、前記Ｎ＋型領域の一部にわたって延びる埋め込みチャネル層と、
    前記Ｐ＋型エピタキシャル層から下方に向かって前記ＭＯＳＦＥＴの本体内へある深さまで延びるＰ＋型ウェルと、
    前記Ｐ＋ウェルに隣接する接合型電界効果（ＪＦＥＴ）領域と、
    前記ゲート酸化膜上における電界を低下させるために、前記ＪＦＥＴ領域内にあるＰ＋領域と
    を備えるＭＯＳＦＥＴ。
  22. 前記ＭＯＳＦＥＴの本体は炭化ケイ素を含む、請求項２１に記載のＭＯＳＦＥＴ。
  23. 前記Ｐ＋領域は前記ＪＦＥＴ領域のほぼ中央に位置する、請求項２１に記載のＭＯＳＦＥＴ。
  24. 前記Ｐ＋領域は前記ソースに接続されており、これにより前記ＭＯＳＦＥＴの前記ドレインを有する側からの電界を効果的に遮蔽する、請求項２１に記載のＭＯＳＦＥＴ。
  25. 前記Ｐ＋領域は深さが前記Ｐ＋ウェルよりも浅い、請求項２１に記載のＭＯＳＦＥＴ。
  26. 前記Ｐ＋領域は深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である、請求項２１記載のＭＯＳＦＥＴ。
  27. 前記Ｐ＋領域は幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である、請求項２１に記載のＭＯＳＦＥＴ。
  28. 前記ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である、請求項２１に記載のＭＯＳＦＥＴ。
  29. 前記ＭＯＳＦＥＴは前記ゲート酸化膜における電界を低下させる、請求項２１に記載のＭＯＳＦＥＴ。
JP2015550412A 2012-12-28 2013-12-04 ゲート酸化膜層において電界を低下させた半導体デバイス Active JP6475635B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/730,133 US9530844B2 (en) 2012-12-28 2012-12-28 Transistor structures having reduced electrical field at the gate oxide and methods for making same
US13/730,133 2012-12-28
PCT/US2013/073093 WO2014105372A1 (en) 2012-12-28 2013-12-04 Semiconductor devices having reduced electric field at a gate oxide layer

Publications (3)

Publication Number Publication Date
JP2016506081A true JP2016506081A (ja) 2016-02-25
JP2016506081A5 JP2016506081A5 (ja) 2017-01-26
JP6475635B2 JP6475635B2 (ja) 2019-02-27

Family

ID=49841838

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015550412A Active JP6475635B2 (ja) 2012-12-28 2013-12-04 ゲート酸化膜層において電界を低下させた半導体デバイス

Country Status (6)

Country Link
US (2) US9530844B2 (ja)
EP (2) EP2939271B1 (ja)
JP (1) JP6475635B2 (ja)
KR (1) KR101735230B1 (ja)
CN (1) CN105103297B (ja)
WO (1) WO2014105372A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019519916A (ja) * 2016-05-23 2019-07-11 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素金属酸化物半導体（ｍｏｓ）デバイスセルにおける電界シールド
WO2021038787A1 (ja) * 2019-08-29 2021-03-04 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
CN104584221B (zh) * 2013-02-13 2017-04-19 富士电机株式会社 半导体装置
US10062749B2 (en) 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
US9685550B2 (en) 2014-12-26 2017-06-20 Fairchild Semiconductor Corporation Silicon carbide (SiC) device with improved gate dielectric shielding
CN105023939A (zh) * 2015-04-08 2015-11-04 四川大学 一种新型的栅下阱结构4H-SiCMOSFET器件
CN107275393A (zh) * 2016-04-08 2017-10-20 株洲中车时代电气股份有限公司 碳化硅mosfet器件及其制备方法
JP6593294B2 (ja) * 2016-09-28 2019-10-23 トヨタ自動車株式会社 半導体装置
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
CN108831835A (zh) * 2018-06-22 2018-11-16 重庆平伟实业股份有限公司 功率半导体器件的形成方法
CN109065623B (zh) * 2018-06-22 2021-03-02 中国电子科技集团公司第五十五研究所 一种碳化硅金属氧化物半导体场效应晶体管及其制造方法
CN110718452A (zh) 2018-07-12 2020-01-21 创能动力科技有限公司 碳化硅器件及其制造方法
US10818662B2 (en) * 2018-09-19 2020-10-27 Alpha And Omega Semiconductor (Cayman) Ltd. Silicon carbide MOSFET with source ballasting
US11728422B2 (en) * 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
CN110676173B (zh) * 2019-12-03 2020-03-17 上海瞻芯电子科技有限公司 半导体器件结构及其形成方法
CN113130647B (zh) * 2019-12-30 2023-01-13 比亚迪半导体股份有限公司 碳化硅器件及其制备方法和半导体器件
CN113140633B (zh) * 2020-01-17 2022-05-24 张清纯 一种半导体器件及其制造方法
IT202000015076A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione
JP2023535019A (ja) * 2020-07-24 2023-08-15 ウルフスピード インコーポレイテッド 改善された耐久性を有する縦型ｓｉｃ半導体デバイス
CN111933710B (zh) * 2020-08-03 2023-04-07 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件
EP4009375B1 (en) * 2020-12-03 2024-03-06 Hitachi Energy Ltd Power semiconductor device and a method for producing a power semiconductor device
EP4064362A1 (en) 2021-03-22 2022-09-28 Hitachi Energy Switzerland AG Power semiconductor device
US11830943B2 (en) 2021-07-26 2023-11-28 Analog Power Conversion LLC RF SiC MOSFET with recessed gate dielectric
CN113707722B (zh) * 2021-10-26 2022-02-18 北京世纪金光半导体有限公司 基于自对准的半导体器件及其制作方法
CN114464671B (zh) * 2022-04-11 2022-07-01 江苏长晶浦联功率半导体有限公司 一种改善栅电容特性的超结mosfet

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142972A (ja) * 1989-08-30 1991-06-18 Siliconix Inc 組込み電圧クランプを有する閉止型セルトランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JP2004022693A (ja) * 2002-06-14 2004-01-22 Toshiba Corp 半導体装置
JP2004193578A (ja) * 2002-11-29 2004-07-08 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2011258635A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK157272C (da) 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
JPS60196975A (ja) 1984-08-24 1985-10-05 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ
US4803533A (en) 1986-09-30 1989-02-07 General Electric Company IGT and MOSFET devices having reduced channel width
JPH03142912A (ja) 1989-10-30 1991-06-18 Elna Co Ltd 電解コンデンサ用アルミニウム箔のエッチング方法
IT1247293B (it) 1990-05-09 1994-12-12 Int Rectifier Corp Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione
JPH04239718A (ja) 1991-01-23 1992-08-27 Toshiba Mach Co Ltd 電子ビーム描画装置
JP2750986B2 (ja) 1992-10-27 1998-05-18 尚茂 玉蟲 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
US5474946A (en) 1995-02-17 1995-12-12 International Rectifier Corporation Reduced mask process for manufacture of MOS gated devices
JP3272242B2 (ja) * 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4075150B2 (ja) 1998-03-20 2008-04-16 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
WO1997029518A1 (de) * 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
US6084268A (en) * 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
US5844259A (en) * 1996-03-19 1998-12-01 International Rectifier Corporation Vertical conduction MOS controlled thyristor with increased IGBT area and current limiting
EP0865085A1 (en) * 1997-03-11 1998-09-16 STMicroelectronics S.r.l. Insulated gate bipolar transistor with high dynamic ruggedness
US6031265A (en) 1997-10-16 2000-02-29 Magepower Semiconductor Corp. Enhancing DMOS device ruggedness by reducing transistor parasitic resistance and by inducing breakdown near gate runners and termination area
DE19830332C2 (de) * 1998-07-07 2003-04-17 Infineon Technologies Ag Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
JP2001077354A (ja) * 1999-08-31 2001-03-23 Miyazaki Oki Electric Co Ltd 縦型絶縁ゲート半導体装置
US6504176B2 (en) 2000-04-06 2003-01-07 Matshushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP4029595B2 (ja) * 2001-10-15 2008-01-09 株式会社デンソー ＳｉＣ半導体装置の製造方法
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4049095B2 (ja) 2003-12-25 2008-02-20 日産自動車株式会社 半導体装置及びその製造方法
JP4237086B2 (ja) 2004-03-22 2009-03-11 関西電力株式会社 電圧制御型半導体装置
US7661110B2 (en) 2004-10-29 2010-02-09 At&T Intellectual Property I, L.P. Transaction tool management integration with change management
US7569900B2 (en) 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
JP4930894B2 (ja) 2005-05-13 2012-05-16 サンケン電気株式会社 半導体装置
US7504676B2 (en) * 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
DE102006036347B4 (de) 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
US20080157117A1 (en) 2006-12-28 2008-07-03 Mcnutt Ty R Insulated gate bipolar transistor with enhanced conductivity modulation
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8866150B2 (en) 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
CN101569015B (zh) * 2007-10-15 2011-01-05 松下电器产业株式会社 半导体装置及其制造方法
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US7795691B2 (en) 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US8008747B2 (en) 2008-02-28 2011-08-30 Alpha & Omega Semiconductor, Ltd. High power and high temperature semiconductor power devices protected by non-uniform ballasted sources
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US7816229B2 (en) 2008-09-30 2010-10-19 Infineon Technologies Austria Ag Semiconductor device with channel stop trench and method
US7829402B2 (en) 2009-02-10 2010-11-09 General Electric Company MOSFET devices and methods of making
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8829614B2 (en) 2009-08-31 2014-09-09 Alpha And Omega Semiconductor Incorporated Integrated Schottky diode in high voltage semiconductor device
US8563986B2 (en) 2009-11-03 2013-10-22 Cree, Inc. Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
IT1401754B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
WO2012105611A1 (ja) 2011-02-02 2012-08-09 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP5687128B2 (ja) 2011-05-06 2015-03-18 三菱電機株式会社 半導体装置およびその製造方法
JP2012243966A (ja) 2011-05-20 2012-12-10 Sumitomo Electric Ind Ltd 半導体装置
JP5869291B2 (ja) 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP2014022708A (ja) 2012-07-17 2014-02-03 Yoshitaka Sugawara 半導体装置とその動作方法
CN104221152B (zh) 2012-07-18 2017-10-10 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN102832248A (zh) * 2012-09-10 2012-12-19 西安电子科技大学 基于半超结的碳化硅mosfet及制作方法
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
JP6219045B2 (ja) 2013-03-22 2017-10-25 株式会社東芝 半導体装置およびその製造方法
US20150263145A1 (en) 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
US20150311325A1 (en) 2014-04-23 2015-10-29 Cree, Inc. Igbt structure on sic for high performance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142972A (ja) * 1989-08-30 1991-06-18 Siliconix Inc 組込み電圧クランプを有する閉止型セルトランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JP2004022693A (ja) * 2002-06-14 2004-01-22 Toshiba Corp 半導体装置
JP2004193578A (ja) * 2002-11-29 2004-07-08 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
JP2011060930A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2011258635A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019519916A (ja) * 2016-05-23 2019-07-11 ゼネラル・エレクトリック・カンパニイ 炭化ケイ素金属酸化物半導体（ｍｏｓ）デバイスセルにおける電界シールド
WO2021038787A1 (ja) * 2019-08-29 2021-03-04 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JPWO2021038787A1 (ja) * 2019-08-29 2021-11-25 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP7127748B2 (ja) 2019-08-29 2022-08-30 三菱電機株式会社 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
KR101735230B1 (ko) 2017-05-12
EP2939271B1 (en) 2021-04-21
CN105103297B (zh) 2019-03-01
EP2939271A1 (en) 2015-11-04
WO2014105372A1 (en) 2014-07-03
US20170053987A1 (en) 2017-02-23
CN105103297A (zh) 2015-11-25
US10840367B2 (en) 2020-11-17
EP3840056A1 (en) 2021-06-23
US9530844B2 (en) 2016-12-27
JP6475635B2 (ja) 2019-02-27
KR20150099848A (ko) 2015-09-01
US20140183553A1 (en) 2014-07-03

Similar Documents

Publication Publication Date Title
JP6475635B2 (ja) ゲート酸化膜層において電界を低下させた半導体デバイス
US10886396B2 (en) Transistor structures having a deep recessed P+ junction and methods for making same
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
CN108735817B (zh) 具有沟槽底部中的偏移的SiC半导体器件
JP6066219B2 (ja) 低いソース抵抗を有する電界効果トランジスタデバイス
US8835987B2 (en) Insulated gate bipolar transistors including current suppressing layers
US7723783B2 (en) Semiconductor device
JP5586887B2 (ja) 半導体装置及びその製造方法
US9349797B2 (en) SiC devices with high blocking voltage terminated by a negative bevel
JP2014241435A (ja) 半導体装置
WO2012137659A1 (ja) 半導体装置およびその製造方法
JP5473397B2 (ja) 半導体装置およびその製造方法
JP2010267767A (ja) 半導体装置およびその製造方法
WO2013119548A1 (en) Sic devices with high blocking voltage terminated by a negative bevel
JP2023530711A (ja) ハイブリッド・ゲート構造を有するパワー・デバイス
CN113113464B (zh) 一种半导体器件及其制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180515

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190201

R150 Certificate of patent or registration of utility model

Ref document number: 6475635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250