CN105103297A - 具有栅极氧化物层处减小电场的半导体器件 - Google Patents

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Abstract

半导体器件，例如功率MOSFET、IGBT或MOS晶闸管，例如由SiC制成，具有在栅极氧化物层界面处的减小的电场。在一个实施例中，器件包括栅极（36）、源极（34）和漏极，其中栅极至少部分地接触栅极氧化物层（40）。为了减小在栅极氧化物层上的电场，器件具有在例如N型JFET区的第二相对的导电类型的JFET区（52）内的例如P+型区的第一导电类型的高掺杂区（46’），所述JFET区（52）是例如N型漂移区的所述第二导电类型的漂移区（42）的一部分，位于例如P+型阱的所述第一导电类型的高掺杂阱（50）之间。

Description

具有栅极氧化物层处减小电场的半导体器件
技术领域
本公开涉及晶体管结构，且特别是例如具有在栅极氧化物处减小电场的金属氧化物半导体场效应晶体管（MOSFET）的晶体管结构，以及用于制造这样的晶体管结构的方法。
背景技术
金属氧化物半导体场效应晶体管（MOSFET）是公知的。特别是，功率MOSFET已经被商品化并被预期广泛用在功率系统中。对于传统MOSFET结构，例如在碳化硅（SiC）上的功率MOSFET，一个潜在的问题是在器件的结场效应（JFET）区的中心中的栅极氧化物处的高电场的存在。JFET区通常是可包括N型掺杂剂的N型漂移层的活性部分，并位于两个P型阱之间。JFET区可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区与N+源极区、沟道区、N型漂移区、衬底和漏极电极一起构成电子的传导路径。在高偏置被施加到漏极（接近于操作最大值）且栅极被保持接近地电位的操作条件下，高电场在恰好位于JFET区之上的栅极氧化物中创建。在界面材料和栅极氧化物中的瑕疵可能导致在长期阻塞操作（其中漏极被置于高正偏置下）期间的栅极氧化物故障。其次，传统MOSFET也可能在长期阻塞操作（其中漏极被置于高正偏置下）期间遭受可能的热载流子注入。
发明内容
本公开涉及具有在栅极氧化物界面处的减小的电场的晶体管，因而由于较低的栅极氧化物场而导致在长期阻塞操作（其中漏极被置于高正偏置下）期间的改善的器件可靠性，并导致在长期阻塞操作（其中漏极被置于高正偏置下）期间热载流子注入到栅极氧化物中的可能性的减小。在一个优选实施例中，晶体管器件是MOSFET器件，且甚至更优选地是碳化硅（SiC）MOSFET器件。然而，晶体管器件可以更一般地是具有晶体管（例如功率MOSFET、双注入场效应晶体管（DIMOSFET）、绝缘栅双极晶体管（IGBT）等）的任何类型的器件。
在一个实施例中，公开了具有在栅极氧化物处的减小的电场的晶体管器件。晶体管器件包括栅极、漏极和源极，其中栅极至少部分地在栅极氧化物层的顶上。晶体管器件具有在晶体管器件的JFET区内的P+区，以便减小在栅极氧化物上的电场。晶体管器件可减小在栅极氧化物界面处的电场，并显著减小或消除可能在长期阻塞操作（其中漏极被置于高正偏置下）期间出现的可靠性问题或故障。
在另一实施例中，晶体管器件具有栅极、源极和漏极，并包括第一导电类型的第一外延层、在第一外延层上的第二导电类型的第二外延层以及邻近晶体管器件的第一表面的掩埋沟道层。掩埋沟道层跨越第二外延层的一部分延伸并至少部分地被覆盖有栅极氧化物。晶体管器件还包括从第一外延层向下延伸到晶体管器件的主体内到一深度的第一导电类型的阱区、邻近阱区的JFET区和在阱区之下的漂移层。
在晶体管器件的JFET区内引入在一个实施例中可以是P+区的第一导电类型的分离区。在一个实施例中，P+区基本上在JFET区的中间被引入并连接到源极，其从晶体管器件的漏极侧有效地屏蔽电场。在JFET区内被引入的P+区也可以比P+阱区浅，这也可减轻电流扩展电阻。
在另一实施例中，公开了具有在栅极氧化物处的减小的电场的MOSFET。MOSFET具有栅极、源极和漏极，其中栅极至少部分地与栅极氧化物层接触。MOSFET包括P+外延层和在P+型外延层上的N+型区。MOSFET还包括邻近MOSFET的第一表面的掩埋沟道层，掩埋沟道层跨越N+型区的一部分延伸。MOSFET还包括从P+型外延层向下延伸到MOSFET的主体内到一深度的P+型阱和邻近P+阱的JFET区。MOSFET还包括在JFET区内的P+区，以便减小在栅极氧化物上的电场。
还公开了用于形成具有在栅极氧化物处的减小的电场的器件的方法。在一个实施例中，公开了形成晶体管器件的方法。该方法包括提供源极和栅极，其中栅极至少部分地与栅极氧化物层接触。该方法还公开了提供在邻近P+型阱区的JFET区内的P+区，以便减小在栅极氧化物上的电场。
在另一实施例中，公开了形成晶体管的方法，其包括提供在衬底上的漂移层以及在漂移层上注入阱区。该方法还包括提供第一外延层使得第一外延层覆盖阱区的至少一部分，提供在第一外延层上的第二外延层，以及提供在第二外延层的一部分之上的掩埋沟道层。提供源极和栅极，其中栅极至少部分地与栅极氧化物层接触。该方法还包括在邻近阱区的JFET区内引入P+区。
在又另一实施例中，公开了形成MOSFET的方法。该方法包括提供在漂移层上的P+型外延层以及提供在P+型外延层上的N+型区。提供邻近MOSFET的第一表面的掩埋沟道层，掩埋沟道层跨越N+型区的一部分延伸。形成从P+型阱外延层向下延伸到MOSFET的主体内到一深度的P+型阱。源极和栅极被提供，其中栅极至少部分地与栅极氧化物层接触。该方法还包括提供在邻近P+型阱区的JFET区内的P+区，以便减小在栅极氧化物上的电场。
本领域中的技术人员在阅读了与所附附图相关联的优选实施例的下面的详细描述之后将认识到本公开的范围并实现其中的附加的方面。
附图的简要说明
合并在本说明书中并形成本说明书的一部分的所附附图图示本公开的几个方面，且连同本描述一起用来解释本公开的原理。
图1是具有掩埋沟道的双注入场效应晶体管（DIMOSFET）；
图2是没有在栅极氧化物界面处的减小的电场的标准MOSFET单元的另一实施例；
图3A图示根据一个实施例的晶体管器件，其具有包括在晶体管器件的JFET区内引入的P+区的新结构；
图3B图示根据一个实施例的替换的晶体管器件，其具有包括在晶体管器件的JFET区内引入的多个P+区的新结构；
图4A图示具有2.6微米的标准JFET间隙的常规MOSFET的正向电流传导分布；
图4B图示具有0.8微米的窄JFET间隙的常规MOSFET的正向电流传导分布；
图4C图示具有在根据一个实施例的晶体管器件的JFET区内引入的P+区并具有2.6微米的标准JFET间隙的MOSFET的正向电流传导分布；
图5是在图4A-4C中示出的各种MOSFET的正向IV曲线的图形表示，图4A-4C图示具有在晶体管器件的JFET区内引入的P+区的所提出的晶体管结构展示与具有标准JFET间隙的常规MOSFET相同的导通电阻；
图6A是图示在960伏的阻塞电压下具有2.6微米的标准JFET间隙的常规MOSFET的电场分布的图形；
图6B是图示在960伏的阻塞电压下具有0.8微米的窄JFET间隙的常规MOSFET的电场分布的图形；
图6C是图示具有在根据一个实施例的晶体管器件的JFET区内引入的P+区并在960伏的阻塞电压下具有2.6微米的标准JFET间隙的MOSFET的电场分布的图形；以及
图7是在图4A-4C中示出的各种MOSFET的栅极氧化物的中心处的栅极氧化物的顶部上的电场分布的图形，其图示了显著的电场减小已经由具有在晶体管器件的JFET区内引入的P+区的晶体管结构实现而不牺牲导通状态电阻。
具体实施方式
下面阐述的实施例表示使本领域中的技术人员能够实践实施例并说明实践实施例的最佳模式的必要的信息。在考虑到所附附图阅读下面的描述后，本领域中的技术人员将理解本公开的概念并将认识到不在本文中特别处理的这些概念的应用。应理解，这些概念和应用落在本公开和所附权利要求的范围内。
将理解，虽然术语第一、第二等可在本文中用于描述各种元件，这些元件不应由这些术语限制。这些术语只用于区分一个元件与另一元件。例如，第一元件可被称为第二元件，且类似地，第二元件可被称为第一元件，而不偏离本公开的范围。如在本文中使用的，术语“和/或”包括相关联的所列出的项目中的一个或多个的任何和所有组合。
将理解，当元件（例如层、区或衬底）被称为“在”另一元件“上”或延伸“到”另一元件“上”时，它可直接在另一元件上或直接延伸到另一元件上，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“上”或“直接”延伸“到”另一元件“上”时，没有中间元件存在。同样，将理解，当元件（例如层、区或衬底）被称为“在”另一元件“之上”或“在”另一元件“之上”延伸时，它可直接在另一元件之上或直接在另一元件之上延伸，或中间元件也可存在。相反，当元件被称为“直接在”另一元件“之上”或“直接”在另一元件“之上”延伸时，没有中间元件存在。也将理解，当元件被称为“连接”或“耦合”到另一元件时，它可直接连接或耦合到另一元件，或中间元件也可存在。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，没有中间元件存在。
相对术语（例如“在…之下”或“在…之上”或者“上部”或“下部”或者“水平”或“垂直”）可在本文中用于描述如在图中图示的一个元件、层或区与另一元件、层或区的关系。将理解，除了在图中描绘的取向以外，这些术语和上面讨论的那些术语还意在包括器件的不同取向。
在本文中使用的术语是仅为了描述特别的实施例的目的，且并不意在是对本公开的限制。如在本文中使用的，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括”、“包含”、“含有”和/或“具有”当在本文中使用时指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或附加。
除非另有限定，在本文中使用的所有术语（包括技术和科学术语）具有与本公开所属的领域中的普通技术人员通常理解的相同的含义。将进一步理解，在本文中使用的术语应被解释为具有与它们在这个说明书和相关领域的上下文中的含义一致的含义，且将不在理想化或过度正式的意义上被解释，除非在本文中这样明确地限定。
存在对具有在栅极氧化物界面处的减小的电场的MOSFET结构的需要，因此导致改善的器件可靠性。在处理这个问题时的一种方法是使JFET间隙变窄。然而，本发明的发明人已经认识到，使在常规MOSFET器件上的JFET间隙变窄下来（而不牺牲正向电压降）可在高电场加应力下改善器件可靠性，但它可能不消除故障。
本公开涉及晶体管器件，其具有新结构以便减小在栅极氧化物界面处的电场并显著减少或消除在长期阻塞操作（其中漏极被置于高正偏置下）下的故障或可靠性问题。在一个优选实施例中，晶体管器件是MOSFET器件，且甚至更优选地是碳化硅（SiC）MOSFET器件。然而，晶体管器件可更一般地是具有晶体管（例如功率MOSFET、双差分场效应晶体管（DMOSFET）、沟槽栅金属氧化物半导体场效应晶体管（UMOSFET）、绝缘栅双极晶体管（IGBT）等）的任何类型的器件。
在一个实施例中，公开了具有在栅极氧化物处的减小的电场的晶体管器件。晶体管器件包括栅极、源极和漏极，其中栅极至少部分地在栅极氧化物层的顶上。晶体管器件具有在晶体管器件的JFET区内的至少一个P+区，以便减小在栅极氧化物上的电场。由于可出现在晶体管器件中的材料缺陷的存在，在栅极氧化物中的高电场可在有缺陷的点处或周围增强。减小电场可显著减小在晶体管器件的可靠性上的缺陷的作用，特别是在长期阻塞操作期间，其中漏极被置于高正偏置下。在碳化硅MOSFET中，在额定电压下将栅极场减小到小于一（1）MV/cm以确保可靠性可能是期望的。
在另一实施例中，晶体管器件具有栅极、源极和漏极，并包括第一导电类型的第一外延层、在第一外延层上的第二导电类型的第二外延层以及邻近晶体管器件的第一表面的掩埋沟道层。掩埋沟道层跨越第二外延层的一部分延伸并至少部分地被覆盖有栅极氧化物。晶体管器件还包括从第一外延层向下延伸到晶体管器件的主体内到一深度的第一导电类型的阱区、邻近阱区的JFET区和在阱区之下的漂移层。
在器件的JFET区内引入在一个实施例中可以是P+区的第一导电类型的分离区。在一个实施例中，P+区基本上在JFET区的中间被引入并连接到源极，其从器件的漏极侧有效地屏蔽电场。在JFET区内引入的P+区也可以比P+阱区浅，这也减轻电流扩展电阻。
在具体描述本公开的各种实施例之前，提供由发明人进行的研究的讨论，其将使本文中公开的晶体管器件的更好理解变得可能。
图1图示在栅极氧化物界面处没有已经减小的电场的MOSFET器件10。在图1中，MOSFET器件10是传统DMOSFET。传统DMOSFET10包括位于半导体主体20上的源极12、栅极14和漏极16，其中在氧化物层18的顶上的栅极14使栅极区绝缘。DMOSFET10包括被注入半导体主体20内到大约0.5微米的深度并被掺杂到适当的水平（例如在一个实施例中在大约5X1018cm-3和5X1020cm-3之间，虽然可使用其它掺杂剂水平）的P+型阱22。N+源极区24被掺杂到适当的水平，例如在一个实施例中大约5X1019cm-3，虽然可使用其它掺杂剂水平。N+源极区24邻近P+型阱22并位于P+型阱22和掩埋沟道26之间。掩埋沟道26跨越在活性区（即JFET区28）之间的源极区24、P+型阱22和半导体主体20的部分延伸。
JFET区28一般是可包括N型掺杂剂的N型漂移层的活性部分并位于两个P型阱（例如P+型阱22）之间。JFET区一般可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区28与N+源极区24、沟道区26、N型漂移区30、衬底和漏极电极16一起构成电子的传导路径。可通过外延生长或通过注入来提供JFET区28。在某些实施例中，JFET区28可具有范围从大约0.5微米到大约1.5微米的厚度。掩埋沟道26、JFET区28和DMOSFET10的支持漂移区30可被掺杂到适当的水平。在一个实施例中，掩埋沟道26可被掺杂在大约1X1016cm-3和1X1017cm-3之间，JFET区28可被掺杂在大约2X1016cm-3和5X1016cm-3之间，以及支持漂移区30可被掺杂在大约2X1014cm-3和5X1016cm-3之间，虽然可使用其它掺杂剂水平。
在通常DMOSFET中，制造工艺通过使用离子注入而不是在层生长期间掺杂来控制沟道表面。离子注入难以准确地在DMOSFET中实现，且因而产生的器件在沟道迁移率方面被限制。此外，图1所示的传统DMOSFET10可具有在器件的JFET区28的中心中的栅极氧化物处的高电场。
与在界面材料和栅极氧化物中的任何瑕疵组合的高电场可能导致在长期阻塞操作（其中漏极被置于高正偏置下）下的栅极氧化物故障。此外，图1所示的传统MOSFET10可能在长期阻塞操作（其中漏极被置于高正偏置下）期间遭受可能的热载流子注入。
图2示出没有在栅极氧化物界面处的减小的电场的标准MOSFET单元的另一实施例。在图2中，DMOSFET32包括位于DMOSFET的主体上的源极34、栅极接触36和漏极38，其中在氧化物层40的顶上的栅极接触36使栅极区绝缘。DMOSFET32可具有支持N漂移层42和N+衬底44，其在一个实施例中可以是碳化硅衬底。DMOSFET32也可包括至少一个（多个）P+区46和至少一个（多个）N+区48。DMOSFET还包括被注入到具有至少一个P+区46的DMOSFET32的主体内的至少一个P+型阱区50。至少一个N+源极区48可被掺杂到适当的水平（例如在一个实施例中大约5X1019cm-3），并邻近至少一个P+区46。JFET区52位于氧化物层40下面，并被掺杂到适当的水平，例如在一个实施例中在大约2X1016cm-3和5X1016cm-3之间。DMOSFET32的支持漂移区52也可被掺杂到适当的水平（例如在一个实施例中在大约2X1014cm-3和5X1016cm-3之间），并由下至漏极38的衬底44（其可由任何材料制成，但在一个实施例中可以是N+碳化硅衬底）支持。
在通常相关领域DMOSFET中，制造工艺通过使用离子注入而不是在层生长期间掺杂来控制沟道表面。离子注入难以准确地在DMOSFET中实现，且因而产生的器件在沟道迁移率方面被限制。此外，图2所示的DMOSFET32也可具有在器件的JFET区52的中心中的栅极氧化物处的高电场。与在界面材料和栅极氧化物中的任何瑕疵组合的高电场可能导致在长期阻塞操作（其中漏极被置于高正偏置下）下的栅极氧化物故障。此外，图2所示的MOSFET32可能在长期阻塞操作（其中漏极被置于高正偏置下）期间遭受可能的热载流子注入。
在图1和2中的相关领域MOSFET器件图示对使用阻断在反向偏置操作中的入射电压的能力来减小在栅极氧化物界面处的电场并增加在导通状态中的最大电流流动的晶体管设计的修改的共同需要。为了例证的目的，假设图1-3所示的器件的衬底和漂移层均由碳化硅（SiC）形成。然而，可使用其它半导体材料。
在处理在栅极氧化物界面处的高电场时的一种方法是使JFET间隙变窄。然而，本发明的发明人已认识到，使在常规MOSFET器件上的JFET间隙变窄（而不牺牲正向电压降）可在长期阻塞操作（其中漏极被置于高正偏置下）期间改善器件可靠性，但它可能不消除故障。
为了减小在栅极氧化物界面处的电场并消除在长期阻塞操作（其中漏极被置于高正偏置下）期间的故障，提出了新的晶体管结构。在JFET区内引入至少一个分开的P+区。在一个实施例中，至少一个P+区基本上在JFET区的中间被引入并连接到源极，其从器件的漏极侧有效地屏蔽电场。在JFET区内被引入的至少一个P+区也可以比P+阱区浅，这也减轻电流扩展电阻。
现在参考图3A，示出所提出的新结构。图3A示由于在JFET区中的至少一个P+区的引入而具有在栅极氧化物界面处的减小的电场的器件。虽然在图3A中被示为具有正方形或矩形形状，在JFET区中引入的至少一个P+区可以是任何形状。此外，在JFET区中引入的（多个）P+区可与JFET区的表面齐平，或（多个）P+区可以在JFET区的顶表面之下。
在图3A中，器件是DMOSFET，但器件可以是具有源极、栅极、栅极氧化物层、P+阱和JFET区的任何类型的器件，包括但不限于MOSFET、UMOSFET、IGBT等。像图1所示的传统DMOSFET，新结构包括源极34和栅极接触36，其中在氧化物层40的顶上的栅极接触36使栅极区绝缘。器件包括被注入器件内到大约0.5微米的深度并被掺杂到适当的水平（例如在一个实施例中在大约5X1018cm-3和5X1020cm-3之间，虽然可使用其它掺杂剂水平）的P+型阱50。N+源极区48被掺杂到适当的水平（例如在一个实施例中大约5X1019cm-3，虽然可使用其它掺杂剂水平），并且邻近P+型阱50且位于P+型阱50和掩埋沟道54之间。掩埋沟道54可跨越在活性区（即JFET区52）之间的器件的部分延伸。
JFET区（如JFET区52）通常是可包括N型掺杂剂的N型漂移层的活性部分并位于两个P型阱之间或P+型阱（例如P+型阱50）内部。JFET区一般可以指的是与通过施加栅极电压来达到P型阱的表面的沟道区接触的区。JFET区52与N+源极区48、沟道区54、N型漂移区42、衬底和漏极（未在图3A中示出）构成电子的传导路径。可通过外延生长或通过注入来提供JFET区52。在某些实施例中，JFET区52可具有范围从大约0.5微米到大约1.5微米的厚度。
掩埋沟道54、JFET区52和器件的支持漂移区42可被掺杂到适当的水平。在一个实施例中，掩埋沟道54可被掺杂在大约1X1016cm-3和1X1017cm-3之间，JFET区52可被掺杂在大约1X1016cm-3和5X1017cm-3之间，以及支持漂移区42可被掺杂在大约1X1014cm-3和5X1016cm-3之间，虽然可使用其它掺杂剂水平。
在新的所提出的器件中，在JFET区52内引入至少一个分开的P+区46’，例如分开的P+区46’，如图3A所示。虽然在图3A中被示为具有正方形或矩形形状，在JFET区52中引入的至少一个分开的P+区46’可以是任何形状。此外，在JFET区52中引入的至少一个（多个）分开的P+区46’可与JFET区52的表面齐平，或至少一个（多个）分开的P+区46’可以在JFET区52的顶表面之下。在一个实施例中，可通过以等于或大于大约1X1018cm-3的掺杂注入铝来形成分开的P+区46’。在一个实施例中，分开的P+区46’基本上在JFET区52的中间被引入并连接到源极34，其从器件的漏极侧有效地屏蔽电场。在JFET区52内引入的分开的P+区46’也可以比P+型阱区50浅，这也减轻电流扩展电阻。
在一个实施例中，分开的P+区46’在器件内大约0.2微米深，虽然可使用其它深度。此外，在一个实施例中，在JFET区52内引入的分开的P+区46’可以在0.5和1.0微米之间宽，虽然其它宽度是可能的。如图3所示，分开的P+区46’可具有仅用于仿真目的的欧姆接触（由在分开的P+区46’中的框示出）。在操作中，分开的P+区46’被短路到源极34。
图3B图示具有包括在JFET区52内引入的多个P+区46’和46’’的新结构的替换晶体管器件。在图3B中，有在JFET区52内引入的两个P+区（46’和46’’），虽然可在JFET区52内引入任何数量的P+区46’和46’’。在各种实施例中，P+区46’和46’’可具有各种形状和在JFET区52的顶表面之下的不同的注入轮廓。在图3B的实施例中，P+区46’和46’’在JFET区52的顶表面之下。特别是，在一个实施例中，P+区46’和46’’中的一个或多个可后退到JFET区52的顶表面以减小对MOS界面的注入损坏，只要P+区46’和46’’被短路到源极34。
图4A-4C示出各种器件的正向电流传导分布。图4A示出具有大约2.6微米的通常JFET间隙的常规控制MOSFET的正向电流传导分布。图4B示出具有大约0.8微米的窄JFET间隙的控制MOSFET的正向电流传导分布。如可在图4B中看到的，与常规控制MOSFET比较，具有窄JFET间隙的MOSFET显著增加扩展电阻。这指示具有窄JFET间隙的MOSFET创建在窄JFET区处的瓶颈。图4C示出有具有在JFET间隙内引入的P+区的所提出的结构和大约2.6微米的标准JFET间隙的MOSFET的正向电流传导分布。如可在图4C中看到的，有具有在JFET间隙内引入的P+区的所提出的结构的MOSFET没有与具有窄JFET间隙的MOSFET相关联的增加的扩展电阻，且更符合具有标准JFET间隙的传统MOSFET。
此外，如可在图5中看到的，具有在JFET间隙内引入的P+区的所提出的器件也展示与具有标准JFET间隙的常规MOSFET相同的导通电阻。图5示出对于图4A-4C所示的器件中的每一个的如在漏极电压对比漏极电流密度中所测量的正向IV。如可从图5看到的，与具有标准JFET间隙的常规MOSFET比较，具有窄JFET间隙的MOSFET具有较低的导通电阻，而具有在JFET间隙内引入的P+区的所提出的器件也展示与具有标准JFET间隙的常规MOSFET相同的导通电阻。
图6A-6C图示与G21200V控制DMOSFET比较的在图4A-4C中所示的器件的电场周线。在这些仿真中使用960伏的漏极电压。如在图6A-6C中看到的，与具有标准JFET间隙的常规MOSFET比较，具有在JFET间隙内引入的P+区的所提出的器件导致在栅极氧化物界面（图6C）处的减小的电场。
这也可在图7中看到，图7示出在栅极氧化物的顶部上和在栅极氧化物的中心处的电场分布。如在图7中看到的，在具有在JFET间隙内引入的P+区的所提出的结构上已经实现显著的电场减小，而都没有牺牲导通电阻。
可根据各种标准技术中的任何标准技术来制造图3的所提出的结构。同样，本公开的一个实施例，可根据各种标准技术中的任何标准技术来形成在JFET区52内引入的P+区46’。通过该工艺，示例性材料、掺杂类型、掺杂水平、结构尺寸和所选择的替换被概述，这些方面仅仅是例证性的，且本文中公开的概念和接下来的权利要求不限于这些方面。
形成本文中所述的改善的晶体管结构的方法增强了已经有利地用于相关领域的DMOSFET的技术。然而，传统方法被修改以解决晶体管器件包括在晶体管器件的JFET区内引入的P+区的事实。如上所述，根据本发明的MOSFET可选地包括通过已知手段形成的碳化硅衬底。回来参考图2和3，4H-SiC的漂移区层42在衬底44上外延地生长。该方法包括形成第一导电类型（优选地P+）的至少一个掺杂阱区50。阱区50可通过任何普通技术形成，但优选地通过将掺杂剂从器件的顶部向下注入器件内大于一微米的深度来形成。第二导电类型（例如在一个实施例中N+）的第二层48在第一层50上形成。此时晶体管的主体包括优选地碳化硅的半导体层，用于控制从顶部到底部的电传导。
结构46、48、50和52主要通过离子注入来形成，且层54然后通过外延在顶部上生长。掩埋沟道层54通过外延而形成，且掩埋沟道层54通过选择性地在位于P+型阱50和n+源极区48之上的区域中而被蚀刻，以便与那些层接触。其后，沟道54被覆盖有栅极绝缘物（栅极氧化物40）的层，例如二氧化硅，其上形成栅极接触36。第一导电类型的区然后根据任何已知的方法被引入到JFET区中。在一个实施例中，第一导电类型的区是P+区。在这些类型的晶体管中共同的源极和漏极接触34和38完成晶体管器件。
本文中所述的方法也可用于形成其它晶体管，其包括被引入到JFET区中的P+区以减小在栅极氧化物界面处的电场。因此，本发明不限于各种MOSFET，但同样可适用于绝缘栅双极晶体管和金属氧化物半导体控制晶闸管。用于形成所有这些器件的半导体材料优选地是碳化硅，但本发明不限于此。
本领域中的技术人员将认识到对本公开的优选实施例的改进和修改。所有这样的改进和修改被考虑为在本文中公开的概念和接下来的权利要求的范围内。
可用于形成本文中公开的结构的方法的示例包括但不限于以下：用于形成晶体管器件的方法包括：提供源极和栅极，其中栅极至少部分地与栅极氧化物接触；以及提供在邻近P+型阱区的结场效应（JFET）区内的至少一个P+区，以便减小在栅极氧化物上的电场，其中在JFET区内引入的至少一个P+区减小在栅极氧化物处的电场。此外，在一个实施例中，晶体管器件的主体可包括碳化硅。在一个实施例中，该方法可包括上面公开的方法中的任一个，其中基本上在JFET区的中间提供至少一个P+区。在又另一实施例中，该方法可包括上面公开的方法中的任一个，还包括将至少一个P+区连接到源极。在一个实施例中，至少一个P+区的深度在近似大约0.1和近似大约0.3微米深之间，且至少一个P+区的宽度在近似0.5微米和近似1.0微米宽之间。所公开的方法可提供在近似大约2.0和近似大约3.6微米之间的JFET区的宽度。
除了上述方法以外，形成晶体管器件的方法还可包括：提供在衬底上的漂移层；在漂移层上注入阱区；提供第一外延层使得第一外延层覆盖阱区的至少一部分；提供在第一外延层上的第二外延层；提供在第二外延层的一部分之上的掩埋沟道层；提供源极和栅极，其中栅极至少部分地与栅极氧化物层接触；以及在邻近阱区的结场效应（JFET）区内提供至少一个P+区。
在另一实施例中，在JFET区内引入的至少一个P+区减小在栅极氧化物处的电场。在另一实施例中，晶体管器件的主体可包括碳化硅。在一个实施例中，基本上在JFET区的中间提供至少一个P+区。在另一实施例中，该方法可包括上面公开的任何方法，该方法还包括将至少一个P+区连接到源极。在又另一实施例中，该方法可包括所公开的方法中的任一个，其中P+区在深度上比阱区浅。在一个实施例中，至少一个P+区在深度上在近似大约0.1微米和近似大约0.3微米之间。在另一实施例中，至少一个P+区在宽度上在近似0.5微米和近似1.0微米之间。在又另一实施例中，JFET区的宽度在近似大约2.0和近似大约3.6微米之间。
除了上述方法以外，形成MOSFET的方法还可包括：提供在漂移层上的P+型外延层；提供在P+型外延层上的N+型区；提供邻近MOSFET的第一表面的掩埋沟道层，掩埋沟道层跨越N+型区的一部分延伸；形成从P+型外延层向下延伸到MOSFET的主体内到一深度的P+型阱；提供源极和栅极，其中栅极至少部分地与栅极氧化物接触；以及提供在邻近P+型阱区的结场效应（JFET）区内的P+区，以便减小在栅极氧化物上的电场。在一个实施例中，在JFET区内引入的至少一个P+区减小在栅极氧化物处的电场。在另一实施例中，MOSFET的主体可包括碳化硅。在又另一实施例中，基本上在JFET区的中间提供至少一个P+区。形成MOSFET的方法可包括将至少一个P+区连接到源极。在一个实施例中，至少一个P+区在深度上比P+阱区浅。在另一实施例中，至少一个P+区在深度上在近似大约0.1微米到近似大约0.3微米之间。在又另一实施例中，至少一个P+区在宽度上在近似0.5微米和近似大约1.0微米之间。在另一实施例中，JFET区的宽度在近似大约2.0和近似大约3.6微米之间。

Claims (29)

1.一种晶体管器件，其包括栅极、漏极和源极，其中所述栅极至少部分地与栅极氧化物层接触，且其中至少一个P+区存在于结场效应（JFET）区内，以便减小在所述栅极氧化物上的电场。
2.如权利要求1所述的晶体管器件，其中所述晶体管器件的主体包括碳化硅。
3.如权利要求1所述的晶体管器件，其中所述至少一个P+区基本上在JFET区的中间。
4.如权利要求1所述的晶体管器件，其中所述至少一个P+区连接到所述源极，其从具有所述漏极的所述MOSFET的侧面有效地屏蔽所述电场。
5.如权利要求1所述的晶体管器件，其中所述至少一个P+区在深度上在近似大约0.1微米和近似大约0.3微米之间。
6.如权利要求1所述的晶体管器件，其中所述至少一个P+区在宽度上在近似大约0.5微米和近似大约1.0微米之间。
7.如权利要求1所述的晶体管器件，其中所述JFET区的宽度在近似大约2.0和近似大约3.6微米之间。
8.一种晶体管器件，其具有至少部分地与栅极氧化物接触的栅极、源极和漏极，所述晶体管器件包括：
第一导电类型的第一外延层；
在所述第一外延层上的第二导电类型的第二外延层；
邻近所述晶体管器件的第一表面的掩埋沟道层，所述掩埋沟道层跨越所述第二外延层的一部分延伸并至少部分地由所述栅极氧化物覆盖；
从所述第一外延层向下延伸到所述晶体管器件的主体内到一深度的所述第一导电类型的阱区；
邻近所述阱区的结场效应（JFET）区；
在所述阱区之下的漂移层；以及
在所述JFET区内引入的所述第一导电类型的区。
9.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区减小在所述栅极氧化物处的电场。
10.如权利要求8所述的晶体管器件，其中所述晶体管器件是MOSFET。
11.如权利要求8所述的晶体管器件，其中所述晶体管器件是绝缘栅双极晶体管。
12.如权利要求8所述的晶体管器件，其中所述晶体管器件是金属氧化物半导体控制的晶闸管。
13.如权利要求8所述的晶体管器件，其中所述第一导电类型是P+，而所述第二导电类型是N+。
14.如权利要求8所述的晶体管器件，其中所述晶体管器件的主体包括碳化硅。
15.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区是P+区并基本上在所述JFET区的中间被引入。
16.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区是P+区并连接到所述源极，其从具有所述漏极的所述晶体管器件的侧面有效地屏蔽所述电场。
17.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区是P+区并在深度上比所述阱区浅。
18.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区是P+区并在深度上在近似大约0.1微米和近似大约0.3微米之间。
19.如权利要求8所述的晶体管器件，其中在所述JFET区内引入的所述第一导电类型的所述区是P+区并在宽度上在近似大约0.5微米和近似大约1.0微米之间。
20.如权利要求8所述的晶体管器件，其中所述JFET区的宽度在近似大约2.0和近似大约3.6微米之间。
21.一种具有栅极、漏极和源极的MOSFET，其中所述栅极至少部分地与栅极氧化物层接触，所述MOSFET包括：
P+型外延层；
在所述P+型外延层上的N+型区；
邻近所述MOSFET的第一表面的掩埋沟道层，所述掩埋沟道层跨越所述N+型区的一部分延伸；
从所述P+型外延层向下延伸到所述MOSFET的主体内到一深度的P+型阱；
邻近所述P+阱的结场效应（JFET）区；以及
在所述JFET区内的P+区，以便减小在所述栅极氧化物上的电场。
22.如权利要求21所述的MOSFET，其中所述MOSFET的主体包括碳化硅。
23.如权利要求21所述的MOSFET，其中所述P+区基本上在所述JFET区的中间。
24.如权利要求21所述的MOSFET，其中所述P+区连接到所述源极，其从具有所述漏极的所述MOSFET的侧面有效地屏蔽所述电场。
25.如权利要求21所述的MOSFET，其中所述P+区在深度上比所述P+阱浅。
26.如权利要求21所述的MOSFET，其中所述P+区在深度上在近似大约0.1和近似大约0.3微米之间。
27.如权利要求21所述的MOSFET，其中所述P+区在宽度上在近似大约0.5微米和近似大约1.0微米之间。
28.如权利要求21所述的MOSFET，其中所述JFET区的宽度在近似大约2.0和近似大约3.6微米之间。
29.如权利要求21所述的MOSFET，其中所述MOSFET具有在所述栅极氧化物上的减小的电场。
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