CN203690306U - 半导体器件及半导体器件结构 - Google Patents

半导体器件及半导体器件结构 Download PDF

Info

Publication number
CN203690306U
CN203690306U CN201320613433.5U CN201320613433U CN203690306U CN 203690306 U CN203690306 U CN 203690306U CN 201320613433 U CN201320613433 U CN 201320613433U CN 203690306 U CN203690306 U CN 203690306U
Authority
CN
China
Prior art keywords
super
semiconductor device
junction structure
tagma
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201320613433.5U
Other languages
English (en)
Inventor
P·莫恩斯
A·维拉莫
P·范米尔贝克
J·罗伊格-吉塔特
F·伯格曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN203690306U publication Critical patent/CN203690306U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本实用新型涉及半导体器件及半导体器件结构。一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。在一个实施例中，提供具有从主表面延伸的局部化超结结构的半导体基板。然后在局部化超结结构附近形成掺杂区以在其特征在于产生电荷失衡。在一个实施例中，掺杂区可以是在局部化超结结构内形成的离子注入区域。在另一实施例中，掺杂区可以是邻接局部化超结结构的具有分级掺杂剂分布的外延层。电荷失衡可提高UIS性能等。根据本实用新型的方面的实施例，可以提供提高了UIS性能的超结半导体器件的结构。

Description

半导体器件及半导体器件结构
技术领域
本实用新型一般涉及电子学，特别是涉及半导体的形成方法及其结构。 
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是常见类型的功率开关器件。MOSFET器件包含源极区、漏极区、在源极区与漏极区之间延伸的沟道区域和设置为邻近沟道区域的栅极结构。栅极结构包含被设置为邻近沟道区域并通过薄的电介质层与其分开的导电栅电极层。 
当MOSFET器件处于导通状态时，向栅极结构施加电压以在源极区与漏极区之间形成导通沟道区域，这允许电流流过器件。在关断状态中，施加到栅极结构的任何电压足够低，使得不形成导通沟道，并因此不出现电流流动。在关断状态期间，器件必须支撑源极区与漏极区之间的高电压。 
当今的较高电压功率开关市场由包括击穿电压(BVdss)和导通状态电阻(Rdson)的至少两个主要参数驱动。对于特定的应用，要求最小击穿电压，并且，实际上，设计人员一般可满足BVdss规范。但是，这常常以损害Rdson为代价。这种性能的权衡是高电压功率开关器件的制造商和用户的主要设计挑战。 
近年来，为了改善Rdson与BVdss之间的权衡，超结 (superjunction)器件得到普及。在先前的n沟道超结器件中，多个重度掺杂的扩散n型和p型区域替代一个轻度掺杂的n型外延区域。在导通状态中，电流流过重度掺杂的n型区域，这降低Rdson。在关断或阻挡状态中，重度掺杂的n型和p型区域相互耗尽或者补偿以提供高的BVdss。最近，超结器件的价格已变得更有吸引力，并且市场趋势正驱动对于低导通和开关损失的需求。驱动对于超结器件的需求的附加因素包括增加功率转换效率、增加功率密度、减小封装而提高性能、适于表面安装封装和减少热沉等要求。 
虽然超结器件看起来大有希望，但其制造仍存在明显的挑战。先前的超结器件的另一问题是，非钳位感应开关(UIS)测试下的能量能力(Eas)在最佳电荷平衡(例如，接近0％的电荷平衡(CB))下或者在希望的电荷平衡窗口内常太低。这种不适当的Eas能力被认为是来自反向阻挡IdVd曲线中的较低的转折电流(Isnapback)。在典型的UIS试验中，在关断器件之后，较低的Isnapback可产生几纳秒的纯电气失效。当负的差动电阻达到活性区域的一定区域时，可出现电气失效，由此产生不均匀的电流分布，并最终产生电流局部化或“热点”。另外，在诸如反向恢复试验的其它试验中，较低的Isnapback可限制能量能力。 
因此，希望具有提高UIS性能的超结半导体器件的结构及其制造方法。如果结构和方法保持UIS、Rdson和BVdss之间的设计权衡，会是有益的。另外，如果结构和方法不增加明显的工艺复杂性或过高的成本，会是有益的。 
实用新型内容
本实用新型的一个技术问题是解决与现有技术中存在的一个或更多个问题相关的问题。 
根据本实用新型的一个方面，提供一种半导体器件结构，其中包含：基板；覆盖基板且具有与基板分开的主表面的半导体层；在半导体层内形成并从主表面延伸的局部化超结结构；与主表面相邻并且与局部 化超结结构分开的控制电极；与控制电极与局部化超结结构之间的主表面相邻的体区；和被配置为在局部化超结结构内提供电荷失衡的与局部化超结结构处于分开关系的掺杂区。 
根据本实用新型的一个方面，其中，局部化超结结构包含多个第一和第二导电类型并且大体垂直取向的半导体层。 
根据本实用新型的一个方面，其中，掺杂区处于与局部化超结结构邻接的半导体层内，并且，掺杂区具有非均匀的掺杂剂分布。 
根据本实用新型的一个方面，其中，掺杂区处于局部化超结结构的上部内。 
根据本实用新型的一个方面，其中，掺杂区邻接体区的至少一部分。 
根据本实用新型的一个方面，其中，基板包含第一导电类型，体区包含与第一导电类型相反的第二导电类型，并且，掺杂区包含第二导电类型。 
根据本实用新型的一个方面，其中，电荷失衡大于0％。 
根据本实用新型的另一个方面，提供一种半导体器件结构，其中包含：具有主表面的半导体材料区；在半导体材料区内形成并且包含大体垂直取向的材料柱的超结结构；和与超结结构处于分开的关系并被配置为在超结结构内产生电荷失衡的掺杂结构。 
根据本实用新型的一个方面，其中，掺杂结构包含在材料柱的上部内形成的掺杂区。 
根据本实用新型的一个方面，其中，掺杂结构包含具有非均匀掺杂剂分布的外延层，并且，超结结构处于外延层内。 
根据本实用新型的一个方面，其中，外延层是n型，并且在接近超结结构的上部的位置具有约8×1013原子／cm3的掺杂剂浓度，在接近超结结构的下部的位置具有约2×1015原子／cm3的掺杂剂浓度。 
根据本实用新型的一个方面，半导体器件结构其中还包含：与主表面和超结结构相邻的体区；邻接体区的一部分的控制电极；和邻近体区的源极区，其中：掺杂结构邻接体区的至少一部分，并且，超结结构包含大体垂直取向的n型和p型掺杂材料柱。 
根据本实用新型的一个方面，其中，掺杂结构邻接体区的侧部。 
根据本实用新型的一个方面，其中，掺杂区邻接体区的下部。 
根据本实用新型的又一个方面，提供一种半导体器件，其中包含：具有主表面的半导体材料区；处于半导体材料区内并包含材料柱的超结结构；和处于与超结结构分开的关系并被配置为在超结结构内产生电荷失衡的掺杂结构。 
根据本实用新型的一个方面，其中，掺杂结构包含超结结构的上部内的离子注入区域。 
根据本实用新型的一个方面，半导体器件其中还包含：接近超结结构的体区，其中，掺杂结构的一部分邻接体区；接近体区的源极区；和接近源极区和体区的控制电极。 
根据本实用新型的一个方面，其中，掺杂结构包含在半导体材料区内具有非均匀掺杂剂分布的外延层，并且，超结结构处于外延层内。 
根据本实用新型的一个方面，其中，外延层具有线性渐变的掺杂剂分布。 
根据本实用新型的一个方面，其中，外延层在超结结构的上部附近具有较低的掺杂剂浓度，并在超结结构的下部附近具有较高的掺杂剂浓度。 
根据本实用新型的方面的实施例，可以获得但不限于如下有益技术效果：提供提高UIS性能的超结半导体器件的结构。 
附图说明
图1示出根据本实用新型的实施例的半导体器件的部分断面图； 
图2示出比较根据本实用新型的半导体器件与现有结构的反向电流电压(I-V或IV)特性的图示信息；以及 
图3示出根据本实用新型的半导体器件的制造工艺流程的实施例。 
具体实施方式
为了解释的简化和阐明，图中的要素未必按比例绘制，并且不同的图中的相同的附图标记表示相同要素。另外，为了简化描述，省略熟知的步骤和要素的描述和细节。为了阐明附图，诸如掺杂区或电介质区域的器件结构的某些区域可能被示为具有大致直线边缘和角度精确的角部。但本领域扶人员可以理解，由于掺杂剂的扩散和激活或层的形成，这些区域的边缘一般不会是直线，并且，角部可能不是精确的角。 
并且，结合半导体区域、晶片或基板使用的术语“主表面”意味着半导体区域、晶片或基板的与诸如电介质、绝缘体、导体或多晶半导体的另一材料形成界面的表面。主表面可具有沿x方向、y方向和z方向改变的形貌。 
某些先前的超结技术基于局部电荷平衡(LCB)概念。作为例子，在LCB器件中，超结沟槽可通过在半导体基板的活性区域中进行反应离子蚀刻形成，并然后衬以重度掺杂的n型和p型层。在一个实施例中，首先形成n型层，并然后形成p型层。一般地，n型和p型掺杂均沿整个超结沟槽深度是均匀的。因此，由于沿超结沟槽深度不存在失衡，因此，电场对于最佳电荷平衡和最高击穿电压是均匀的。但是，已发现该配置由于所谓的Egawa效应对于UIS条件表现不佳(可出现较高的雪崩电流密度)。先前的650伏特LCB器件的UIS性能数据表明，对于0％的电荷平衡(CB)，击穿电压(BVdss)范围为约650伏特(V)～约750V，但是UIS范围为从接近零(0)毫焦(mJ)／cm2到刚刚高于650mJ／cm2，它低于希望的目标规范。该数据示出，在可出现最大击穿的最佳电荷平衡条件附近可能出现不希望的UIS性能。特别地，对于最佳电荷平衡和最大击穿电压，UIS稳固性(robustness)接近零。这例示了本实施例要解决的问题：利用充分定制电荷平衡结构以提高UIS性能使其更可接受。 
本说明书公开了提高例如LCB超结结构中的UIS性能的配置。在本说明书中，在均被配置为跨着选择的CB窗口产生失衡的(imbalanced)超结结构的两个代表性的实施例中描述配置。换句话 说，本实施例被配置为使超结结构或列中或者接近它的选择位置中的掺杂剂分布失衡，以修改沿超结列的电场分布。修改的电场在选择的CB窗口上沿超结列具有不平坦的分布或者不均匀的分布。本实施例被配置为解决在前面的超结实施例中发现的UIS稳固性问题。 
两个示例性实施例包括：使用向超结结构的上部中的离子注入或连接注入(connection implant)的电场定制，和使用与超结结构相邻的本征外延(i-epi)掺杂剂分布定制的电场定制。两个实施例均至少部分地基于电场(E场)工程，使得沿超结沟槽得到的E场有意地失衡。作为结果，当少数载流子和多数载流子在雪崩条件下的器件中流动时，少数载流子和多数载流子不以E场变得完全平坦的方式(如先前器件中的最佳电荷平衡条件中那样)改变E场。平坦E场被认为导致Egawa效应(也称为“E场淬火”)，这可导致器件由于电流拥挤效应而早期破坏。 
根据本实施例，当漂移区域在雪崩条件下(例如，在UIS试验中)充满过量的多数和少数载流子时，感应的非均匀电场可允许电压(即，电场分布下的面积)增加。由此，本实施例的I-V特性表现正差动电阻(PDR)，从而平衡电流(与在先前的器件中发现的负差动电阻(NDR)相反，负差动电阻可导致丝状形成和破坏)。NDR设定的电流电平被称为转折(snapback)电流(Isnapback)。随后描述的本实施例被配置为通过例如延迟反向I-V特性中的NDR增加转折电流。虽然以下的实施例被描述为n沟道器件，但本领域技术人员可以理解，通过反转描述的导电类型，本实施例适于p沟道器件，或者适于互补的配置。 
图1表示被配置为解决前面描述的现有器件的问题以及其它问题的根据第一实施例的绝缘栅极场效应晶体管(IGFET)、MOSFET、LCB超结器件、超结结构、充电补偿、LCB结构或开关器件或单元10的部分断面图。作为例子，器件10在许多这种器件中与逻辑和／或其它部件一起作为功率集成电路的一部分集成到半导体芯片中。作为替代方案，器件10在许多这种器件中一起集成以形成离散的晶体管器 件。 
器件10包含半导体材料区11，该区域包含例如具有约0.001～约0.01欧姆-cm的电阻率的n型硅基板12，并且可被砷或磷掺杂。在所示的实施例中，基板12提供与导电层13相邻的用于器件10的漏极区。半导体层14在基板12中、在基板12上形成，或者覆盖基板12，并且在一个实施例中可以是n型并且被足够轻地掺杂，以不影响以下描述的沟槽补偿区域中的电荷平衡。在一个实施例中，通过使用外延生长技术形成层14。在适于650伏特器件的实施例中，层14是掺杂剂浓度为约1.0×1013原子／cm3～约5.0×1014原子／cm3的掺杂n型，并具有约40微米到约70微米的厚度。注意，虽然半导体层14在附图中被示为比基板12厚，但是，基板12可更厚。这样表示是为便于理解附图。层14的厚度根据器件10的希望的BVdss等级增加或减小。另外，本领域技术人员可以理解，通过例如将基板12的导电类型变为p型(即，与半导体层14相反)，以本结构实现绝缘栅极双极晶体管(IGBT)器件。在可选的实施例中，基板12还可包含在半导体层14之前形成的n+型缓冲层。 
器件10还包含分开的填充沟槽、补偿沟槽、半导体材料填充沟槽、电荷补偿沟槽区域、LCB区域、LCB结构、电荷补偿填充沟槽、补偿沟槽、局部化垂直电荷补偿结构或LCB区域或柱22。如这里使用的那样，电荷补偿一般意味着，相反导电类型层的总电荷基本上或者大体平衡或者相等。电荷补偿填充沟槽22包含多个层或多个材料柱、导电材料或半导体材料220，包含可通过一个或多个本征、缓冲或者轻度掺杂半导体层分开的至少两个层、结构或相反导电类型的柱(即，n型和p型中的至少一个)。如图1所示，材料220沿沟槽的侧壁表面包含邻接半导体层14的n型半导体材料的柱或层221。 
根据一个实施例，层221具有与源极区33相同的导电类型，并且当器件10处于导通状态时形成从沟道到漏极的主(primary)垂直低电阻电流路径。补偿p型半导体材料的层222通过覆盖层221形成。作为例子，n型层221和p型层222可具有约1.0×1015原子／cm3～约 1.0×1017原子／cm3的掺杂剂浓度，并且每个可具有约0.1微米～约0.4微米的厚度。根据希望的电荷平衡，以上的掺杂剂浓度相应地增加或减少。当器件10处于关断状态时，p型层222和n型层221相互补偿以提供增加的BVdss特性。虽然在图1的器件中没有表示本征或缓冲层，但可以理解，它们可存在于制造中的早期的步骤中，并且可能不太明显，原因是掺杂剂可在随后的高温处理中扩散到这些层中。在一个实施例中，半导体材料220的层包含单晶半导体材料，并且具有如所形成的掺杂剂分布。 
在一个实施例中，器件10还在沟槽22内包含通过覆盖柱220形成的一个或更多个电介质层或电介质插头或电介质衬层28。在一个实施例中，电介质层28是沉积的氧化硅层。在一个实施例中，电介质层28可以是在不同的步骤中沉积或形成的多个电介质层，并且可以是不同的材料。虽然没有示出，但是可以理解，在器件10的形成过程中，来自高度掺杂的基板12的n型掺杂剂可扩散到LCB沟槽22的下部中，使得基板12内的沟槽22的这些部分变为更重掺杂的n型。当结合基板12使用任选的n型缓冲层时，沟槽22优选延伸到n+型缓冲层中。 
根据本实施例，器件10还包含在沟槽22的上部附近、在这些上部处或者沿这些上部形成的失衡的区域、掺杂区、p连接区域、顶部p连接区域或注入区域223。掺杂区223被配置为使得沟槽22的顶部或上部被更高地掺杂，并且在本实施例的情况下，更加富p掺杂剂或者富p。在一个实施例中，使用预定的注入角度以将掺杂剂注入到超结沟槽区域中的p型(或者，当器件10被配置为p沟道器件时，为n型)连接离子注入剂可被用于形成的掺杂区223，以在LCB沟槽22中产生电荷失衡。在一个实施例中，可在超结沟槽区域中使得器件的上部约5～15微米更富p。在一个实施例中，可使得器件的上部约10微米更富p。在本实施例中，可以使用约2.0×1012原子／cm2～约5.0×1013原子／cm2的离子注入剂量。根据第一实施例，可以执行带角度的顶部硼注入到电荷平衡结构中。与有意产生电荷失衡的先前的结构相比， 注入使得电荷平衡结构的一部分有意更富p。 
另外，观察到可通过对于形成掺杂区223使用不同的注入角度，调整沿超结列的电荷失衡。例如，在使用200KeV、6.0×1012原子／cm2剂量和5度注入角度的一个实施例中，超结列的顶部10微米约25％富p。作为结果，电场在25％的电荷失衡窗口上保持不平坦(最佳)。在替代性实施例中，可以多个扭转角度完成注入步骤。在一个实施例中，可通过具有几度的倾角的两个扭转角或四个扭转角完成注入步骤。 
器件10还包含在LCB沟槽22之间、在其附近或邻近或者邻接它在半导体层14中形成的阱、基座(base)、体或掺杂区31。体区31可从半导体材料11的主表面18延伸。在一个实施例中，体区31包含p型导电性，并具有适于形成作为器件10的导电沟道45操作的反型层的掺杂剂浓度。体区31从主表面18延伸到约1.0～约5.0微米的深度。本领域技术人员可以理解，体区31可包含多个单独扩散的区域，或者包含选择形状的连接的、单个或共同扩散的区域，或者可包含它们的组合。 
n型源极区33在体区31内、之上或者之中形成，并从主表面18延伸到约0.2微米到约0.5微米的深度。在表示的实施例中，主表面18的多个部分从源极区33的边缘向下延伸并然后向外延伸，使得通过源极接触层63接触源极区33的水平和垂直表面。在各体区31的至少一部分中形成一个或更多个p型体接触区域36。体接触区域36被配置为向体区31提供低接触电阻，并降低源极区33下面的体区31的薄层电阻，这抑制寄生双极效应。 
器件10还包含邻接体区31和源极区33的沟槽栅极或控制结构157。控制结构157与相邻的电荷补偿沟槽22横向分开。即，控制结构157不覆盖电荷补偿沟槽22。沟槽栅极结构157包含栅极沟槽158和在栅极沟槽158的表面上形成的栅极电介质层43。在一个实施例中，栅极电介质层43包含氧化硅，并具有约0.05微米～约0.1微米的厚度。在另一实施例中，栅极电介质层43在栅极沟槽158的下表面处具有比栅极电介质层43沿栅极沟槽158的侧壁的厚度大或厚的厚度。在替代 性实施例中，栅极电介质层43包含氮化硅、五氧化钽、二氧化钛、钛酸钡锶或它们的组合，包含与氧化硅的组合等。 
沟槽栅极结构157还包含在控制或栅极沟槽158内形成并且覆盖栅极电介质层43的导电栅极区域57。在一个实施例中，源极区33被置于导电栅极区域57与电荷补偿沟槽22之间。导电栅极区域57包含例如n型多晶硅。虽然导电栅极区域57被示为与主表面18基本上共面，但是导电栅极区域57可比主表面18高或者在其之上延伸，或者凹陷为低于主表面18。沟槽栅极结构157被配置为控制沟道45的形成和器件10中的电流的导通。 
为了有利于亚表面电流路径，器件10还可包含n型链路、n型掺杂层或亚表面掺杂层26。具体而言，掺杂层26被配置为在沟道45的漏极端与n型层221之间提供亚表面导通路径(即，水平取向的导通或电流路径)，它们是LCB沟槽22中的主导通层或垂直导通或电流路径。即，在器件10中，电流垂直流过沟道45，然后水平流过掺杂层26，并然后垂直流过层221。掺杂层26被配置，使得电流流动通过导电类型(p型)与掺杂层26(n型)相反的体区31和体接触区域36与主表面18隔离。 
源极接触层63覆盖主表面18形成，并接触源极区33和体接触区域36。虽然被示为部分的层，但可以理解，源极接触层63可覆盖主表面18并且通过层间电介质结构(未示出)与栅电极57隔离。在一个实施例中，源极接触层63包含钛／氮化钛阻挡层和覆盖阻挡层形成的铝硅合金或本领域技术人员已知的其它材料。漏极接触层13覆盖半导体材料11的相对表面形成，并包含例如诸如钛镍银或铬镍金等的可焊接金属结构。 
器件10的操作进行如下。假定源极端子63在零伏特的电势Vs下操作，导电栅极区域157接收比器件10的导通阈值大的控制电压VG＝5.0伏特，并且漏极端子13在漏极电势VD＝5.0伏特下操作。VG和VS的值导致体区31反转相邻的导电栅极区域157以形成垂直连接源极区33与掺杂区26的垂直沟道45。器件电流Id从漏极端子13流 动，并路经n型柱221、掺杂层26、沟道45、源极区33到达源极端子63。由此，电流Id垂直流过n型柱221，以产生低的导通电阻，并水平流过n型链路26，从而保持电流路径与主表面18隔离。在一个实施例中，Id＝1.0安培。为了将器件10切换为关断状态，小于器件的导通阈值的控制电压VG被施加到导电栅极区域157(例如，VG＜5.0伏特)。这去除沟道45，并且，Id不再流过器件10。在关断状态下，随着来自主阻挡结的耗尽区域扩展，n型柱221和p型柱222相互补偿，这提高BVdss。 
图2示出比较本实施例的器件10与现有器件的包含作为电荷平衡的函数的击穿电压和转折电流的图示信息。曲线201是不具有掺杂区223的现有器件的击穿电压，曲线202是具有掺杂区223的器件10的击穿电压，曲线203是不具有掺杂区223的现有器件的转折电流，曲线204是具有掺杂区223的器件10的转折电流。比较图2中的曲线203和204，表明掺杂区223提供导致I-V特性中的NDR减小的电荷失衡，从而导致更高的转折电流(与曲线203相比，在转折电流204中没有U形)，由此导致更好的UIS能力。在一个实施例中，与现有器件相比，转折电流(NDR的开端)提高超过50倍。 
在其它的实施例中，可以看出，3度注入角度(例如，在200KeV下使用6.0×1012原子／cm2的离子注入剂量)大致使得超结列的顶部20微米约14％富p，7度注入角度大致使得超结列的顶部7微米约33％富p，10度注入角度大致使得超结列的顶部5微米约50％富p，20度注入角度大致使得超结列的顶部3微米约150％富p。 
另外，器件10的UIS研究表明，与不具有掺杂区223的现有器件(例如，接近0mJ)相比，具有掺杂区223的器件10提高UIS稳固性(例如，大于600微焦(mJ))。并且，可以看出，与不包含掺杂区223的现有器件相比，器件10的击穿电压分布具有更窄的分布，这可以认为是由于根据本实施例的有意引起的电场失衡。 
图3示出根据本实用新型的实施例以连接注入形成掺杂区223的处理次序。在第一步骤301中，向半导体材料区11提供在主表面18 上形成的硬掩模。作为例子，硬掩模可以是氧化物-氮化物-氧化物配置。然后在硬掩模层中形成开口以露出将形成沟槽22的主表面18的多个部分。 
在步骤302中，使用沟槽蚀刻以形成从半导体材料区11的主表面18延伸的沟槽22。在一个实施例中，可以使用通过基于氟或氯的化学品蚀刻的深度反应离子蚀刻(DRIE)以形成沟槽22。对于DRIE蚀刻沟槽22，几种技术是可用的，包括低温、高密度等离子或Bosch DRIE处理。然后，在步骤303中，可在沟槽22内形成诸如LCB结构220的超结结构。在一个实施例中，可以形成本征epi(n型epi-本征epi，p型epi-本征epi)柱结构。在一个实施例中，超结结构形成为电荷平衡的。在步骤304中，然后可在电荷平衡结构上形成第一电介质衬层。在一个实施例中，可以使用氧化物。在步骤305中，可使得连接注入剂或p型注入剂进入超结结构以形成掺杂区223，以连接体区31与p型柱222，并以选择的注入角度或上述的角度产生本实施例的电荷失衡。然后，在步骤306中，可在第一电介质衬层上形成第二电介质衬层以形成电介质结构28。 
在另一实施例中，也可通过定制可以是本征epi或i-epi的邻接超结沟槽22的半导体层14的掺杂分布，实现超结列222的电荷失衡。根据第二实施例，半导体层14具有非均匀的掺杂剂分布。在一个实施例中，半导体层14具有基本上线性渐变的掺杂剂分布。在一个实施例中，半导体14在接近器件10的掺杂层26的位置处具有约8.0×1013原子／cm3的掺杂剂浓度，该掺杂剂浓度然后在半导体层14的厚度上向着基板12线性增加到约约2.0×1015原子／cm3。观察到该线性分布导致CB跨着沟槽22中的超结列的线性变化(例如，CB可跨着超结列改变超过40％)。本实施例的得到的I-V特性表明没有NDR，直到非常高的电流水平(例如，大于50安培)。根据本实施例，该配置表明线性分级的n-epi跨着选择的电荷平衡窗口提供正的差动电阻，与现有的超结器件相比，这提高UIS性能。在另一实施例中，可以使用掺杂区223和具有半导体层14的非均匀掺杂剂分布二者。 
鉴于以上所有的方面，很显然，公开了新颖的方法和结构。包括在LCB超结结构中有意产生电荷失衡以及其它的特征。在一个实施例中，在超结结构的上部附近形成诸如p型区域的掺杂区。在另一实施例中，与超结结构相邻的半导体区具有非均匀的掺杂剂分布，该掺杂剂分布在超结结构的上表面附近具有较低的掺杂剂浓度，并且掺杂剂浓度然后向着超结结构的下部增加。从结构得到的电荷失衡引起非均匀电场，并可在雪崩条件下(例如，在UIS测试中)在漂移区域充满过量的多数和少数载流子时允许电压(即，电场分布下的区域)增加以提高性能。由此，本实施例的I-V特性表现正的差动电阻(PDR)、平衡电流-与在现有器件中发现的NDR相反，这种NDR可导致丝状形成和破坏。 
虽然通过特定的优选实施例和示例性实施例描述本实用新型的主题，但是，以上的附图及其描述仅示出主题的典型的实施例，因此不被视为限制其范围。很显然，对于本领域技术人员来说，许多替代和变化是十分明显的。例如，描述的掺杂剂导电类型可反转。 
如以下的权利要求反映的那样，本实用新型的方面可以不包含单个以上公开实施例的所有特征。因此，以下表达的权利要求在这里明确被加入该具体实施方式部分中，使得各权利要求自身代表本实用新型的单独的实施例。并且，本领域技术人员可以理解，虽然这里描述的一些实施例包含一些特性但不包含在其它的实施例中包含的其它特征，但不同实施例的特征的组合意味着处于本实用新型的范围内，并且意味着形成不同的实施例。 

Claims (20)

1.一种半导体器件结构，其特征在于包含： 
基板； 
覆盖基板且具有与基板分开的主表面的半导体层； 
在半导体层内形成并从主表面延伸的局部化超结结构； 
与主表面相邻并且与局部化超结结构分开的控制电极； 
与控制电极与局部化超结结构之间的主表面相邻的体区；和 
被配置为在局部化超结结构内提供电荷失衡的与局部化超结结构处于分开关系的掺杂区。 
2.根据权利要求1所述的半导体器件结构，其特征在于，局部化超结结构包含多个第一和第二导电类型并且大体垂直取向的半导体层。 
3.根据权利要求1所述的半导体器件结构，其特征在于，掺杂区处于与局部化超结结构邻接的半导体层内，并且，掺杂区具有非均匀的掺杂剂分布。 
4.根据权利要求1所述的半导体器件结构，其特征在于，掺杂区处于局部化超结结构的上部内。 
5.根据权利要求4所述的半导体器件结构，其特征在于，掺杂区邻接体区的至少一部分。 
6.根据权利要求1所述的半导体器件结构，其特征在于， 
基板包含第一导电类型， 
体区包含与第一导电类型相反的第二导电类型，并且， 
掺杂区包含第二导电类型。 
7.根据权利要求1所述的半导体器件结构，其特征在于，电荷失衡大于0％。 
8.一种半导体器件结构，其特征在于包含： 
具有主表面的半导体材料区； 
在半导体材料区内形成并且包含大体垂直取向的材料柱的超结结 构；和 
与超结结构处于分开的关系并被配置为在超结结构内产生电荷失衡的掺杂结构。 
9.根据权利要求8所述的半导体器件结构，其特征在于，掺杂结构包含在材料柱的上部内形成的掺杂区。 
10.根据权利要求8所述的半导体器件结构，其特征在于，掺杂结构包含具有非均匀掺杂剂分布的外延层，并且，超结结构处于外延层内。 
11.根据权利要求10所述的半导体器件结构，其特征在于，外延层是n型，并且在接近超结结构的上部的位置具有约8×1013原子／cm3的掺杂剂浓度，在接近超结结构的下部的位置具有约2×1015原子／cm3的掺杂剂浓度。 
12.根据权利要求8所述的半导体器件结构，其特征在于还包含： 
与主表面和超结结构相邻的体区； 
邻接体区的一部分的控制电极；和 
邻近体区的源极区，其中： 
掺杂结构邻接体区的至少一部分，并且， 
超结结构包含大体垂直取向的n型和p型掺杂材料柱。 
13.根据权利要求12所述的半导体器件结构，其特征在于，掺杂结构邻接体区的侧部。 
14.根据权利要求12所述的半导体器件结构，其特征在于，掺杂区邻接体区的下部。 
15.一种半导体器件，其特征在于包含： 
具有主表面的半导体材料区； 
处于半导体材料区内并包含材料柱的超结结构；和 
处于与超结结构分开的关系并被配置为在超结结构内产生电荷失衡的掺杂结构。 
16.根据权利要求15所述的半导体器件，其特征在于，掺杂结构包含超结结构的上部内的离子注入区域。 
17.根据权利要求15所述的半导体器件，其特征在于还包含： 
接近超结结构的体区，其特征在于，掺杂结构的一部分邻接体区； 
接近体区的源极区；和 
接近源极区和体区的控制电极。 
18.根据权利要求15所述的半导体器件，其特征在于，掺杂结构包含在半导体材料区内具有非均匀掺杂剂分布的外延层，并且，超结结构处于外延层内。 
19.根据权利要求18所述的半导体器件，其特征在于，外延层具有线性渐变的掺杂剂分布。 
20.根据权利要求18所述的半导体器件，其特征在于，外延层在超结结构的上部附近具有较低的掺杂剂浓度，并在超结结构的下部附近具有较高的掺杂剂浓度。 
CN201320613433.5U 2012-10-05 2013-09-30 半导体器件及半导体器件结构 Expired - Lifetime CN203690306U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261710526P 2012-10-05 2012-10-05
US61/710,526 2012-10-05
US14/032,454 2013-09-20
US14/032,454 US9287371B2 (en) 2012-10-05 2013-09-20 Semiconductor device having localized charge balance structure and method

Publications (1)

Publication Number Publication Date
CN203690306U true CN203690306U (zh) 2014-07-02

Family

ID=50432077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320613433.5U Expired - Lifetime CN203690306U (zh) 2012-10-05 2013-09-30 半导体器件及半导体器件结构

Country Status (2)

Country Link
US (2) US9287371B2 (zh)
CN (1) CN203690306U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684073A (zh) * 2015-11-10 2017-05-17 亚德诺半导体集团 Fet‑双极晶体管组合

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6077380B2 (ja) * 2013-04-24 2017-02-08 トヨタ自動車株式会社 半導体装置
JP6300638B2 (ja) * 2014-05-26 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US9627328B2 (en) * 2014-10-09 2017-04-18 Infineon Technologies Americas Corp. Semiconductor structure having integrated snubber resistance
CN104319284A (zh) 2014-10-24 2015-01-28 矽力杰半导体技术(杭州)有限公司 一种半导体器件结构及其制造方法
US9443973B2 (en) * 2014-11-26 2016-09-13 Infineon Technologies Austria Ag Semiconductor device with charge compensation region underneath gate trench
US9799725B2 (en) 2015-03-05 2017-10-24 Infineon Technologies Americas Corp. IGBT having a deep superjunction structure
US9768284B2 (en) 2015-03-05 2017-09-19 Infineon Technologies Americas Corp. Bipolar semiconductor device having a charge-balanced inter-trench structure
US9831330B2 (en) 2015-03-05 2017-11-28 Infineon Technologies Americas Corp. Bipolar semiconductor device having a deep charge-balanced structure
JP6448513B2 (ja) * 2015-11-16 2019-01-09 株式会社東芝 半導体装置
KR20180071101A (ko) * 2016-12-19 2018-06-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6233539B1 (ja) * 2016-12-21 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
US10147785B2 (en) 2017-01-26 2018-12-04 Semiconductor Components Industries, Llc High-voltage superjunction field effect transistor
US11121211B2 (en) 2017-09-29 2021-09-14 The Texas A&M University System Fabrication of lateral superjunction devices using selective epitaxy

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163907A (ja) 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
DE19730759C1 (de) 1997-07-17 1998-09-03 Siemens Ag Vertikaler Leistungs-MOSFET
DE19823944A1 (de) 1998-05-28 1999-12-02 Siemens Ag Leistungsdioden-Struktur
DE10024480B4 (de) 2000-05-18 2006-02-16 Infineon Technologies Ag Kompensationsbauelement mit verbesserter Robustheit
US20030030051A1 (en) 2001-08-09 2003-02-13 International Rectifier Corporation Superjunction device with improved avalanche capability and breakdown voltage
US6825514B2 (en) 2001-11-09 2004-11-30 Infineon Technologies Ag High-voltage semiconductor component
DE10346838A1 (de) * 2002-10-08 2004-05-13 International Rectifier Corp., El Segundo Superjunction-Bauteil
US7166890B2 (en) * 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
DE10361136B4 (de) 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
US20050242411A1 (en) * 2004-04-29 2005-11-03 Hsuan Tso [superjunction schottky device and fabrication thereof]
JP4967236B2 (ja) 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
US7285823B2 (en) 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
US7253477B2 (en) 2005-02-15 2007-08-07 Semiconductor Components Industries, L.L.C. Semiconductor device edge termination structure
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
US7176524B2 (en) 2005-02-15 2007-02-13 Semiconductor Components Industries, Llc Semiconductor device having deep trench charge compensation regions and method
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
US7411266B2 (en) 2006-05-30 2008-08-12 Semiconductor Components Industries, L.L.C. Semiconductor device having trench charge compensation regions and method
DE102006046845B4 (de) 2006-10-02 2013-12-05 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter Robustheit
JP4400612B2 (ja) 2006-10-31 2010-01-20 Ｔｄｋ株式会社 積層コンデンサ、および積層コンデンサの製造方法
US7659155B2 (en) * 2007-03-08 2010-02-09 International Business Machines Corporation Method of forming a transistor having gate and body in direct self-aligned contact
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
US7902075B2 (en) 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US7960781B2 (en) * 2008-09-08 2011-06-14 Semiconductor Components Industries, Llc Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
JP5484741B2 (ja) 2009-01-23 2014-05-07 株式会社東芝 半導体装置
US8390058B2 (en) * 2009-06-12 2013-03-05 Aplha and Omega Semiconductor Incorporated Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8389369B2 (en) 2010-02-08 2013-03-05 Semiconductor Components Industries, Llc Electronic device including a doped region disposed under and having a higher dopant concentration than a channel region and a process of forming the same
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684073A (zh) * 2015-11-10 2017-05-17 亚德诺半导体集团 Fet‑双极晶体管组合

Also Published As

Publication number Publication date
US9287371B2 (en) 2016-03-15
US20160148997A1 (en) 2016-05-26
US20140097517A1 (en) 2014-04-10
US10090380B2 (en) 2018-10-02

Similar Documents

Publication Publication Date Title
CN203690306U (zh) 半导体器件及半导体器件结构
US10720511B2 (en) Trench transistors and methods with low-voltage-drop shunt to body diode
US10840367B2 (en) Transistor structures having reduced electrical field at the gate oxide and methods for making same
US8933506B2 (en) Diode structures with controlled injection efficiency for fast switching
US9685523B2 (en) Diode structures with controlled injection efficiency for fast switching
CN103579345B (zh) 高压场平衡金属氧化物场效应晶体管
US8466025B2 (en) Semiconductor device structures and related processes
CN203690305U (zh) 半导体器件及半导体器件结构
US10886396B2 (en) Transistor structures having a deep recessed P+ junction and methods for making same
US9553179B2 (en) Semiconductor device and insulated gate bipolar transistor with barrier structure
TWI469347B (zh) 帶有溝槽-氧化物-奈米管超級接面之元件結構及製備方法
TWI712173B (zh) 整合在超級接面功率mosfet中的肖特基二極體
US20140273374A1 (en) Vertical Doping and Capacitive Balancing for Power Semiconductor Devices
CN104282745B (zh) 半导体器件以及改善半导体器件的击穿电压的方法
US9502547B2 (en) Charge reservoir IGBT top structure
US9419128B2 (en) Bidirectional trench FET with gate-based resurf
US9419116B2 (en) Diodes and methods of manufacturing diodes
KR20220121391A (ko) 슈퍼정션 반도체 소자 및 제조방법
WO2008099229A1 (en) Semiconductor device and method of forming a semiconductor device

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20140702

CX01 Expiry of patent term