CN106684073A - Fet‑双极晶体管组合 - Google Patents

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Abstract

本公开涉及FET‑双极晶体管组合。提供了一种晶体管开关设备，其表现出相对良好的电压能力和相对容易的驱动要求以接通和断开设备。这可以减少可能扰乱其他组件的瞬态驱动电流。

Description

FET-双极晶体管组合
技术领域
本公开涉及场效应晶体管和双极晶体管的组合。
背景技术
通常需要能够切换相对高的电压，通常高达并在200伏特至300伏特范围内。实现这一目的的晶体管可以集成到具有较低电压处理和控制电路的集成电路封装中。在许多情况下，这种高电压晶体管与较低电压控制电路在同一晶片上是方便的和成本有效的。结果，非常期望在晶片的同一侧上形成到这种高电压晶体管的所有连接。在该电压范围内的开关应用包括电动机控制和逆变器，调光器，汽车开关，其中由于感性负载的瞬态电压可能发生，以及工业和家用电器中的整个电源电压相关的开关以及用于这样的电器的电源。
开关通常可以通过高功率金属氧化物半导体场效应晶体管(MOSFET)等来完成。然而，通常希望由这种晶体管提供的驱动负载尽可能小，并且这往往是相对大的MOSFET的问题，因为尽管它们在栅极保持在恒定电压时，栅极具有相对大的电容，并且因此在晶体管开关期间流入和流出栅极的电流可导致大的瞬态电流流动，其可能扰乱其它电路的操作或者由于这样大的电流诱导的电源轨电压波动而引起其中的噪声。
在选择交换技术时，其他考虑也成为一个因素。在较低电压开关范围内，高压MOSFET(例如，双扩散金属氧化物半导体(DMOS)晶体管)通常具有优于绝缘栅双极晶体管(IGBT)的竞争优势，其中IGBT随着电压增加超过700V至800V等而变得有利。
发明内容
根据本公开的第一方面，提供了一种电流流动控制设备，包括与半导体的隔离区域内部的场效应晶体管组合的双极晶体管。第一半导体区域由双极晶体管和场效应晶体管共享。
这种布置可以允许场效应晶体管负责在关断状态下承载电流控制设备两端的大部分电压降。这又可以允许双极晶体管以比在某些现有IGBT中发现的更高的增益配置形成。这又可以减小双极晶体管的驱动电流的大小。优选地，双极晶体管是NPN晶体管，因为它们倾向于表现出比PNP晶体管更高的增益。
这又意味着可以使用更小的驱动晶体管来为双极晶体管提供基极电流。因此，可以大大减少驱动晶体管的输入节点处的寄生电容，导致更小的瞬态电流。此外，可以在制造设备的晶片的一侧上进行到设备的所有连接。这可以促进设备与集成电路中的其它部件的集成，因为可以使用诸如标准互补金属氧化物半导体(CMOS)工艺的常用制造工艺来进行连接，因此可以避免额外的非标准工艺步骤。额外的步骤通常增加成本和降低产量。
本文提出的结构可以与MOSFET/DMOS设备竞争用于切换任务。对于给定的设备尺寸，根据某些实施例的设备电阻相对于一些先前设备而言较低，因为发射极电流在发射极的基本上整个区域上垂直传导，而不是通过MOSFET的窄水平沟道。此外，由于用作“保持”区域的设备的部分在构成本公开的实施例的设备中垂直形成，而不是如典型DMOS设备在横向上形成，因此可以减小布局面积，从而减小硅实际成本。
根据本公开的第二方面，提供了包括根据本公开的第一方面的至少一个电流控制设备的集成电路。
根据本发明的第三方面，提供一种形成电流控制设备的方法，所述方法包括在隔离阱内形成第一半导体区，所述第一区域为具有第一掺杂浓度的第一型掺杂区；形成邻接所述第一区域的第二区域，所述第二区域是具有小于所述第一掺杂浓度的第二掺杂浓度的所述第一类型掺杂区域；形成邻接所述第二区域的第三区域，所述第三区域是第二类型掺杂区域；形成邻接所述第三区域的第四区域，所述第四区域比所述第三区域更高掺杂并且是所述第一类型掺杂区域；并且其中电流流动节点与第一和第四区域电流流动连通，并且其中在第三和第四区域之间的电流流动控制在第一和第四区域之间的电流流动。
附图说明
将结合附图通过非限制性示例参考那些教导的一些实施例来描述本公开的教导，在附图中：
图1是为了在上下文中放置本教导的目的的现有技术的垂直IGBT的横截面；
图2示出了用于表征双极晶体管的BVCE0和BVCB0的电路配置；
图3示出了图1所示的晶体管内的寄生元件的位置；
图4是图3的晶体管的等效电路；
图5示出了对图1的布置的已知修改，以便减少寄生元件导致晶体管闭锁的风险；
图6示出了IGBT的表面区域以缩放以示出驱动FET占用多少空间；
图7是穿过构成本公开的第一实施例的晶体管的沿第一方向的横截面；
图8是穿过本公开的第一实施例的穿过双极晶体管在垂直于第一方向的第二方向上的横截面；
图9是设备的表面的平面图，没有示出钝化或金属层；
图10是图7所示的设备的等效电路；
图11a示出了图7的设备内的驱动FET电流流动，图11b示出了基极电流的分布，并且11c示出了发射极电流的分布；
图12示出了当FET处于夹断状态时设备的FET部分内的电场梯度；
图13示出了当设备导通时作为位置的函数的FET电流密度；
图14示出了设备内的尺寸，用于考虑尺寸和掺杂如何控制夹断电压和击穿电压；
图15a和15b是示出掺杂水平如何与电流密度以及夹断电压和击穿电压相互作用的曲线图；和
图16示出了本公开的另一实施例的示意性横截面。
具体实施方式
FET-双极晶体管组合
某些实施例的以下详细描述呈现了具体实施例的各种描述。然而，本文所描述的创新可以以多种不同的方式实施，例如，如权利要求所限定和涵盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，图中所示的元件不一定按比例绘制。此外，将理解，某些实施例可以包括比附图中示出的更多元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。
在图中示出了一些晶体管结构。在附图中示出了不同掺杂浓度和掺杂剂类型的各个区域，并且为了图示的方便，由边界线表示。应当理解，由于所使用的掺杂技术，边界可以是漫射区域。
图1示意性地示出了现有技术的垂直绝缘栅双极晶体管IGBT 2的配置。垂直地形成晶体管减小其在晶片上的覆盖区，并因此降低晶体管的成本，但是这带来了必须接触晶片背面的不便到。图1所示的晶体管包括P型掺杂的处理晶片12，并且在其上形成金属接触14。在P型处理晶片12上提供半导体的N型区域14。区域14通常通过外延沉积生长，并且可以相对较厚，通常在高压设备中厚度超过100微米。区域14通常相对较轻掺杂并且在图1中被标记为N-，而区域12被相当地重掺杂并且被指定为P+。通常，在P+处理晶片12和N-外延层14之间形成区域16，并且区域16比区域14更高度N型掺杂。该层16有助于防止穿通。在N-外延层上形成P+区20。因此，该结构是垂直PNP晶体管10的结构。
大深度区域14(其形成晶体管基极)使晶体管能够承受形成发射极的层12与形成集电极的层20之间的高电位差。设备可以承受的最大电压基本上与基层的厚度线性地变化。然而，厚的基极区域也倾向于产生低的电流增益，其中电流增益通常接近于1。因此，图1所示的高压PNP晶体管具有能够用作开关并承受高电压的优点，但是如果希望通过大的集电极电流，则它所引起的损失是大的基极电流。
从关于双极晶体管的文献中已知的是，晶体管击穿电压BVCE0(其是基极断开的集电极到发射极击穿电压)与BVCB0相关，BVCB0是共发射极晶体管的集电极到基极击穿电压发射极浮动。相对电路配置和击穿电压如图2所示。BVCE0和BVCBO之间的关系由下式给出
BVCE0＝BVCBO/(1/β)^(1/m) 等式1
其中β＝电流增益和
对于NPN，m＝4，对于PNP硅晶体管，m＝2。
因此，高压晶体管的设计者理解，为了良好的击穿性能，低增益是非常需要的。
为了解决低电流增益的这个问题，提供了场效应晶体管FET以驱动基极电流。FET可以作为单独的设备提供。然而，更紧凑的实施方式是将其提供在PNP晶体管的集电极区域内。用户现在只需要驱动由驱动FET的栅极呈现的负载，而不是提供低增益双极晶体管所需的电流。FET可以被设置为使得FET的N型漏极区域由PNP双极晶体管的N型区域14形成。在P型层20的一部分中提供N型掺杂24(图1)，以便形成FET的源极端子。为了形成栅极，形成从设备的表面延伸到N-层14的沟槽30.沟槽由诸如氧化物，氮化物或聚酰胺的电介质32加衬，然后沟槽被填充导电材料34以形成栅电极。导电材料34可以例如是金属或掺杂多晶硅。
区域24与形成PNP晶体管的集电极的材料20接触，并且可以从层20的表面获取电流，并且由于栅极耗尽邻近绝缘体32的P型材料的电压，以及从而形成与绝缘体32相邻的N型沟道，可以向基极区域提供电流以使双极晶体管导通。可以在区域24和集电极区域20之间形成金属接触，以确保FET与集电极区域可靠地接触。
图3将驱动FET 40的电路符号叠加到图1所示的结构上，以便示出FET 40在IGBT中的有效位置。PNP晶体管的位置也被示出并标示为10.然而，图2还示出了N型区域24，P型区域20和N型区域14也形成垂直NPN晶体管42。垂直NPN晶体管是寄生元件，当被包括在图1的结构的等效电路图中时，如图4所示，示出了PNP晶体管10与寄生NPN晶体管42相互作用以形成寄生晶闸管50的电位。如果寄生晶闸管50切换到导通状态，则IGBT的控制丢失，并且设备将保持导通，而与施加到设备的栅极端子的控制电压无关。
IGBT的现有技术工作集中在防止寄生晶闸管50导通。这涉及最小化在寄生晶体管42的基极和设备集电极节点54之间形成寄生电阻52的硅的电阻。如图5所示，通过使N型区域24邻接高度掺杂的P+型区60，其形成与金属层(未示出)的集电极接触。
因此，嵌入式FET可以提供基极电流。IGBT已经是成功的设备，并且将驱动信号从大值电流转换为PNP双极晶体管所需的栅极电压的能力已经显着地有益于电路设计者。
然而，驱动FET 40必须相对地大以提供大的基极电流。结果，IGBT的驱动FET具有相对较大的栅极，其又具有相对较大的栅极电容。其结果是快速地接通和关断IGBT(由于可以非常期望地节省它并且双极型设备在高功率耗散状态中花费时间，其中双极晶体管正在通过大电流，同时暴露于大的电压降)，则栅极涌入电流可能仍需要达到几安培，虽然持续时间短。较低的电流会导致较慢的开关时间。由驱动FET占据的面积足够大，使得可以在P型层20中形成沟槽图案，并且在相邻沟槽之间形成发射极。因此，形成沟槽所损失的面积可以是相当大的，并且尽管沟槽是显着的，但是根据定义，它们不包含载流材料。因此，现有IGBT产品的表面积的很大一部分被驱动FET占据。对于给定的电流容量，与等效PNP设备的尺寸相比，这显着地增加了IGBT的尺寸。
图6基本上按比例绘制以示出现有IGBT的表面结构。在图6中，每个沟槽占据宽度x，宽度通常为1.2μm。沟槽以约4.5μm的周期重复，因此可以看出设备的面积的四分之一以上损失到沟槽。然而，集电极区60约为1μm宽，并且由于集电极的尺寸可以限制最大设备电流，因此现有的IGBT只能承载分配给它的半导体区域的四分之一电流可以处理。
当保护区域留在设备周围以停止能够建立可修改其操作的静电场的相邻设备时，此情形进一步劣化。
因此，现有的IGBT可是相当浪费面积。
为了减小栅极驱动电流，将期望减小栅极电容。这可以通过使驱动FET较小来完成，但是这又减小了可以提供给双极晶体管的基极的电流。双极晶体管基极电流要求可以通过增加其电流增益来减小，但这可能导致击穿电压下降。因此，IGBT设计者面临着必须针对击穿电压来折衷栅极电流。由于IGBT的市场是高压控制，在大约30年以上IGBT已经存在的情况下，在减小FET尺寸方面几乎没有进展。
本文提供了一种新结构以提高高压开关设备的性能。
发明人已经认识到，可以将载流子注入到半导体的完全耗尽区中。这种完全相反的直观观察导致发明人开发一种设备，其中双极晶体管结构被修改为包括串联连接的FET，并且其中当双极晶体管截止时，FET在其内具有完全耗尽的区域。串联的FET用于限制跨双极晶体管发生的电压。这又允许使用更高增益的晶体管，结果是用于驱动FET维持的基极电流减小，因此驱动FET可以更小，因此其栅极电容可以减小，使得设备更容易驱动。观察新设备的另一种但同样有效的方式是将其看作耗尽型FET，其中源极区具有对FET的相反掺杂类型的掺杂插入。因此，在N沟道FET中，P型层插入沟道中，该层与N掺杂区域协作以与高掺杂源极区域形成NPN。
当处理诸如场效应晶体管的晶体管结构时，常见的是将完全耗尽区视为不支持传导，因为例如使用耗尽FET的沟道来关断设备，以便抑制其漏极和源极区域之间的电流流动。然而，发明人认识到，可以将FET偏置成夹断，以便在FET两端下降大的电压，但是仍然能够将载流子注入耗尽区，使得电流可以流过设备。此外，作为载流子的结果的电流流动导致FET导通，使得其不再在先前已经耗尽的半导体区域上下降大的电压，因此该设备不经受大量的功率耗散，因为设备的有效导通电阻RON变小。
在本公开的实施例中，FET以双极晶体管串联形成，使得双极晶体管的集电极通向FET的沟道区。该FET可以被认为是降压FET，因为它用于将双极晶体管看到的电压从电源电压降低到用于降压FET的夹断电压。
将关于图7至图9描述这种设备。
图7是通过根据本公开制造的设备的横截面。该设备(通常标记为100)形成半导体开关，并且对于用户表现得好像是IGBT。
图7所示的设备利用绝缘体上硅SOI制造技术来形成隔离阱。本文所讨论的原理和优点可以应用于任何其它合适的绝缘体上半导体技术。图7所示的设备可以是较大晶片或管芯的一部分，但是为了图示简单，没有示出超出设备边缘的晶片部分。晶片包括处理晶片102，其上形成有介电层104，例如氧化硅。在氧化物层104上提供另一层硅层106。层102，104和106通常表示其制造商提供SOI晶片的形式。
对层106进行施主原子的掺杂注入，以使层106成为N型半导体。层106通常相对重度掺杂，并且此重掺杂被指定为N+，如本领域技术人员已知的。这使得其相对高导电性。在层106上生长N型外延层108.层108的掺杂程度小于层106的掺杂。外延层可以生长到设备的上表面，并且掺杂变为受主杂质，以形成在N型层108上方的相对薄的P型区域110。
可替换的，可以对外延层的上部进行进一步的掺杂步骤和热循环以形成相对薄的P型区110。这可以给出其中区域110中的P型掺杂浓度最大的渐变扩散并且随着与设备的上表面的距离的增加而减小。因此，区域110的顶表面可以表示为P+。可替换的，可以在P型区域10的表面中形成相对高的P+掺杂区域111。其目的将在后面讨论。
停止在N型层108的顶部生长的外延的优点是其允许设备的主体被照射(如果需要的话)。照射可以用于在晶格中产生缺陷，该缺陷作为寿命杀手以减少少数载流子寿命，但不会损害用于形成双极晶体管或发射极区114的基极的硅110，这是由于以下事实：这些区域直到执行任选的照射步骤之后才形成。
在设备的表面处提供具有相对高的N型掺杂浓度的区域112，114和116。这些区域可以通过沉积掩模，图案化掩模并选择性蚀刻以形成用于掺杂剂注入的区域112，114和116以形成N+区域。
可以看出，由区域106，108，110，112，114和116形成的垂直结构由从设备的表面延伸到介电层104的垂直延伸的绝缘壁130和132界定。绝缘壁130和132可以包括任何合适的电介质材料。这些壁用于限定那些区域106，108，110，112，114的空间范围并将它们与晶片的其它部分隔离，但是壁130和132还将栅电极140与区域106，108，110隔离栅极电极由另外的壁142和144界定，使得栅极电极由沟槽146和148内的导体，例如金属或掺杂的硅或掺杂的多晶硅限定。栅极接触149被制成栅极140。
图7中所示的设备也在图7的平面上方和下方延伸，并且埋入的相对高掺杂层106通过相对高掺杂区域106a被提升到半导体的隔离槽的任一端处的表面接触，如图8所示。相对高掺杂区域106a与形成设备的集电极/漏极的导体150接触。类似地，在用作设备的发射极/源极的区域114上形成金属触点155。该设备覆盖有钝化材料作为层152。
图9是图7和图8所示的设备的平面图，没有示出钝化层或金属层。在其他变型中，可以形成多个驱动FET注入。
如图9所示，可以看出，驱动FET区域112，116仅占据完成的设备的相对小的面积。因此，栅极140的面积可以变得小得多，事实上小于β倍，其中β是与IGBT设备处的现有技术的PNP相比的NPN晶体管的增益。由于β通常大于50并且可以在100或更大的范围内，所以栅极140可以在限定用于设备的隔离槽的沟槽的相对小的区域中实现。因此，与现有技术IGBT中的现有技术驱动FET结构的情况相比，驱动FET可以比设备的有源(载流)区域消耗更少的面积。这可以减少设备上的占用面积，但是应当理解，使集电极/漏极层106返回到表面以使该设备与由半导体“Fab”提供的标准制造工艺兼容使用额外的晶片面积。然而，本文所使用的方法仍然可以导致形成具有大大降低的驱动电流以应对状态之间的切换的高压晶体管，并且可以提供在集成电路上并且通过合同连接到其它部件的高压晶体管晶片的同一侧。
图9还示出了图7和图8的截面线。图7是沿线x-x的截面图，图8是沿线y-y的截面图。
因此，不是提供如关于图5所描述的完全垂直晶体管，其中在设备的表面附近形成低增益PNP晶体管10，我们具有更高增益的NPN晶体管，其对于类似的尺寸，并且其中NPN晶体管形成在具有串联FET的绝缘阱中，当NPN晶体管不导通时，NPN晶体管可以限制NPN晶体管两端的电压。如图所示，NPN晶体管包括集电极区108，基极区110和发射极区114。如图所示，串联FET包括栅极140，漏极106和区域108中的源极。
图7和图8的设备可以形成在具有位于管芯上其他地方的驱动晶体管的管芯上，以便仿真IGBT功能，或者其可以用作相对高增益的相对高电压的双极晶体管。在这种情况下，可以不形成区域112和116，并且可以通过高度掺杂的P型区域111连接到基极区域110，以提供引入基极电流的方式。
然而，图7所示的结构具有形成在其中的集成的垂直形成的驱动FET，使得形成IGBT等效设备，但是在双极晶体管部分中具有更高的增益。如前所述，这是通过提供掺杂区112和116来实现的，掺杂区112和116用N+材料代替设备的一些部分中的P+区110，因此可以在形成发射极114的同时进行这不会招致任何额外的处理步骤。N+区112和116形成驱动FET的源极。驱动FET 215的源极通过制造在基极区110内并且通过连接到P+区111，例如通过如图7所示的金属触点113连接到双极晶体管的基极。电路如图10所示。
参考图7和图10，双极晶体管的N型区域108也形成驱动FET 215的漏极。在使用中，驱动FET 215打开电流从双极晶体管的集电极区域流动的路径晶体管225，集电极部分地通过图7中所示的区域108通过驱动FET 215的沟道形成到区域112和116，其中电流然后流到区域110并因此流到NPN晶体管的基极110。
该设备看起来像具有集电极C和发射极E以及栅极G的IGBT。
在优选实施例中，串联FET 240是MOSFET类结构，并且严格地是多晶氧化物硅场效应晶体管POSFET。
驱动FET 215的栅极由导电材料140形成，其通过绝缘壁130和132与设备的区域106，108和110绝缘。栅极140可以形成在由绝缘体界定的沟槽中以隔离栅极，因此可以保护连接到栅极的驱动电路免受在图7所示的晶体管设备中可能发生的较高电压的影响。栅极140的电压可以相对于发射极电压升高。在某些实施例中，基极区110和发射极区114之间的正向偏置PN结阻止基极区110变得比发射极电压上方约0.7伏更正。取栅极电压更大的正电压可以开始耗尽与绝缘壁130和132相邻的基底的P型材料，从而有效地将该区域转变为N型半导体区域，这可以导致电流在N型型区域108和N型区域112/116。到达有效源极区112和116的电流然后可以经由P+区111流入基极区110并开启NPN晶体管。
图11a更详细地示出了设备的一部分，并且特别地示出了当驱动FET 215导通时靠近绝缘壁的耗尽区域边界300和与壁相邻的MOSFET沟道电流302。图11b示出了基极电流的分布，其中最大电流密度发生在发射极区域114的角落处的区域306中。图11c示出了具有最高电流密度的区域310，具有降低的电流密度的区域312的发射极电流路径但大于区域314，并且区域316具有比区域314更小的电流密度。
图12示意性地示出了设备的FET部分内的电场强度。如图所示，最大的电场强度发生在沟槽的电介质材料130和132内的区域350处。在区域352中发生大大减小的电场强度，在区域354中发现所示的最弱的电场。
图13示出了当设备导通时作为位置的函数的FET电流密度。如图所示，电流主要限制在设备的中心，其中最大电流密度在区域360中，区域362和364中的电流密度逐渐减小。
然而，图12和图13示出了最大电流的区域与最高电场的区域分离，这是良好的，因为它使得设备对抗雪崩击穿机制是鲁棒的。
这里描述的实施例是用于线性设备构造，但是其它形状也是可能的，并且可以形成呈现圆形或椭圆形结构的设备，如水平设备。本文所讨论的任何原理和优点可以应用于任何适当形状的设备构造。
如前所述，串联连接的FET(图10中的240)应当被“夹断”以保护双极晶体管(图10中的225)。将设备夹断的能力取决于从每个栅电极延伸的耗尽区能够延伸超过设备宽度的一半以上。
图14示出了具有指定为Wb的基底深度和指定为2a的栅极之间的距离的设备结构。集电极掺杂浓度(在集电极区108中)为Nc。通常，为了良好的电流处理，需要相对高度掺杂的集电极
Jmax＝NceVsat
其中Jmax是最大电流密度，e是电子上的电荷，Vsat是半导体材料的饱和电压。Nc以S.I.单位表示，因此是每立方米的掺杂浓度。因此，表示为1×1017cm-3的掺杂浓度将转换为1×1023m-3，用于上述等式和下式中的Vp和BVceo。
然而，Nc也可以在串联连接的FET的夹断电压中发挥作用，并且如果双极晶体管也在击穿电压中发挥作用。夹断电压Vp由下式给出
其中a是晶体管宽度的一半(栅极间距离的一半)，εsi是半导体(通常是硅)的介电常数。硅的相对介电常数约为11.68。
这种增加的Nc增加夹断电压，如同使设备更宽一样。
转向双极晶体管击穿电压，BVceo可以表示为
其中Emax是常数并且表示设备的材料在击穿之前可以承受的最大E场，并且其可以与最大设备电压Vmax相关
Emax＝Vmax/Wb
由于我们通常希望在双极晶体管损坏之前发生夹断，我们可以写
图15a和15b将这些方程放入其中a等于0.5微米的设备的上下文中。然而，应当理解，可以使用其它宽度的设备。设备宽度和沟道掺杂可以变化，因此可以将掺杂剂浓度降低到1×1016cm-3的更宽设备(例如4微米)布置成在约30V下截止。
图15a示出从电流密度的角度来看，更多的掺杂是好的，但是图15b示出了从夹断和击穿的角度看，更少的掺杂是优选的。然而，可以选择掺杂水平以达到夹断电压，该夹断电压相对于双极晶体管击穿电压具有足够的安全裕度，以考虑工艺变化，同时仍然提供良好的电流密度。也就是说，在模拟中，载流子路径与发射极面积有关，因此电流密度可以通过增加发射极尺寸，例如通过增加发射极长度来交换整个设备作为整体的更高的载流能力图9中的方向y-y。
在图中，区域112和116被示出为邻接沟槽的绝缘壁。这不需要是这种情况，并且当较少掺杂的N型区域可以位于远离沟槽的绝缘壁(其可以促进与它们的金属接触与P+区域111接触)的位置时，高掺杂区域112和116可以位于从区域112和116延伸到沟槽壁。
在所示的实施例中，围绕发射极和基极的沟槽用于限定将本公开的电流控制设备与晶片中的其他设备隔离的隔离槽。然而，不需要这种情况，限定栅极的沟槽可以不同于限定隔离槽的沟槽，如图16所示，其中限定栅极的沟槽延伸到N+层，但不延伸到最底部绝缘层104。
相对较小的驱动FET的形成，其中较小的栅极在绝缘阱中意味着与驱动FET 215相关联的寄生栅极电容应该比常规IGBT的寄生栅极电容小得多。结果，在开关时的瞬变电流流动，即涌入电流可以大大减少，并且在导通和非导通状态之间驱动设备变得更容易和更少的功耗。
总之，提供串联连接的FET以保护双极晶体管免受过电压，但是双极晶体管可以用于通过夹断FET的沟道注入载流子，以便将其接通。这允许使用较高增益的双极晶体管。由于其较高的增益，双极晶体管对于给定的设备电流消耗较少的栅极电流，因此驱动双极晶体管的设备不需要提供这么多的电流。这允许使用更小的驱动FET，导致减小的栅极电容。
掺杂可以在P型和N型之间反转以形成与FET结合的更高增益的PNP晶体管。晶体管设备在平面图中被绘制为对称(在图9所示的实施例中为两度旋转对称和两度反射对称)，但是其它形状(线性，跑道等)也是可能的。
本文所提出的权利要求是适于在USPTO使用的单个依赖性格式，然而应当假设每个权利要求意图取决于相同类型的任何前述权利要求，除非明显不可能。
本公开的各方面可以在各种电子设备中实现。电子设备的示例可以包括但不限于消费电子产品，电子产品的部件，例如封装的开关部件，电子测试设备，蜂窝通信基础设施等。电子设备的示例可以包括但不限于精密仪器，医疗设备，无线设备，诸如智能电话的移动电话，电话，电视，计算机监视器，计算机，调制解调器，手持式计算机，膝上型计算机，平板计算机，诸如智能手表，个人数字助理(PDA)，车载电子系统，微波，冰箱，诸如汽车电子系统的车载电子系统，立体声系统，DVD播放器，CD播放器，诸如MP3播放器，收音机，摄像机，照相机，数字照相机，便携式存储器芯片，洗衣机，烘干机，洗衣机/干衣机，手表，钟表等的数字音乐播放器。电子设备可以包括未完成的产品。
除非上下文明确要求，否则在整个说明书和权利要求书中，词语“包括”，“正包括”，“包含”，“正包含”等应以包括的意义来解释，而非排他性或穷举性；也就是说，在“包括但不限于”的意义上。如这里一般使用的词语，“耦合”是指可以直接或通过一个或多个中间元件连接的两个或更多个元件。同样，如本文中通常使用，词语“连接”是指可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“本文”，“上方”，“下方”和类似含义的词语应当是指本申请的整体，而不是本申请的任何特定部分。在上下文允许的情况下，在上面的使用单数或复数的某些实施例的具体实施方式中的单词也可以分别包括复数或单数。在上下文允许的情况下，涉及两个或更多个项目的列表的词语“或”旨在覆盖该词语的所有以下解释：列表中的任何项目，列表中的所有项目，以及列表中的项目的任何组合。
此外，本文使用的条件语言，诸如“可以”，“可能”，“可能”，“可以”，“例如”，“例如”，“诸如”等等之类的除其他之外，特定地另外说明或在所使用的上下文中以其它方式理解，通常旨在表达某些实施例包括某些特征，元件和/或状态，而其它实施例不包括某些特征，元件和/或状态。以任何方式需要一个或多个实施例的特征，元件和/或状态，或者一个或多个实施例必然包括用于在有或没有作者输入或提示的情况下决定是否包括这些特征，元件和/或状态的逻辑，将在任何特定实施例中执行。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不旨在限制本公开的范围。实际上，本文描述的新颖的设备，方法和系统可以以各种其它形式实施；此外，在不脱离本公开的精神的情况下，可以进行在此描述的方法和系统的形式的各种省略，替换和改变。例如，尽管块以给定的布置呈现，但是备选实施例可以利用不同的组件和/或电路拓扑来执行类似的功能，并且一些块可以被删除，移动，添加，细分，组合和/或修改。这些框中的每一个可以以各种不同的方式来实现。可以组合上述各种实施例的元件和动作的任何合适的组合以提供另外的实施例。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (20)

1.一种电流流动控制设备，包括：
双极晶体管；和
与所述双极晶体管串联的场效应晶体管，
其中所述双极晶体管和所述场效应晶体管设置在半导体的隔离区域内，
其中所述双极晶体管被配置为将载流子注入所述场效应晶体管的耗尽区，以便接通所述场效应晶体管。
2.根据权利要求1所述的电流流动控制设备，进一步包括具有隔离栅极的驱动场效应晶体管，所述驱动场效应晶体管耦合到所述场效应晶体管和所述双极晶体管。
3.根据权利要求2所述的电流流动控制设备，进一步包括：
栅极端子，设置在所述电流流动控制设备的第一侧上并且连接到所述驱动场效应晶体管的所述隔离栅极；
发射极端子，设置在所述电流流动控制设备的第一侧上并连接到所述双极晶体管；和
集电极端子，设置在所述电流流动控制设备的第一侧上并且连接到所述场效应晶体管。
4.根据权利要求2所述的电流流动控制设备，其中，所述驱动晶体管的源极电连接到所述双极晶体管的基极。
5.根据权利要求1所述的电流流动控制设备，其中，所述场效应晶体管包括形成在沟槽内的栅极，所述栅极被布置为将所述栅极与所述双极晶体管隔离。
6.根据权利要求1所述的电流流动控制设备，其，中所述双极晶体管具有大于50的增益。
7.一种电流流动控制设备，包括：
在半导体的隔离区域内与场效应晶体管串联组合的双极晶体管；和
具有形成在沟槽内的栅极的驱动场效应晶体管，其被布置为将驱动场效应晶体管的栅极与双极晶体管隔离。
8.根据权利要求7所述的电流流动控制设备，其中所述电流流动控制设备是三端子设备，其具有连接到所述双极晶体管的发射极区域的第一端子，连接到所述场的漏极区域的第二端子以及控制端子，连接到所述驱动场效应晶体管的栅极，以控制通过所述电流流动控制设备的电流，并且其中所述三个端子设置在所述电流流动控制设备的同一侧。
9.根据权利要求7所述的电流流动控制设备，其中，所述电流流动控制设备在所述隔离区域内竖直地形成，并且所述场效应晶体管的漏极区域在所述电流流动控制设备的最下部分中形成在所述电流流动控制设备的表面具有用于连接到所述电流流动控制设备的端子。
10.根据权利要求9所述的电流流动控制设备，进一步包括类似于所述漏极区掺杂的垂直区，并且被设置为远离所述双极晶体管的发射极区，以使得所述漏极/集电极电流能够被带到所述电流的表面流量控制设备，用于连接到金属触点。
11.根据权利要求7所述的电流流动控制设备，其中，所述双极晶体管是具有大于50的增益的NPN晶体管。
12.根据权利要求7所述的电流流动控制设备，其中，所述沟槽与所述栅极的触点相对地封闭。
13.根据权利要求7所述的电流流动控制设备，其中所述场效应晶体管被配置为当所述场效应晶体管的漏极区的电压超过所述驱动场效应晶体管的栅极的电压时夹断预定阈值。
14.根据权利要求13所述的电流流动控制设备，其中，所述驱动晶体管的栅极也在第二沟槽内，所述第二沟槽被布置为将所述驱动场效应晶体管的栅极与所述双极晶体管隔离，其中，所述沟槽和所述第二沟槽是相对的结构，并且其中场效应晶体管形成在相对的结构之间，以便在相对的结构之间限定沟道，并且其中用于场效应晶体管的夹断电压基于相对结构之间的距离。
15.根据权利要求14所述的电流流动控制设备，其中，所述相对结构间隔小于5微米。
16.根据权利要求14所述的电流流动控制设备，其中，所述场效应晶体管的夹断电压基于在所述相对结构之间的区域中的集电极掺杂浓度。
17.根据权利要求7所述的电流流动控制设备，其中，所述电流流动控制设备中的通道的电导率由在所述驱动场效应晶体管的栅极处接收的信号控制。
18.一种电流流动控制设备，包括：
双极晶体管；
与所述双极晶体管串联的第一场效应晶体管；
第二场效应晶体管，包括电连接到所述双极晶体管的基极的源极和电连接到所述第一场效应晶体管和所述双极晶体管之间的节点的漏极；和
围绕所述双极晶体管，所述第一场效应晶体管和所述第二场效应晶体管的绝缘阱，其中所述绝缘阱被配置为使所述器件与设置在与所述器件相同的管芯上的其它电路元件绝缘。
19.根据权利要求18所述的电流流动控制设备，其中，所述第一场效应晶体管的源极和所述双极晶体管的集电极各自包括所述绝缘阱内的公共区域。
20.根据权利要求18所述的电流流动控制设备，其中，所述双极晶体管被配置为将载流子注入所述第一场效应晶体管的耗尽区，以使所述第一场效应晶体管导通。
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