CN101083280B - 半导体装置和制造该半导体装置的方法 - Google Patents

Abstract

本发明提供一种半导体装置和制造该半导体装置的方法。该半导体装置包括：第一导电类型的半导体基底；以及开关机构，其形成在所述半导体基底的第一主表面上，并切换电流的导通/关断。在半导体基底中，多个柱形异质半导体区间隔开地形成在半导体基底内，该异质半导体区由具有带隙与半导体基底的带隙不同的半导体材料制成，并在第一主表面和与第一主表面相对的第二主表面之间延伸。

Description

半导体装置和制造该半导体装置的方法

技术领域

本发明涉及半导体装置和制造该半导体装置的方法。

背景技术

早期的技术包括例如在“Proceedings of 2004InternationalSymposium Power Semiconductor Device&ICs，Kitakyushu，p.459-462”中描述的所谓超级结(superjunction，SJ)功率MOSFET(金属氧化物半导体场效应晶体管)。

虽然使用Si(硅)作为SJ-MOSFET的材料，但SJ-MOSFET能超过由Si材料所确定的理论性能的限制。而且，在SJ-MOSFET中，p和n杂质区是在基体部分(body portion)的漂移区(driftregion)中以夹心状形成的。在这种结构中，耗尽层沿水平方向延伸，因此它可能在整个漂移区同时耗尽，这在早期的结构中是不可能的。因此，与早期的结构相比，该结构能在p型区中获得更高的杂质浓度和更低的导通电阻。

发明内容

由于p型和n型柱形结构的需要，上述SJ结构需要在深度取决于元件击穿电压的n型半导体衬底上形成p型柱形结构。

因此，元件的形成包括多阶段外延生长的工艺、以及在外延生长工艺后在图案化区域上引入杂质的工艺。这些工艺被重复多次以形成元件。因此，SJ结构具有增加成本的问题。

本发明的一个目的在于提供一种能以低成本实现具有低导通电阻的开关元件的半导体装置和制造半导体装置的方法。

为了解决上述问题，本发明的半导体装置包括：第一导电类型的半导体基底，其包括漏区和衬底，其中所述漏区形成在所述衬底的表面上并且具有第一主表面和与所述第一主表面相对的第二主表面；以及开关机构，其形成在所述漏区的所述第一主表面上，并切换电流的导通/关断，其中，在所述漏区内间隔排列有多个柱形异质半导体区，所述异质半导体区由带隙与所述漏区的带隙不同的半导体材料制成，并且所述异质半导体区至少在所述第一主表面和所述第二主表面之间延伸以接触所述衬底，使得在所述开关机构关断时，所述漏区的整个区域被耗尽，以及其中，所述异质半导体区是相对于所述漏区具有高浓度的第二导电类型。

本发明还提供一种制造上述半导体装置的方法，该方法包括：从所述漏区的所述第一主表面向所述第二主表面形成多个柱形沟槽的步骤；以及向每个所述沟槽填充所述半导体材料来形成所述异质半导体区的步骤。

附图说明

图1是示出根据本发明第一实施例的半导体装置的元件部分的结构的剖视图。

图2是示出根据本发明第二实施例的半导体装置的元件部分的结构的剖视图。

图3是示出本发明的异质结(heterojunction)的总体结构的剖视图。

具体实施方式

下面，将参考附图详细说明本发明的实施例。在以下将要说明的附图中，相同的附图标记表示具有相同功能的部分，对这些部分的重复说明将被省略。

第一实施例

构造

参考图1说明本发明的第一实施例。图1是示出根据本发明第一实施例的半导体装置的元件部分的结构的剖视图。

下面说明图1所示的结构。由外延生长的n^-型SiC(碳化硅)制成的漏区1形成在n⁺型SiC衬底2上。功率MOSFET形成在n-型SiC漏区1的第一主表面上。SiC的多型(polytype)可以是4H、6H、3C或其他。此外，SiC可以被GaN(氮化镓)或者金刚石代替，GaN或者金刚石是在功率器件方面极好的宽带隙材料。

用作开关机构的功率MOSFET可以被其他开关器件的开关机构代替。例如，可以使用JFET(结型FET)、MESFET(金属半导体FET)、双极型晶体管、或在日本特开2003-318398号公报中公开的采用异质结的开关机构。在功率MOSFET的情况下，例如，利用通过插入其间的栅绝缘膜6形成的栅极7的边缘，以双扩散的方式形成p型阱区3和n⁺型源区5。沟道区10形成在p型阱区3的表面上，与n⁺型源区5接触，并紧接在栅极7的下方。该开关机构控制要施加到栅极7的电势，因此，在漏极9和源极8之间的电流的导通/关断被切换。换句话说，在功率MOSFET的情况下的开关机构是指栅极7、栅绝缘膜6和沟道区10。在JFET的情况下，p型阱区通过插入其间的n型源区形成。p型阱区具有低浓度和相对深的深度，n型源区具有高浓度和相对浅的深度。p型阱区构成栅区，栅极在该栅区上形成。在具有大的深度的p型阱区之间插入的区域构成沟道区。该开关机构通过应用栅漏电压改变跨越沟道区的势垒的高度，来控制来自n型源区的多数载流子的注入量。换句话说，在JFET的情况下的开关机构是指栅极和沟道区。在采用异质结的开关机构中，通过在其间插入的栅绝缘膜，栅极设置在靠近异质结界面处。该开关机构通过控制施加到栅极的电势来控制由于异质结而导致的能垒(energy barrier)的宽度，通过流动隧道电流来切换电流的导通/关断。当使用GaN时，可以使用采用二维电子气的沟道结构。

关于功率MOSFET的说明，n⁺型源区5在p型阱区3内形成。栅极7在栅绝缘膜6上形成，该栅绝缘膜6在第一主表面上形成，使得多个p型阱区3(在图1中，示出两个p型阱区3)离散地排列。形成由例如金属制成的源极8，以连接n⁺型源区5。图1示出两个基本单元相互面对的情况的典型例子。然而，大量的单元实际上是并联连接的。漏区1的浓度和厚度根据所需的击穿电压来设置。作为例子，漏区1需要具有大约10微米的厚度，以获得1000V水平的击穿电压。n⁺型SiC衬底2在其背面与漏极9欧姆接触。

第一实施例的结构的特征在于，由p⁺型多晶硅(多晶的硅)制成的异质半导体区4以柱形形成在漏区1中。由p⁺型多晶硅制成的异质半导体区4被连接到由例如金属制成的源极8。异质半导体区4与源极8、n⁺型源区5、p型阱区3处于同一电势。

制造方法

接下来，将说明制造上述半导体装置的方法。由于制造功率MOSFET部分的详细方法是公知的，因此将省略这部分的说明。只给出与制造本发明的必要结构的方法有关的说明。n^-型漏区1通过外延生长形成在n⁺型SiC衬底2上。沟槽11通过沟槽刻蚀形成在漏区1的表面中。沉积p⁺型多晶硅层以填充沟槽11。在完成在沟槽11中沉积p⁺型多晶硅层之后，通过回刻蚀等移除沉积在漏区1的表面上的p⁺型多晶硅层。顺便提一句，向多晶硅层引入p⁺型杂质能与多晶硅层的沉积同时进行或者在其后进行。如上所述，根据第一实施例制造半导体装置的方法包括：在半导体基底的第一主表面上形成多个柱形沟槽11的操作；以及通过以用于形成异质半导体区4的半导体材料(例如，p⁺型多晶硅)填充每个沟槽11，来形成异质半导体区4的操作。上述制造方法的采用简化了制造工艺，并能防止制造成本的上升。此外，对每个多阶段外延生长执行杂质注入并不是必需的。因此，上述制造方法能防止装置特性的变化和提高产量。因此，能够降低制造成本。

操作

将根据第一实施例说明半导体装置的操作。由功率MOSFET形成的开关机构部分用于切换通过元件的主电流的导通/关断。在原始的垂直功率MOSFET的操作中，当元件导通时，主电流通过n⁺型SiC衬底2、n^-型漏区1、紧接在栅绝缘膜6下面形成的沟道区10、以及n⁺型源区5从漏极9流向源极8。当元件关断时，反向偏压施加到在异质半导体区4和n^-型漏区1之间形成的异质结。在这种情况下，异质半导体区4由p⁺型多晶硅制成，其与源极8处于同一电势。异质结用作具有高击穿电压的二极管。通过发明者的极大努力而获得的实验结果可以发现，p⁺型符合获得具有高击穿电压并产生小漏电流的二极管特性的要求。

如上所述，根据第一实施例的半导体装置包括：n⁺型SiC衬底2和n^-型漏区1，它们构成第一导电类型的半导体基底；以及开关机构，其形成在半导体基底(例如，n^-型漏区1)的第一主表面上，并切换电流的导通/关断。在该半导体装置中，在第一主表面和与第一主表面相对的第二主表面之间延伸的多个柱形异质半导体区4间隔开地形成在半导体基底(例如，n^-型漏区1)内。异质半导体区4是由具有与半导体基底(例如，n^-型漏区1)不同的带隙的半导体材料(例如p⁺型多晶硅)制成的。

通过采用第一实施例的结构，当元件关断时，耗尽层能在漏区1沿水平方向延伸。因此，漏区1的整个区域被耗尽，p型阱区3与漏区1之间的界面附近的电场强度的峰值被降低。因此，可以使电场沿垂直方向均匀分布。由于电场强度的峰值被降低，因而能提高击穿电压。因此，漏区1的浓度能被增加以减少导通电阻。因此，第一实施例能同时获得超出宽带隙半导体例如SiC的材料限制(例如，理论性能限制)的高击穿电压和低导通电阻。先前提到的早期技术具有下文所述的问题。在p型和n型柱形结构中，耗尽层以反向偏压被施加到元件的状态沿水平方向延伸，因此必须保证足够的水平尺寸。因此，存在增加整个元件的水平尺寸的问题。在第一实施例的元件中，没有耗尽层在由p⁺型多晶硅制成的异质半导体区4中分布，因此，p型柱形结构能形成为窄的区域。因此，与早期技术的SJ装置相比，第一实施例的元件能以更小的水平尺寸形成。如上所述，在上述早期技术的SJ装置的n型柱形结构(n型漂移区)之间形成的p型柱形结构必须为每个多阶段外延生长引入杂质。因此，考虑到图案化对准的精度，早期技术的SJ装置必然具有大的水平宽带。另一方面，在第一实施例中，由对应于p型柱形结构的p⁺型多晶硅制成的异质半导体区15能通过沟槽刻蚀一次形成窄的区域，如示出第一实施例的总体结构的图3所示。因此，虽然n型柱形结构14(图1所示的漏区)的水平宽度大约与早期技术的结构的水平宽度相同，但p型柱形结构能极大地变薄(窄)。能够增加整个元件的单元密度(cell density)。单元密度的增加允许根据在整个元件中元件的面积标准化的导通电阻相应减小。如上所述，第一实施例使用于保持元件的击穿电压的区域的尺寸下降，因此实现了根据元件面积标准化的导通电阻显著下降的效果。此外，第一实施例具有以小的反向漏电流特性实现良好的击穿电压特性的效果。通过上述效果，根据第一实施例的半导体装置能极大地降低例如驱动电机用反向器的电源电子系统的尺寸和成本。

半导体基底由碳化硅(SiC)(这里使用)、氮化镓(GaN)或者金刚石中的任一种制成。异质半导体区4由单晶硅(硅(Si))、多晶硅(这里使用)和非晶硅中的至少一种制成。因此，可以利用普通的半导体材料容易地形成具有高击穿电压的半导体装置。

半导体装置进一步包括：形成在半导体基底的第一主表面上的源极8；以及形成在半导体基底的第二或第一主表面(例如，由于在这里采用垂直装置，因而是第二主表面)并与之欧姆接触的漏极9。在半导体装置中，开关机构切换在漏极9与源极8之间的电流的导通/关断，异质半导体区4电连接到源极8。这允许以低成本实现构成具有低导通电阻的开关元件的功率MOSFET。

异质半导体区4是相对于半导体基底具有高浓度的第二导电类型(例如，这里使用的是p型)。这允许以低成本实现具有低导通状态电阻的开关元件。

第二实施例

参考图2说明本发明的第二实施例。图2是示出根据本发明第二实施例的半导体装置的元件部分的结构的剖视图。

在第二实施例中，开关机构被应用到U-gate(trench gate，沟槽栅)功率MOSFET。在图2中，附图标记12和13分别表示栅绝缘膜和U-gate电极。

第一实施例已通过参考具有两个相互面对的基本单元的剖面结构进行了说明。在示出第二实施例的图2中，以排列多个由p⁺型多晶硅制成的柱形异质半导体区4的方式示出剖面结构的宽的范围。第二实施例的其他结构和基本操作、功能和效果与第一实施例相同。具体而言，与第一实施例的情况相同，第二实施例简化了形成能获得超过SiC的理论性能限制的SJ(RESURF(减少表面场)效应)的结构。此外，第二实施例具有异质界面，因此实现了具有良好反向恢复特征的低导通电阻开关。

应该注意的是，上述实施例是为了便于理解本发明，并不是为了限制本发明。因此，在上述实施例中公开的每个组成部分旨在覆盖落入本发明的技术范围内的全部这种设计上的改变和等同。虽然通过以功率MOSFET作为开关机构的例子说明了上述第一和第二实施例，但还可以使用其他开关机构，例如JFET、MESFET、双极型晶体管、或在日本特开2003-318398号公报中公开的利用异质结的开关元件。在上述第一和第二实施例中，形成异质半导体区4以穿透到n^-型SiC漏区1的底部。然而，异质半导体区4并不一定到达n^-型SiC漏区1的底部，或者可以到达n⁺型SiC衬底2。

在此引入2004年12月2日提交的日本专利申请2004-349485的全部内容作为参考。

虽然本发明不限于上述实施例，但在本发明的教导下，本领域技术人员可以做出上述实施例的变形和变化。本发明的范围参考所附权利要求来限定。

Claims (4)

1.一种半导体装置，其包括：

第一导电类型的半导体基底，其包括漏区和衬底，其中所述漏区形成在所述衬底的表面上并且具有第一主表面和与所述第一主表面相对的第二主表面；以及

开关机构，其形成在所述漏区的所述第一主表面上，并切换电流的导通/关断，

其中，在所述漏区内间隔排列有多个柱形异质半导体区，所述异质半导体区由带隙与所述漏区的带隙不同的半导体材料制成，并且所述异质半导体区至少在所述第一主表面和所述第二主表面之间延伸以接触所述衬底，使得在所述开关机构关断时，所述漏区的整个区域被耗尽，以及

其中，所述异质半导体区是相对于所述漏区具有高浓度的第二导电类型。

2.根据权利要求1所述的半导体装置，其特征在于，所述半导体基底由碳化硅、氮化镓和金刚石中的任一种制成，所述异质半导体区由单晶硅、多晶硅和非晶硅中的至少一种制成。

3.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括：

源极，其形成在所述半导体基底的第一主表面上；

漏极，其形成在所述半导体基底的所述第一主表面或与所述第一主表面相对的第二主表面上并与其欧姆接触，

其中，所述开关机构切换所述漏极和所述源极之间的电流的导通/关断，所述异质半导体区与所述源极电连接。

4.一种制造根据权利要求1所述的半导体装置的方法，该方法包括：

从所述漏区的所述第一主表面向所述第二主表面形成多个柱形沟槽的步骤；以及

向每个所述沟槽填充所述半导体材料来形成所述异质半导体区的步骤。

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