CN113130647B - 碳化硅器件及其制备方法和半导体器件 - Google Patents

碳化硅器件及其制备方法和半导体器件 Download PDF

Info

Publication number
CN113130647B
CN113130647B CN201911398699.0A CN201911398699A CN113130647B CN 113130647 B CN113130647 B CN 113130647B CN 201911398699 A CN201911398699 A CN 201911398699A CN 113130647 B CN113130647 B CN 113130647B
Authority
CN
China
Prior art keywords
type doped
region
type
doped
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911398699.0A
Other languages
English (en)
Other versions
CN113130647A (zh
Inventor
朱辉
肖秀光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BYD Semiconductor Co Ltd
Original Assignee
BYD Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BYD Semiconductor Co Ltd filed Critical BYD Semiconductor Co Ltd
Priority to CN201911398699.0A priority Critical patent/CN113130647B/zh
Publication of CN113130647A publication Critical patent/CN113130647A/zh
Application granted granted Critical
Publication of CN113130647B publication Critical patent/CN113130647B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Abstract

本发明提供了碳化硅器件及其制备方法和半导体器件，该碳化硅器件包括：衬底；漂移区，漂移区设在衬底的上方；阱区，阱区设在漂移区的上方；接触区，接触区设在阱区的上方；源极，源极设在阱区的上方，且位于接触区的内侧；掺杂薄层，掺杂薄层设在阱区和漂移区的上方，且位于源极的内侧，掺杂薄层包括至少一个n型掺杂区和至少一个p型掺杂区。该碳化硅器件具有较小的导通电阻和漏电流，同时该碳化硅器件具有较高的应用可靠性。

Description

碳化硅器件及其制备方法和半导体器件
技术领域
本发明涉及半导体器件技术领域，具体的，涉及碳化硅器件及含有其的半导体器件。
背景技术
为了解决碳化硅MOSFET沟道电阻很大的问题，研究人员提出在器件生成p-well(p阱)区域后，通过外延的方式生长一层薄薄的n型外延层(结构示意图参照图1)，该n型外延层在器件正向导通时形成一个高迁移率的导电通道，降低导通电阻。但n外延层需要较薄的厚度，否则反向阻断状态下会有较大的漏电，因此制造工艺上需要比较精确的厚度控制；另外，由于正向导通开启电压很小，在应用中容易发生误开启的风险，对驱动端要求过于苛刻。
因而，目前的碳化硅器件仍有待改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种正向导通电阻低、反向阻断状态漏电流小同时在应用中不易误开启的碳化硅器件。
在本发明的一个方面，本发明提供了一种碳化硅器件。根据本发明的实施例，该碳化硅器件包括：衬底，漂移区，所述漂移区设在所述衬底的上方；阱区，所述阱区设在所述漂移区外侧的上方；接触区，所述接触区设在所述阱区的外侧的上方；源极，所述源极设在所述阱区的上方，且位于所述接触区的内侧；掺杂薄层，所述掺杂薄层设在所述阱区和所述漂移区的上方，且位于源极的内侧，所述掺杂薄层包括至少一个n型掺杂区和至少一个p型掺杂区。该碳化硅器件中，掺杂薄层中同时具有n型掺杂区和p型掺杂区，正向导通时，n型掺杂区的引入可以在器件表面形成高迁移率的导电通道，降低器件的导通高电阻，而反向阻断时，p区的设置能够及时阻断横向电场，保证了器件的耐压能力和有效减小n型沟道导致的大漏电流，同时，p型掺杂区域的设置使得器件有一个比较正常的开启电压，可以有效降低在应用中误开启的风险。该碳化硅器件中掺杂薄层中的n型掺杂区和p型掺杂区形成器件的沟道区域和JFET区域，即该碳化硅器件的掺杂同时在JFET区域也设置p型掺杂薄层，在反向阻断时降低了栅极氧化层的压力，减小了碳化硅器件栅极氧化层退化的风险，提高了器件的长期可靠性。
本发明的碳化硅器件中，p型掺杂区和n型掺杂区依次交替排列，组成一个超级结分布的表面掺杂区域，该超级结分布组成的表面掺杂区域构成器件的沟道区域和JFET区域，其中p型掺杂区域决定了器件导通时的开启电压，解决了n型沟道器件开启电压太小容易发生误导通的问题，而交替分布的n区域能达到降低器件导通电阻的效果；另外，交替分布的p/n掺杂区域在反向阻断状态下相互耗尽，使得器件具有很小的反向漏电；而且，交替分布的p/n掺杂区域构成的沟道在导通状态下存在沟道电阻小的导电通道以及沟道电阻大的导电通道，短路状态下大沟道电阻的导电通道使得器件具有更佳的短路特性。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅衬底的方法。根据本发明的实施例，该方法包括：在衬底上形成漂移区；对所述漂移区进行掺杂，形成阱区；对所述阱区和所述漂移区进行掺杂，形成掺杂薄层；对所述阱区外侧上方的所述掺杂薄层进行掺杂，形成接触区和源极区。该方法步骤简单，方便，与现有制备工艺兼容性高，易于实现工业化生产。
在本发明的又一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件包括前面所述的碳化硅器件。该半导体器件具有较小的导通电阻和较小的漏电流，同时该半导体器件具有较高的应用可靠性。。
附图说明
图1是相关技术中碳化硅MOSFET的剖面结构示意图。
图2是本发明一个实施例的碳化硅器件的剖面结构示意图。
图3是本发明一个实施例的掺杂薄层的俯视图。
图4是本发明另一个实施例的掺杂薄层的俯视图。
图5是图4中沿B-B线的剖面示意图。
图6是本发明另一个实施例的掺杂薄层的俯视图。
图7是本发明另一个实施例的掺杂薄层的俯视图。
图8至图14是本发明一个实施例的制备碳化硅器件的流程示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种碳化硅器件。根据本发明的实施例，参照图2，该碳化硅器件包括：衬底101，漂移区102，所述漂移区102设在所述衬底101的上方；阱区103，所述阱区103设在所述漂移区102外侧的上方；接触区104，所述接触区104设在所述阱区103的外侧的上方；源极105，所述源极105设在所述阱区103的上方，且位于所述接触区104的内侧；掺杂薄层106，所述掺杂薄层106设在所述阱区103和所述漂移区102的上方，且位于所述源极105的内侧，所述掺杂薄层106包括至少一个n型掺杂区1061和至少一个p型掺杂区1062。该碳化硅器件中，掺杂薄层中同时具有n型掺杂区和p型掺杂区，正向导通时，n型掺杂区的引入可以在器件表面形成高迁移率的导电通道，降低器件的导通高电阻，而反向阻断时，p型掺杂区的设置能够及时阻断横向电场，保证了器件的耐压能力和有效减小n型沟道导致的大漏电流，同时，p型掺杂区域的设置使得器件有一个比较正常的开启电压，可以有效降低在应用中误开启的风险。
根据本发明的实施例，n型掺杂区和p型掺杂区的具体分布方式没有特别限制，可以根据实际需要灵活选择。具体的，考虑到连续的n型掺杂区域面积过大可能在反向阻断状态时产生过大的漏电流，或者连续的p型掺杂区域面积过大的话可能在正向导通状态时有较大的导通电阻，n型掺杂区和p型掺杂区可以交替分布，从而可以保证器件同时具有较小的导通电阻和漏电流。一些具体实施例中，参照图3，所述掺杂薄层106包括多个所述n型掺杂区1061和多个所述p型掺杂区1062，且至少在一个方向上，所述n型掺杂区1061和所述p型掺杂区1062交替排列。
在另一些实施例中，参照图4(图4中沿A-A线的剖面结构示意图参照图2，沿B-B线的剖面结构示意图参照图5)和图6，在第一方向和第二方向上，所述n型掺杂区1061和所述p型掺杂区1062交替排列，所述第一方向和所述第二方向相交。具体的，第一方向和第二方向之间的夹角没有特别限制，可以根据实际需要灵活调整，一些具体实施例中，所述第一方向和所述第二方向之间的夹角为90度(参照图4)或45度(参照图6)。
可以理解，n型掺杂区和所述p型掺杂区的具体分布并不限于上述交替排列，也可以根据实际使用需要和器件功能设置为其他排列方式。一些具体实施例中，掺杂薄层包括多个掺杂区组，每个掺杂区组中包括一个第一类型掺杂区和多个第二类型掺杂区，多个所述第二类型掺杂区构成一个封闭的环形，一个所述第一类型掺杂区配合设在所述环形的中间，其中，所述第一类型掺杂区和第二类型掺杂区中的一个为n型掺杂区，所述第一类型掺杂区和第二类型掺杂区中的另一个为p型掺杂区。具体的，参照图7，示出了一个掺杂区组10包括多个所述p型掺杂区1062和一个所述n型掺杂区1062的情形，其中，多个p型掺杂区1062构成封闭的环形，一个所述n型掺杂区1062配合设置在所述环形的中间。
根据本发明的实施例，为了进一步提高p型掺杂区和n型掺杂区的分布均匀性，同时降低器件的导通电阻和漏电流，所述n型掺杂区和所述p型掺杂区的最大宽度均小于等于0.5微米，具体可以为0.5微米、0.4微米、0.3微米、0.2微米等等。由此，减小器件的导通电阻和漏电流，以及降低误开启风险的效果更好。需要说明的是，n型掺杂区和p型掺杂区的最大宽度是指n型掺杂区和p型掺杂区的外轮廓线上的任意两点之间的最大距离。
进一步的，多个所述n型掺杂区的和多个所述p型掺杂区保持电荷平衡。具体的，在反向偏置时，能够很好的将表面掺杂区域完全耗尽，以保证器件具有足够的耐压能力和足够小的漏电流，由此器件具有一个更加均衡的正向和反向能力，不会导通电阻过大，也不会漏电流过大导致器件反向耐压能力不足。
需要说明的是，本文中的描述方式“电荷平衡”是指碳化硅器件承受击穿电压时能够完全耗尽。
根据本发明的实施例，所述n型掺杂区和所述p型掺杂区的具体形状没有特别限制，可以根据实际情况灵活选择。一些具体实施例中，所述n型掺杂区和所述p型掺杂区的平面形状各自独立的选自多边形(具体如三角形、矩形(参照图4)、平行四边形(参照图6)、五边形、六边形(参照图7)等)、圆形和不规则图形中的至少一种。
根据本发明的实施例，所述n型掺杂区和所述p型掺杂区的掺杂浓度具体可以为5×1016cm-3-5×1017cm-3(具体如5×1016cm-3、6×1016cm-3、7×1016cm-3、8×1016cm-3、9×1016cm-3、1×1017cm-3、2×1017cm-3、3×1017cm-3、4×1017cm-3、5×1017cm-3等)。
根据本发明的实施例，所述掺杂薄层的厚度小于0.5微米(具体如4.5微米、4微米、3.5微米、3微米、2.5微米、2微米、1.5微米、1微米等)。由此，对厚度的控制要求比较宽松，易于制备。
可以理解，上述碳化硅器件的具体种类没有特别限制，可以为任何已知的碳化硅器件，具体可以为MOSFET(金属-氧化物半导体场效应晶体管，Metal-Oxide-SemiconductorField-Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)等等。当然，本领域技术人员也可以理解，除了前面描述的结构，上述碳化硅衬底还可以包括保证其正常发挥使用功能的其他结构，一些具体实施例中，参照图5，该碳化硅器件为碳化硅MOSFET，其还可以包括设在掺杂薄层106和源极区105上方的栅极氧化层107、设在栅氧化层107上方的栅极108、设在栅极108和源极区105上方的绝缘介质隔离层109、设在绝缘介质隔离层109、源极区105和接触区104上方的源极金属110和设置衬底101下方的漏极金属111。另外，可以理解，该碳化硅器件中各结构中均可以进行掺杂，不同结构中的掺杂类型和掺杂浓度均可以参照常规技术进行，再次不再一一赘述。一个具体实施例中，衬底为n型重掺杂，漂移区为n型掺杂，阱区为p型掺杂，源极区为n型重掺杂，接触区为p型重掺杂。
在本发明的另一方面，本发明提供了一种制备前面所述的碳化硅衬底的方法。根据本发明的实施例，该方法包括：在衬底上形成漂移区；对所述漂移区进行掺杂，形成阱区；对所述阱区和所述漂移区进行掺杂，形成掺杂薄层；对所述阱区外侧上方的所述掺杂薄层进行掺杂，形成接触区和源极区。该方法步骤简单，方便，与现有制备工艺兼容性高，易于实现工业化生产。
具体的，在形成掺杂薄层的步骤中，可以预先对所述阱区和所述漂移区进行第一类型掺杂，形成第一类型掺杂薄层，然后通过光罩版遮挡对第一类型掺杂薄层进行第二类型掺杂，使得第一类型掺杂薄层构成上述同时包括n型掺杂区和p型掺杂区的掺杂薄层，其中第一类型掺杂和第二类型掺杂中的一个为n型掺杂，另一个为p型掺杂。
当然，本领域技术人员可以理解，该方法还可以包括形成碳化硅器件其他结构的步骤。下面，以碳化硅器件为碳化硅MOSFET为例，参照图8～图14，对形成碳化硅器件的具体步骤进行详细描述，具体如下：
1、在衬底801上外延生长一层漂移区802，形成制作碳化硅器件的晶圆，结构示意图参照图8；
2、通过光刻注入的方法在晶圆上表面形成P肼区803，结构示意图参照图9；
3、在晶圆表面外延一层的N型外延薄层或者P型外延薄层804，结构示意图参照图10；
4、通过光罩版进行杂质(具体如受主杂质或施主杂质)注入，形成与上一步工艺形成的外延层薄层电极性相反的掺杂区域805，并且与上一步工艺形成的外延层组合形成p型掺杂区和n型掺杂区交替排列分布，结构示意图参照图11；
5、通过光刻注入形成器件的源极806、P+接触区807，结构示意图参照图12；
6、通过湿法氧化或者干法氧化生长栅极氧化层808，沉积多晶硅，通过光罩版进行光刻刻蚀形成栅极809，淀积绝缘介质隔离层810，结构示意图参照图13；
7、通过光刻刻蚀打开源区接触孔，溅射、蒸镀或者其他方法形成正面金属作为器件源极金属811，背面金属作为漏电极812，结构示意图参照图14。
在本发明的另一方面，本发明提供了一种半导体器件。根据本发明的实施例，该半导体器件包括前面所述的碳化硅器件。该半导体器件具有较小的导通电阻和较小的漏电流，同时误开启风险显著降低。
该半导体器件的具体种类没有特别限制，具体可以为功率模块、电路控制器件等，且可以理解，除了前面所述的碳化硅器件之外，其还可以包括常规器件必要的结构和部件，具体可以参照常规工艺进行，在此不再一一赘述。
下面详细描述本发明的实施例。
实施例1
1、在衬底上外延生长一层漂移区，形成制作碳化硅器件的晶圆；
2、通过光刻注入的方法在晶圆上表面形成p肼区
3、在晶圆表面外延一层的n型外延薄层；
4、通过光罩版进行杂质注入，形成n型掺杂区域805，并且与上一步工艺形成的外延层组合形成p型掺杂区和n型掺杂区交替排列分布，掺杂薄层的平面结构示意图参照图3，且p型掺杂区和n型掺杂区的最大宽度为0.5微米；
5、通过光刻注入形成器件的源极、P+接触区；
6、通过湿法氧化生长栅极氧化层，沉积多晶硅，通过光罩版进行光刻刻蚀形成栅极，淀积绝缘介质隔离层；
7、通过光刻刻蚀打开源区接触孔，溅射形成正面金属作为器件源极金属，背面金属作为漏电极。
实施例2
同实施例1，差别在于掺杂薄层的平面结构示意图参照图4。
实施例3
同实施例1，差别在于掺杂薄层的平面结构示意图参照图6。
实施例4
同实施,1，差别在于掺杂薄层的平面结构示意图参照图7。
对比例1
同实施例1，差别在于掺杂薄层为n型掺杂薄层。
性能测试：
对上述实施例1～4和对比例1得到的碳化硅器件进行对比测试验证，通过芯片cp测试和封装品静态测试得到实施例1～4的碳化硅器件的导通电阻略高于对比例1的碳化硅器件，Ids漏电流比于对比例1的碳化硅器件低1-2个数量级。通过对封装品在同一个双脉冲试验台进行双脉冲测试，对比例1的碳化硅器件关断时刻在震荡的作用下经常出现关断后再次开启的问题，而实施例1～4的碳化硅器件没有此问题出现。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种碳化硅器件，其特征在于，包括：
衬底，
漂移区，所述漂移区设在所述衬底的上方；
阱区，所述阱区设在所述漂移区外侧的上方；
接触区，所述接触区设在所述阱区外侧的上方；
源极，所述源极设在所述阱区的上方，且位于所述接触区的内侧；
掺杂薄层，所述掺杂薄层设在所述阱区和所述漂移区的上方，且位于所述源极的内侧，所述掺杂薄层包括至少一个n型掺杂区和至少一个p型掺杂区；
其中，所述掺杂薄层包括多个掺杂区组，每个所述掺杂区组中包括一个第一类型掺杂区和多个第二类型掺杂区，多个所述第二类型掺杂区构成一个封闭的环形，一个所述第一类型掺杂区配合设在所述环形的中间，其中，所述第一类型掺杂区和所述第二类型掺杂区中的一个为n型掺杂区，所述第一类型掺杂区和所述第二类型掺杂区中的另一个为p型掺杂区。
2.根据权利要求1所述的碳化硅器件，其特征在于，所述掺杂薄层包括多个所述n型掺杂区和多个所述p型掺杂区，且至少在一个方向上，所述n型掺杂区和所述p型掺杂区交替排列。
3.根据权利要求1所述的碳化硅器件，其特征在于，在第一方向和第二方向上，所述n型掺杂区和所述p型掺杂区均交替排列，所述第一方向和所述第二方向相交。
4.根据权利要求1所述的碳化硅器件，其特征在于，所述n型掺杂区和所述p型掺杂区的最大宽度均小于等于0.5微米。
5.根据权利要求1所述的碳化硅器件，其特征在于，多个所述n型掺杂区的和多个所述p型掺杂区电荷平衡。
6.根据权利要求1所述的碳化硅器件，其特征在于，所述n型掺杂区和所述p型掺杂区的形状各自独立的选自多边形、圆形和不规则图形中的至少一种。
7.一种制备权利要求1～6中任一项所述的碳化硅器件的方法，其特征在于，包括：
在衬底上形成漂移区；
对所述漂移区进行掺杂，形成阱区；
对所述阱区和所述漂移区进行掺杂，形成掺杂薄层；其中，所述掺杂薄层包括多个掺杂区组，每个所述掺杂区组中包括一个第一类型掺杂区和多个第二类型掺杂区，多个所述第二类型掺杂区构成一个封闭的环形，一个所述第一类型掺杂区配合设在所述环形的中间，其中，所述第一类型掺杂区和所述第二类型掺杂区中的一个为n型掺杂区，所述第一类型掺杂区和所述第二类型掺杂区中的另一个为p型掺杂区；
对所述阱区外侧上方的所述掺杂薄层进行掺杂，形成接触区和源极区。
8.根据权利要求7所述的方法，其特征在于，形成掺杂薄层包括：
对两个所述阱区和所述漂移区进行第一类型掺杂，形成第一类型掺杂薄层；
利用光罩版对所述第一类型掺杂薄层进行第二类型掺杂，形成所述掺杂薄层，其中，所述第一类型掺杂和所述第二类型掺杂中的一个为n型掺杂，所述第一类型掺杂和所述第二类型掺杂中的另一个为p型掺杂。
9.一种半导体器件，其特征在于，包括权利要求1～6中任一项所述的碳化硅器件。
CN201911398699.0A 2019-12-30 2019-12-30 碳化硅器件及其制备方法和半导体器件 Active CN113130647B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911398699.0A CN113130647B (zh) 2019-12-30 2019-12-30 碳化硅器件及其制备方法和半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911398699.0A CN113130647B (zh) 2019-12-30 2019-12-30 碳化硅器件及其制备方法和半导体器件

Publications (2)

Publication Number Publication Date
CN113130647A CN113130647A (zh) 2021-07-16
CN113130647B true CN113130647B (zh) 2023-01-13

Family

ID=76768503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911398699.0A Active CN113130647B (zh) 2019-12-30 2019-12-30 碳化硅器件及其制备方法和半导体器件

Country Status (1)

Country Link
CN (1) CN113130647B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113363318B (zh) * 2020-03-05 2023-12-08 上海积塔半导体有限公司 N沟道的平面型vdmos和平面型igbt

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409507A (zh) * 2014-12-08 2015-03-11 武汉大学 低导通电阻vdmos器件及制备方法
CN106816468A (zh) * 2015-11-30 2017-06-09 无锡华润上华半导体有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4595144B2 (ja) * 1999-09-21 2010-12-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4192353B2 (ja) * 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US7126186B2 (en) * 2002-12-20 2006-10-24 Infineon Technolgies Ag Compensation component and process for producing the component
US7407837B2 (en) * 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device
US7446375B2 (en) * 2006-03-14 2008-11-04 Ciclon Semiconductor Device Corp. Quasi-vertical LDMOS device having closed cell layout
US7795691B2 (en) * 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US9530844B2 (en) * 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409507A (zh) * 2014-12-08 2015-03-11 武汉大学 低导通电阻vdmos器件及制备方法
CN106816468A (zh) * 2015-11-30 2017-06-09 无锡华润上华半导体有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管

Also Published As

Publication number Publication date
CN113130647A (zh) 2021-07-16

Similar Documents

Publication Publication Date Title
US10199456B2 (en) Method of manufacturing a semiconductor device having a charge compensation region underneath a gate trench
KR101745776B1 (ko) 전력용 반도체 소자
KR102204272B1 (ko) 게이트 트렌치들 및 매립된 종단 구조체들을 갖는 전력 반도체 디바이스들 및 관련 방법들
US20210183995A1 (en) Superjunction silicon carbide semiconductor device and method of manufacturing superjunction silicon carbide semiconductor device
US8415671B2 (en) Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9627486B2 (en) Semiconductor device
CN103219364B (zh) 半导体装置及其制造方法
US9281392B2 (en) Charge compensation structure and manufacturing therefor
JP2019117953A (ja) トレンチゲート型絶縁ゲートバイポーラトランジスタ
KR100776786B1 (ko) 공핍 중지층을 구비한 트렌치 ｉｇｂｔ
JP6253723B2 (ja) スイッチング可能ダイオード領域およびスイッチング不能ダイオード領域を備えた半導体デバイス
US10020388B2 (en) Insulated gate bipolar transistor including charge injection regions
JP2017005140A (ja) 絶縁ゲート型スイッチング装置とその製造方法
US9960250B2 (en) Power device and method of manufacturing the same
KR20080101795A (ko) 반도체 장치
CN104051540A (zh) 超级结器件及其制造方法
KR20170030122A (ko) 전력용 반도체 소자
JP2018022851A (ja) 半導体装置およびその製造方法
KR20000029577A (ko) 선형전류-전압특성을가지는반도체부품
KR20020079919A (ko) 향상된 성능을 갖는 ｄｍｏｓ 트랜지스터 구조
JP3998454B2 (ja) 電力用半導体装置
CN216980573U (zh) 一种半导体场效应管及电子设备
JP4990140B2 (ja) パワー半導体デバイス
CN113130647B (zh) 碳化硅器件及其制备方法和半导体器件
US20230050319A1 (en) Silicon carbide semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant