WO2014027600A1 - ダイヤモンド半導体装置及びその製造方法 - Google Patents

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step portion
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宙光 加藤
牧野　俊晴
政彦 小倉
竹内　大輔
山崎　聡
波多野　睦子
孝之 岩崎
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独立行政法人産業技術総合研究所
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    • H01L29/8083—Vertical transistors

Definitions

  • the present invention relates to a diamond semiconductor device using selective growth of a diamond crystal and a manufacturing method thereof.
  • Diamond has a wide band gap compared to silicon, which is widely used as a semiconductor material, and further has a melting point, thermal conductivity, dielectric breakdown resistance, carrier velocity limit, hardness / elastic constant, chemical stability, and radiation resistance. And has a very high potential as a material for forming electronic device materials, particularly semiconductor power devices.
  • the present inventors have doped n-type impurities by growing an n-type impurity-doped diamond region starting from the base angle of the step shape formed on a diamond substrate whose crystal plane has been controlled so far.
  • the diamond has been successfully formed selectively, and a proposal for realizing a diamond semiconductor device has been made (see Patent Document 1).
  • a method for specifically constructing an electronic device having various element configurations including a semiconductor power device remains as a problem, and development of a diamond semiconductor device having a higher degree of freedom in device design and a manufacturing method thereof has been demanded. .
  • a diamond region doped with an impurity and an insulating region of undoped diamond are selectively integrally formed at a target position, and an element structure capable of element isolation in these regions can be constructed, for example. It is also possible to realize a diamond semiconductor device having a FET (field effect transistor) structure in which the periphery of the doped region is separated by an insulating region and only the element region around the doped region is defined as the channel length. As a result, the diamond semiconductor device can be manufactured efficiently.
  • FET field effect transistor
  • an object of the present invention is to provide a diamond semiconductor device and a manufacturing method thereof that can greatly increase the degree of freedom in device design and can be efficiently manufactured.
  • Means for solving the problems are as follows. That is, ⁇ 1> A diamond substrate and a substrate substrate having a ⁇ 001 ⁇ crystal plane of the diamond substrate are arranged so as to protrude substantially perpendicularly, and a stepped shape is formed between the raised upper surface and side surfaces and the substrate surface. A diamond step portion, an n-type phosphorus-doped diamond region, and a diamond insulating region, wherein the diamond step portion has a first step portion having a ⁇ 110 ⁇ crystal face and a side face ⁇ 100 ⁇ .
  • the phosphorus-doped diamond region is formed on a side surface of the first stepped portion and a surface of the diamond substrate starting from a base angle of the stepped shape of the first stepped portion.
  • the diamond insulating region is formed using the side surface of the second stepped portion and the substrate surface of the diamond substrate as a growth base surface.
  • ⁇ 3> The diamond semiconductor device according to ⁇ 2>, wherein phosphorus-doped diamond regions are formed on both side surfaces of the first step portion formed in a line shape.
  • the second stepped portion has ⁇ 100 ⁇ crystal planes on each of the side surfaces located on the left and right sides with respect to the line direction of the first stepped portion as a reference at least partially in plan view 3>
  • Diamond semiconductor device in any one of. ⁇ 5> The diamond semiconductor device according to any one of ⁇ 2> to ⁇ 4>, wherein the line width W of the first step portion formed in a line shape is 100 nm to 10 ⁇ m.
  • H / W which is a ratio of the height H and the line width W of the first step portion formed in a line shape, is 0.001 to 100.
  • ⁇ 7> The diamond semiconductor device according to any one of ⁇ 1> to ⁇ 6>, wherein a p-type impurity doped region is formed in a diamond step portion.
  • ⁇ 8> The diamond semiconductor device according to any one of ⁇ 1> to ⁇ 7>, wherein the phosphorus concentration in the phosphorus-doped diamond region is 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the first stepped portion is formed in an elongated line shape in plan view, and the second stepped portion includes a plurality of diamond stepped portions that are integrally formed at least at one of the end positions with the first stepped portion as a body portion.
  • the diamond semiconductor device according to any one of ⁇ 2> to ⁇ 8>, wherein the diamond stepped portions are juxtaposed in a left-right position with respect to a line direction of the first stepped portion.
  • an interval between the first stepped portions in the diamond stepped portions arranged in parallel is 0.01 to 2 times the height H of the first stepped portion. .
  • ⁇ 11> Two second steps formed on the respective phosphorus-doped diamond regions formed on both side surfaces of the first step portion, respectively, and formed at both end positions using the first step portion as a body portion.
  • ⁇ 12> A method for manufacturing the diamond semiconductor device according to any one of ⁇ 1> to ⁇ 11>, wherein the first step portion and the second step portion are formed on the diamond substrate.
  • the step of forming a stepped portion of diamond by performing a lithography process using, and CVD using a diamond source and a phosphorus source as a source gas, and starting from the base angle of the stepped shape of the first stepped portion.
  • a phosphorus-doped diamond region is formed by crystal growth using the side surface of one step portion and the substrate surface of the diamond substrate as a growth base surface, and at the same time, the side surface of the second step portion and the substrate surface of the diamond substrate are used as a growth base surface.
  • the present invention it is possible to solve the above-described problems in the prior art, greatly increase the degree of freedom in device design, and provide a diamond semiconductor device that can be efficiently manufactured and a manufacturing method thereof.
  • FIG. 1 is a diagram (1) illustrating a manufacturing process of the diamond semiconductor device according to the first embodiment.
  • FIG. 2 is a diagram (2) illustrating the manufacturing process of the diamond semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram (3) illustrating the manufacturing process of the diamond semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram (4) illustrating a manufacturing process of the diamond semiconductor device according to the first embodiment.
  • FIG. 5A is a diagram (1) showing the spread of the depletion layer that changes according to the application state of the gate voltage.
  • FIG. 5B is a diagram (2) showing the spread of the depletion layer that changes according to the application state of the gate voltage.
  • FIG. 5 (c) is a diagram (3) showing the spread of the depletion layer that changes according to the application state of the gate voltage.
  • FIG. 5 (d) is a diagram (4) showing the spread of the depletion layer that changes according to the application state of the gate voltage.
  • FIG. 6 is a diagram (1) illustrating a manufacturing process of the diamond semiconductor device according to the second embodiment.
  • FIG. 7 is a diagram (2) illustrating a manufacturing process of the diamond semiconductor device according to the second embodiment.
  • FIG. 8 is a diagram (3) showing a manufacturing process of the diamond semiconductor device according to the second embodiment.
  • FIG. 9 is a diagram (4) illustrating a manufacturing process of the diamond semiconductor device according to the second embodiment.
  • FIG. 10A is an explanatory view partially showing a cross-sectional structure of the diamond semiconductor device according to the third embodiment.
  • FIG. 10B is a partial plan view of FIG. FIG.
  • FIG. 11 is an explanatory view partially showing a cross-sectional structure of the diamond semiconductor device according to the fourth embodiment.
  • FIG. 12 is a graph showing drain current-drain voltage characteristics at various gate voltages.
  • FIG. 13 is a graph showing the drain current-gate voltage characteristics when the drain voltage is ⁇ 10V.
  • the diamond semiconductor device of the present invention has a diamond substrate, a diamond stepped portion, an n-type phosphorus-doped diamond region, and a diamond insulating region, and other structural portions as necessary.
  • the diamond substrate is a diamond single crystal substrate, and the substrate surface has a ⁇ 001 ⁇ crystal plane. If it is a board
  • the diamond step portion is arranged so as to protrude substantially vertically on a substrate surface having a ⁇ 001 ⁇ crystal plane of the diamond substrate, and a step shape is formed by the raised upper surface and side surfaces and the substrate surface.
  • the diamond stepped portion is characterized in that a first stepped portion having a crystal face with a ⁇ 110 ⁇ side surface and a second stepped portion having a crystal surface with a ⁇ 100 ⁇ side surface are integrally formed.
  • the diamond stepped portion is formed by performing lithography processing using a mask on the diamond substrate so that the first stepped portion and the second stepped portion are formed (diamond stepped portion forming step). . That is, it can be manufactured by forming a mask on the diamond substrate so that the first stepped portion and the second stepped portion are formed, and then performing lithography processing using the mask. At this time, the formation of the mask is performed such that the crystal planes on the side surfaces of the first step portion and the second step portion formed by the lithography process are ⁇ 110 ⁇ plane and ⁇ 100 ⁇ plane, respectively. Take it into consideration.
  • the side surface of the first stepped portion extends in a plan view. What is necessary is just to form the side surface of the said 2nd level
  • the diamond step portion is not particularly limited, but may have a p-type impurity doped region doped with a p-type impurity so as to form a p / n junction with the n-type phosphorus-doped diamond region.
  • a diamond substrate having a p-type impurity doped layer formed on the surface side by CVD (Chemical Vapor Deposition) using a diamond source and a p-type impurity source as source gases is used, and the diamond is processed by lithography.
  • the p-type impurity doped region can be formed in the stepped portion. Examples of the p-type impurity include boron, and the boron concentration in the p-type impurity region is preferably 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the shape of the diamond step portion is not particularly limited as long as it has the first step portion and the second step portion.
  • the first step portion is formed in an elongated line shape in plan view, A shape in which the two step portions are integrally formed at least at one of the end positions with the first step portion as a body portion can be preferably exemplified.
  • the line width W of the first step portion formed in the line shape is preferably 100 nm to 10 ⁇ m. If the line width is less than 100 nm, it may not be possible to form a pattern by lithography. If it exceeds 10 ⁇ m, the semiconductor device may not be turned off with an effective voltage of 100 volts or less. Further, H / W which is a ratio of the height H and the line width W of the first step portion formed in the line shape is preferably 0.001 to 100. If the H / W is less than 0.001, the height H of the first step portion may not be controlled, and if it exceeds 100, the step may not be formed.
  • the second stepped portion is at least partially on each of the side surfaces located on the left and right sides with respect to the line direction of the first stepped portion in plan view. More preferably, it has a crystal face of 100 ⁇ .
  • the diamond stepped portion may be arranged on the diamond substrate for the purpose of forming a more practical semiconductor device. It is preferable that the first stepped portions are juxtaposed at the left and right positions with respect to the line direction. Further, the interval between the first stepped portions in the diamond stepped portions arranged in parallel is preferably about 0.01 to 2 times the height H of the first stepped portion. If the distance is smaller than 0.01 times, a deep groove having a stepped portion may not be formed by control, and if it is larger than about 2 times, the groove portion may not be filled with a phosphorus-doped diamond layer.
  • the phosphorus-doped diamond region is formed by crystal growth using a side surface of the first stepped portion and the substrate surface of the diamond substrate as a growth base surface, starting from a base angle of the stepped shape of the first stepped portion.
  • the diamond insulating region is formed by crystal growth using a side surface of the second step portion and the substrate surface of the diamond substrate as a growth base surface.
  • These diamond crystal growth regions are formed by CVD using a diamond source and a phosphorus source as source gases, and the side surfaces of the first stepped portion and the diamond substrate on the side of the stepped shape starting from the base angle of the stepped shape of the first stepped portion.
  • the phosphorus-doped diamond region is formed by crystal growth using the substrate surface as a growth base surface, and at the same time, the diamond insulating region is crystal-grown using the side surface of the second step portion and the substrate surface of the diamond substrate as the growth base surface.
  • the phosphorus-doped diamond region can be formed on both side surfaces of the first step portion by the step of forming the phosphorus-doped diamond region-diamond insulating region. Further, in the case where ⁇ 100 ⁇ crystal planes are formed on each of the side surfaces located on the left and right sides with respect to the line direction of the first stepped portion in the second stepped portion, the phosphorus-doped diamond region-diamond insulating region formation According to the process, the diamond insulating region can be formed on these crystal faces.
  • the phosphorus concentration in the phosphorus-doped diamond region is not particularly limited, but is preferably 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , and 5 ⁇ 10 16 cm ⁇ 3 to 5 ⁇ 10 20 cm ⁇ 3. Is more preferable. If the phosphorus concentration is less than 1 ⁇ 10 16 cm ⁇ 3 , the phosphorus-doped diamond region may become an insulating layer similar to the diamond insulating region. If it exceeds 1 ⁇ 10 21 cm ⁇ 3 , crystals in the phosphorus-doped tire zone region The performance of the semiconductor device may be reduced due to the deterioration of the characteristics.
  • the electrodes are formed according to the semiconductor device to be constructed.
  • a gate electrode, a source electrode, and a drain electrode are formed. That is, when the junction field effect transistor is manufactured, the gate electrodes are respectively formed in the phosphorus-doped diamond regions formed on both side surfaces of the first step portion, and the second step portion is the first step portion.
  • the source electrode is formed on one of the two second stepped portions, and the drain electrode is formed on the other second stepped portion of the two second stepped portions respectively formed at the both end positions of the body portion. Is formed.
  • the p + contact region is disposed for the purpose of reducing the contact resistance with the metal, and after being formed in the second step portion, various metal electrodes are formed so as to be in contact with the p + contact region.
  • the boron concentration doped in the p + contact region is preferably about 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the diamond semiconductor device according to the first embodiment constitutes a planar junction field effect transistor.
  • the left side shows a plane
  • the right side shows a cross section.
  • a diamond substrate 1 having a ⁇ 001 ⁇ crystal plane as a substrate surface is prepared, and p-type impurities are doped on the substrate surface by CVD using a diamond source and a p-type impurity source as source gases.
  • a diamond layer 2 is formed (see FIG. 1).
  • the diamond substrate 1 and the p-type diamond layer 2 are etched so as to have a diamond step portion 2 ′ by lithography using a mask (see FIG. 2).
  • the diamond stepped portion 2 ′ has a first stepped portion 3 formed in an elongated line shape with a crystal face of ⁇ 110 ⁇ on the side surface, and the first stepped portion 3 as a body portion at both end positions.
  • Second stepped portions 4a and 4b whose side crystal faces are ⁇ 100 ⁇ are formed.
  • the ⁇ 110 ⁇ plane in the first step portion 3 is formed by forming a side surface along the crystal orientation in the ⁇ 110> direction of the diamond substrate 1.
  • the ⁇ 100 ⁇ plane in the second stepped portions 4a and 4b is formed by forming a side surface along a direction inclined by 45 ° with respect to the direction in which the side surface of the first stepped portion 3 extends.
  • Each of the stepped portions 4a and 4b has four ⁇ 100 ⁇ planes on its side surface. Note that the line width and height of the first stepped portion 3 formed in a line shape are represented by symbols W and H in FIG. 2, respectively.
  • the side surface ( ⁇ 110 ⁇ plane) of the first stepped portion and the substrate surface of the diamond substrate 1 are grown from the base angle of the stepped shape of the first stepped portion 3 by CVD using a diamond source and a phosphorus source as raw materials.
  • the phosphorus-doped diamond regions 5a and 5b are formed by crystal growth as the base surfaces, and at the same time, the diamond insulating regions 6a are formed by using the side surfaces ( ⁇ 100 ⁇ surfaces) of the second step portions 4a and 4b and the substrate surface of the diamond substrate 1 as the growth base surfaces. , 6b (see FIG. 3).
  • the diamond insulating regions 6a and 6b formed on the side surfaces of the second step portions 4a and 4b are almost doped with phosphorus. It can be regarded as an insulating region. Therefore, based on the shape of the diamond step portion 2 ′, the phosphorus-doped diamond regions 5a and 5b are selectively formed only on the side surfaces of the first step portion 3, and the diamond insulating regions 6a and 6b are formed only on the side surfaces of the second step portions 4a and 4b. Can be selectively formed.
  • the source electrode 8 is formed on the second step portion 4a
  • the drain electrode 9 is formed on the second step portion 4b
  • the gate electrodes 7a and 7b are formed on the phosphorus-doped diamond regions 5a and 5b, respectively.
  • 5 (a) to 5 (d) are diagrams showing the spread of the depletion layer that changes according to the application state of the gate voltage.
  • the gate It shows how the voltage is increased.
  • the depletion layer D is generated in the p-type diamond region (channel region) of the first step portion 3 (FIG. 5B). reference).
  • the depletion layer D spreads greatly when the gate voltage is increased (see FIG.
  • the diamond semiconductor device 10 can be an element in which the drain current flowing between the source and the drain is controlled by the depletion layer D.
  • the presence of the diamond insulating regions 6 a and 6 b prevents the drain current from leaking to other elements, so that the element can be reliably separated and formed between the source and the drain.
  • the channel length can be reliably defined by the arrangement position of the diamond insulating regions 6a and 6b.
  • the diamond semiconductor device according to the second embodiment relates to the diamond semiconductor device according to the first embodiment in which ap + contact region is additionally formed.
  • the left side shows a plane
  • the right side shows a cross section.
  • a diamond substrate 11 having a ⁇ 001 ⁇ crystal plane as a substrate surface is prepared, and p-type impurities doped on the substrate surface by CVD using a diamond source and a p-type impurity source as source gases.
  • a diamond layer 12a and a p + diamond layer 12b doped with a high concentration of p-type impurities are formed (see FIG. 6).
  • the diamond substrate 11 and the p-type diamond layer 12a are etched so as to have a diamond step portion 12a ′ by lithography using a mask (see FIG. 7).
  • the diamond stepped portion 12a ′ includes a first stepped portion 13 having a side surface crystal face of ⁇ 110 ⁇ and formed in an elongated line shape, and the first stepped portion 13 as a body portion at both end positions.
  • Second stepped portions 14a and 14b whose side crystal faces are ⁇ 100 ⁇ are formed.
  • the second step portion 14a, p + contact region 12b of p + diamond layer 12b is lithographic processing on the 14b ', 12b''is formed.
  • the side surface ( ⁇ 110 ⁇ surface) of the first step portion and the substrate surface of the diamond substrate 11 are grown from the base angle of the step shape of the first step portion 13 by CVD using a diamond source and a phosphorus source as raw materials.
  • the phosphorus-doped diamond regions 15a and 15b are formed by crystal growth as the base surfaces, and at the same time, the diamond insulating regions 16a are formed by using the side surfaces ( ⁇ 100 ⁇ surfaces) of the second step portions 14a and 14b and the substrate surface of the diamond substrate 11 as the growth base surfaces. , 16b (see FIG. 8).
  • p + drain electrode 19 is formed on the contact regions 12b 'source electrode 18, p + contact region 12b on the'', phosphorus-doped diamond region 15a, respectively on the 15b gate electrode 17a, to form a 17b.
  • the diamond semiconductor device 20 according to the second embodiment is manufactured (see FIG. 9).
  • the diamond semiconductor device 20 according to the second embodiment has the p + contact regions 12b ′ and 12b ′′, the contact resistance with the metal electrode can be reduced. Since other than this is the same as the diamond semiconductor device 10 according to the first embodiment, the description thereof is omitted.
  • the application destination of the diamond semiconductor device of the present invention is not limited to the examples of these planar field effect semiconductor devices, and examples thereof include semiconductor devices having various element configurations.
  • the diamond semiconductor device of the present invention can have not only a planar device configuration but also a vertical device configuration.
  • a diamond semiconductor device according to a third embodiment constituting a vertical junction field effect transistor will be described with reference to FIGS. .
  • FIG. 10A is an explanatory view partially showing a cross-sectional structure of the diamond semiconductor device according to the third embodiment, and FIG. 10B is a partial plan view thereof.
  • a diamond semiconductor device 30 includes a diamond substrate 21, a p-type semiconductor layer 22, and diamond formed on the p-type semiconductor layer 22, as shown in FIGS.
  • the gate electrode 27 formed on the region 25, the source electrode 28 formed on the second step portion 24, and the surface of the diamond substrate 21 opposite to the surface on which the p-type semiconductor layer 22 is formed.
  • a drain electrode 29 is formed on the region 25, the source electrode 28 formed on the second step portion 24, and the surface of the diamond substrate 21 opposite to the surface on which the p-type semiconductor layer 22 is formed.
  • a plurality of diamond step portions 22 ′ are arranged, and the diamond step portions 22 ′ are arranged side by side at the left and right positions with respect to the line direction of the first step portion 23. Further, the second step portion 24 is formed at one end of the line-shaped first step portion 23. An interval between the first step portions 23 is represented by a symbol S in FIG.
  • the basic structure of the diamond semiconductor device 30 is manufactured by a method substantially the same as that of the diamond semiconductor device 10 according to the first embodiment, with the base formed by the diamond substrate 21 and the p-type semiconductor layer 22 handled as the diamond substrate 21 '. can do.
  • Various electrodes can also be formed by a conventionally known manufacturing method.
  • a channel is formed as shown by an arrow in FIG. It can be operated on the same operating principle as the diamond semiconductor device 10 according to the embodiment.
  • FIG. 11 is explanatory drawing which shows partially the cross-section of the diamond semiconductor device which concerns on 4th Embodiment.
  • the diamond semiconductor device 40 includes a diamond substrate 31, a p-type semiconductor layer 32, a diamond step portion 32 ′ formed in the p-type semiconductor layer 32, diamond It has a phosphorus-doped diamond region 35 formed on the side surface of the first step portion of the step portion 32 ′ and a diamond insulating region (not shown) formed on the side surface of the second step portion.
  • the phosphorus-doped diamond region 35 is once formed by the same method as in Example 1, and then partially removed by etching, with respect to the removed portion.
  • a diamond p + region 41 formed by CVD processing is disposed.
  • a gate electrode 37b is formed on a part of the p + region 41, the phosphorus-doped diamond region 35, and the diamond step portion 32 'via the gate insulating film 37a, and the p + region 41 is opened.
  • a source electrode 38 is formed on the region.
  • a drain electrode 39 is formed on the surface of the diamond substrate 31 opposite to the surface on which the p-type semiconductor layer 32 is formed. In this manner, the diamond semiconductor device 40 according to the fourth embodiment having a vertical MOSFET structure can be configured.
  • this diamond semiconductor device 40 when a negative voltage is applied to the gate electrode 37b, a channel inversion layer is formed by holes in the n-type phosphorus-doped diamond region 35 in the vicinity of the interface with the gate insulating film 37a. By applying a negative voltage to the drain electrode 39 in this state, holes move from the source electrode 38 to the drain electrode 39, and a current flows. By controlling this, the element operation is executed.
  • the diamond semiconductor device according to the example was manufactured as follows. Here, the planar junction field effect transistor shown in FIG. 4 is manufactured.
  • an Au / Ti thin film mask (Au300 nm / Au) having the same planar shape as the diamond step portion 2 ′ shown in FIG. 2 is formed on a part of the surface of the ⁇ 001 ⁇ plane diamond single crystal substrate 1 by an electron beam lithography method and a lift-off method. Ti 10 nm) was formed.
  • the arrangement of the mask was such that the side surface of the first step portion 3 of the diamond step portion 2 ′ to be formed later was the ⁇ 110 ⁇ plane, and each side surface of the second step portions 4a and 4b was the ⁇ 100 ⁇ plane.
  • anisotropic etching using a mask was performed by an inductively coupled plasma etching apparatus.
  • the etching gas conditions are O 2 : 95 sccm, CF 4 : 2 sccm, RF power: 300 W, bias: 50 W, pressure: 2 Pa, and the etching depth is 1.4 ⁇ m.
  • the diamond step in which the first step portion 3 having the crystal face ⁇ 110 ⁇ and the second step portions 4a and 4b having the crystal face ⁇ 100 ⁇ as shown in FIG. Part 2 ′ was formed.
  • the line width of the first step portion 3 was 0.5 ⁇ m and the height was 1.4 ⁇ m.
  • Phosphorous doped diamond regions 5a and 5b and diamond insulating regions 6a and 6b were formed on the substrate 1 on which the diamond step portion 2 ′ was formed. Formation is performed using a microwave plasma CVD apparatus, H 2 : 398 sccm, CH 4 : 0.2 sccm, PH 3 : 0.1 sccm, pressure: 75 Torr, microwave power: 750 W, substrate heater temperature: 800 ° C., growth The time was 2 hours. As a result, as shown in FIG. 3, the phosphorus-doped diamond regions 5a and 5b start from the base angle of the stepped shape of the first stepped portion 3 and the side surfaces of the first stepped portion 3 and the substrate surface of the substrate 1 are growth base surfaces.
  • the diamond insulating regions 6a and 6b are formed by being grown in the ⁇ 111> direction, with the side surfaces of the second stepped portions 4a and 4b and the substrate surface of the substrate 1 being grown. At this time, the diamond insulating regions 6a and 6b are hardly doped with phosphorus and can be regarded as insulating regions. Further, diamond does not grow on the substrate 1 (crystal plane ⁇ 001 ⁇ ) that is not close to the side surface of the diamond step portion 2 ′. Thereby, the phosphorus-doped diamond regions 5a and 5b and the diamond insulating regions 6a and 6b can be selectively grown.
  • the phosphorus concentration in the selectively grown phosphorus-doped diamond regions 5a and 5b was about 8 ⁇ 10 19 cm ⁇ 3 from SIMS (Secondary Ion Mass Spectroscopy) measurement.
  • gate electrodes 7a, 7b / source electrode 8 / drain electrode 9 of Ti (30 nm) / Pt (30 nm) / Au (100 nm) are deposited as shown in FIG. 4 to manufacture the junction field effect transistor according to the embodiment. did.
  • the gate voltage was changed from ⁇ 15 V to 10 V, and the source-drain voltage was changed from 0 V to ⁇ 10 V, and the characteristics were evaluated.
  • FIG. 12 shows the drain current-drain voltage characteristics at various gate voltages
  • FIG. 13 shows the drain current-gate voltage characteristics at a drain voltage of ⁇ 10V.
  • the leakage current is about 10 ⁇ 15 A
  • the ON / OFF ratio is about 7 digits. there were.

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Abstract

【課題】デバイス設計の自由度を大幅に高めるとともに、効率的に製造可能なダイヤモンド半導体装置及びその製造方法を提供すること。 【解決手段】本発明のダイヤモンド半導体装置は、ダイヤモンド基板と、前記ダイヤモンド基板の｛００１｝の結晶面を有する基板面上に略垂直に隆起して配されるダイヤモンド段差部と、ｎ型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域と、を有し、前記ダイヤモンド段差部は、側面が｛１１０｝の結晶面を有する第１段差部と、側面が｛１００｝の結晶面を有する第２段差部とが一体に形成され、前記リンドープダイヤモンド領域は、前記第１段差部の前記段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、前記ダイヤモンド絶縁領域は、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成されている。

Description

ダイヤモンド半導体装置及びその製造方法
　本発明は、ダイヤモンド結晶の選択的成長を利用したダイヤモンド半導体装置及びその製造方法に関する。
　電気を効率的に利用するため、発電から消費に至るまで多段に亘る電力変換（交流・直流変換、周波数変換）が行われており、多数の半導体パワーデバイスが用いられている。これら半導体パワーデバイスにおける電力損失を低減化することは、省エネルギー化に向けた重要なカギとなる。
　ダイヤモンドは、半導体材料として広く用いられているシリコンに対して、ワイドバンドギャップであり、更に融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性が高く、電子デバイス材料、特に半導体パワーデバイスの形成材料として、極めて高いポテンシャルを有している。
　しかしながら、ダイヤモンドは、他の半導体材料に対して行われているイオン注入法等による不純物ドープが困難で、ｎ型不純物ドープ領域の選択的形成に課題があり、目的に応じたデバイス設計を行うことができない問題があった。
　こうした問題に対し、本発明者らは、これまで結晶面が制御されたダイヤモンド基板に形成した段差形状の底角を起点にｎ型不純物ドープダイヤモンド領域を結晶成長させることで、ｎ型不純物がドープされたダイヤモンドの選択的形成に成功し、ダイヤモンド半導体装置の実現に向けた提案を行ってきた（特許文献１参照）。
　しかしながら、半導体パワーデバイスを含む種々の素子構成からなる電子デバイスを具体的に構築する方法が課題として残され、よりデバイス設計の自由度が高いダイヤモンド半導体装置及びその製造方法の開発が求められてきた。特に、狙った位置に不純物がドープされたダイヤモンド領域とドープされていないダイヤモンドの絶縁領域を選択的に一体形成して、これらの領域で素子分離可能とする素子構造を構築することができれば、例えば、ドープ領域周辺を絶縁領域で分離し、ドープ領域周辺の素子領域のみをチャネル長として規定されたＦＥＴ（電界効果型トランジスタ）構造を有するダイヤモンド半導体装置を実現することもでき、デバイス設計の自由度が大幅に高められるとともに、ダイヤモンド半導体装置を効率的に製造することができる。
国際公開第２０１０／００１７０５号公報
　本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、デバイス設計の自由度を大幅に高めるとともに、効率的に製造可能なダイヤモンド半導体装置及びその製造方法を提供することを目的とする。
　前記課題を解決するための手段としては、以下の通りである。即ち、
　＜１＞　ダイヤモンド基板と、前記ダイヤモンド基板の｛００１｝の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成するダイヤモンド段差部と、ｎ型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域と、を有し、前記ダイヤモンド段差部は、側面が｛１１０｝の結晶面を有する第１段差部と、側面が｛１００｝の結晶面を有する第２段差部とが一体に形成され、前記リンドープダイヤモンド領域は、前記第１段差部の前記段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、前記ダイヤモンド絶縁領域は、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成されていることを特徴とするダイヤモンド半導体装置。
　＜２＞　第１段差部が平面視で細長のライン状に形成され、第２段差部が前記第１段差部を胴部として少なくともいずれかの端部位置に一体形成される前記＜１＞に記載のダイヤモンド半導体装置。
　＜３＞　ライン状に形成される第１段差部の両側面にそれぞれリンドープダイヤモンド領域が形成される前記＜２＞に記載のダイヤモンド半導体装置。
　＜４＞　第２段差部が、少なくとも一部に平面視で前記第１段差部のライン方向を基準として左右側に位置する側面のそれぞれに｛１００｝の結晶面を有する前記＜２＞から＜３＞のいずれかに記載のダイヤモンド半導体装置。
　＜５＞　ライン状に形成される第１段差部の線幅Ｗが１００ｎｍ～１０μｍである前記＜２＞から＜４＞のいずれかに記載のダイヤモンド半導体装置。
　＜６＞　ライン状に形成される第１段差部の高さＨと線幅Ｗとの比であるＨ／Ｗが０．００１～１００である前記＜２＞から＜５＞のいずれかに記載のダイヤモンド半導体装置。
　＜７＞　ダイヤモンド段差部にｐ型不純物ドープ領域が形成される前記＜１＞から＜６＞のいずれかに記載のダイヤモンド半導体装置。
　＜８＞　リンドープダイヤモンド領域におけるリンの濃度が１×１０１６ｃｍ－３～１×１０２１ｃｍ－３である前記＜１＞から＜７＞のいずれかに記載のダイヤモンド半導体装置。
　＜９＞　第１段差部が平面視で細長のライン状に形成され、第２段差部が前記第１段差部を胴部として少なくともいずれかの端部位置に一体形成されるダイヤモンド段差部を複数有し、前記ダイヤモンド段差部同士が前記第１段差部のライン方向を基準とした左右位置に並設される前記＜２＞から＜８＞のいずれかに記載のダイヤモンド半導体装置。
　＜１０＞　並設されるダイヤモンド段差部における第１段差部間の間隔を前記第１段差部の高さＨに対して０．０１倍～２倍とする前記＜９＞に記載のダイヤモンド半導体装置。
　＜１１＞　第１段差部の両側面にそれぞれ形成されたリンドープダイヤモンド領域にゲート電極がそれぞれ形成され、前記第１段差部を胴部としてその両端部位置にそれぞれ形成される２つの第２段差部のうち、一の前記第２段差部にソース電極が形成され、他の前記第２段差部にドレイン電極が形成される前記＜７＞から＜１０＞のいずれかに記載のダイヤモンド半導体装置。
　＜１２＞　前記＜１＞から＜１１＞のいずれかに記載のダイヤモンド半導体装置を製造する方法であって、ダイヤモンド基板に対して、第１段差部及び第２段差部が形成されるようにマスクを用いたリソグラフィ加工を行いダイヤモンド段差部を形成するダイヤモンド段差部形成工程と、ダイヤモンド源及びリン源を原料ガスとして用いたＣＶＤにより、前記第１段差部の段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の基板面を成長基面としてリンドープダイヤモンド領域を結晶成長させて形成すると同時に、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面としてダイヤモンド絶縁領域を結晶成長させて形成するリンドープダイヤモンド領域－ダイヤモンド絶縁領域形成工程と、を含むことを特徴とするダイヤモンド半導体装置の製造方法。
　本発明によれば、従来技術における前記諸問題を解決することができ、デバイス設計の自由度を大幅に高めるとともに、効率的に製造可能なダイヤモンド半導体装置及びその製造方法を提供することができる。
図１は、第１実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（１）である。 図２は、第１実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（２）である。 図３は、第１実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（３）である。 図４は、第１実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（４）である。 図５（ａ）は、ゲート電圧の印加状況に応じて変化する空乏層の広がりを示す図（１）である。 図５（ｂ）は、ゲート電圧の印加状況に応じて変化する空乏層の広がりを示す図（２）である。 図５（ｃ）は、ゲート電圧の印加状況に応じて変化する空乏層の広がりを示す図（３）である。 図５（ｄ）は、ゲート電圧の印加状況に応じて変化する空乏層の広がりを示す図（４）である。 図６は、第２実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（１）である。 図７は、第２実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（２）である。 図８は、第２実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（３）である。 図９は、第２実施形態に係るダイヤモンド半導体装置の製造プロセスを示す図（４）である。 図１０（ａ）は、第３実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図である。 図１０（ｂ）は、図１０（ａ）の部分平面図である。 図１１は、第４実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図である。 図１２は、様々なゲート電圧におけるドレイン電流－ドレイン電圧の特性を示す図である。 図１３は、ドレイン電圧が－１０Ｖにおけるドレイン電流－ゲート電圧の特性を示す図である。
（ダイヤモンド半導体装置及びその製造方法）
　本発明のダイヤモンド半導体装置は、ダイヤモンド基板と、ダイヤモンド段差部と、ｎ型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域を有し、必要に応じてその他の構造部分を有する。
＜ダイヤモンド基板＞
　前記ダイヤモンド基板は、ダイヤモンドの単結晶基板としてなり、その基板表面が｛００１｝の結晶面を有する。このような特徴を有する基板であれば、特に制限はなく、市販品等公知の基板から適宜選択して用いることができる。
＜ダイヤモンド段差部＞
　前記ダイヤモンド段差部は、前記ダイヤモンド基板の｛００１｝の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成する。この前記ダイヤモンド段差部は、側面が｛１１０｝の結晶面を有する第１段差部と、側面が｛１００｝の結晶面を有する第２段差部とが一体に形成されることを特徴とする。このような結晶面が異なる２つの段差部を有することで、これらの側面に形成される前記リンドープダイヤモンド領域と前記ダイヤモンド絶縁領域で素子分離可能とする素子構造を構築することができる。即ち、前記リンドープダイヤモンド領域に基づき形成される半導体装置の通電領域に隣接して前記ダイヤモンド絶縁領域が形成されるため、他の素子に電流がリークすることなく、個々の素子のデバイス設計を行うことができる。
　前記ダイヤモンド段差部は、前記ダイヤモンド基板に対して、前記第１段差部及び前記第２段差部が形成されるようにマスクを用いたリソグラフィ加工を行うことで形成される（ダイヤモンド段差部形成工程）。
　即ち、前記ダイヤモンド基板上に、前記第１段差部及び前記第２段差部が形成されるようにマスクを形成した後、該マスクを用いたリソグラフィ加工を行うことで製造することができる。この際、前記マスクの形成は、前記リソグラフィ加工で形成される前記第１段差部及び前記第２段差部の側面における結晶面がそれぞれ｛１１０｝面、｛１００｝面となるように形成位置を考慮して行う。前記第１段差部の側面を｛１１０｝面とし、前記第２段差部の側面を｛１００｝面とするためには、平面視で前記第１段差部の側面が延在する方向に対して４５°傾けた方向に沿って前記第２段差部の側面を形成すればよい。
　前記ダイヤモンド段差部としては、特に制限はないが、ｎ型の前記リンドープダイヤモンド領域とｐ／ｎ接合を形成するように、ｐ型不純物がドープされたｐ型不純物ドープ領域を有していてもよい。
　この場合、ダイヤモンド源とｐ型不純物源を原料ガスとして用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）により表面側にｐ型不純物ドープ層が形成されたダイヤモンド基板を用い、これをリソグラフィ加工することで、前記ダイヤモンド段差部中に前記ｐ型不純物ドープ領域を形成することができる。
　前記ｐ型不純物としては、ボロンが挙げられ、前記ｐ型不純物領域におけるボロン濃度としては、１×１０１５ｃｍ－３～１×１０１８ｃｍ－３が好ましい。
　前記ダイヤモンド段差部の形状としては、前記第１段差部と前記第２段差部を有する限り特に制限はないが、例えば、前記第１段差部が平面視で細長のライン状に形成され、前記第２段差部が前記第１段差部を胴部として少なくともいずれかの端部位置に一体形成される形状を好適に挙げることができる。
　前記ライン状に形成される第１段差部の線幅Ｗとしては、１００ｎｍ～１０μｍが好ましい。前記線幅が１００ｎｍ未満であるとリソグラフィでパターン形成できないことがあり、１０μｍを超えると１００ボルト以下の有効な電圧で半導体装置をオフ状態にすることができないことがある。
　また、前記ライン状に形成される第１段差部の高さＨと線幅Ｗとの比であるＨ／Ｗとしては、０．００１～１００が好ましい。前記Ｈ／Ｗが０．００１未満であると第１段差部の高さＨを制御して形成できないことがあり、１００を超えると段差を形成できないことがある。
　前記好適な形状に関し、素子分離を好適に行う目的で、前記第２段差部は、少なくとも一部に平面視で前記第１段差部のライン方向を基準として左右側に位置する側面のそれぞれに｛１００｝の結晶面を有することがより好ましい。
　また、前記好適な形状に関し、前記ダイヤモンド段差部としては、より実用的な半導体装置を形成する目的で、前記ダイヤモンド基板上に複数配されていてもよく、この場合、前記ダイヤモンド段差部同士が前記第１段差部のライン方向を基準とした左右位置に並設されることが好ましい。
　また、並設される前記ダイヤモンド段差部における前記第１段差部間の間隔としては、前記第１段差部の高さＨに対して０．０１倍～２倍程度が好ましい。前記間隔が０．０１倍より小さいと段差部を有する深い溝を制御して形成できないことがあり、２倍程度より大きいと溝の部分をリンドープダイヤモンド層で埋めることができないことがある。
＜リンドープダイヤモンド領域及びダイヤモンド絶縁領域＞
　前記リンドープダイヤモンド領域は、前記第１段差部の前記段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成される。また、前記ダイヤモンド絶縁領域は、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成される。
　これらダイヤモンドの結晶成長領域は、ダイヤモンド源及びリン源を原料ガスとして用いたＣＶＤにより、前記第１段差部の前記段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として前記リンドープダイヤモンド領域を結晶成長させて形成すると同時に、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として前記ダイヤモンド絶縁領域を結晶成長させて形成する（リンドープダイヤモンド領域－ダイヤモンド絶縁領域形成工程）。
　前記ダイヤモンド段差部の第１段差部をライン状に形成する場合、前記リンドープダイヤモンド領域－ダイヤモンド絶縁領域形成工程により該第１段差部の両側面に前記リンドープダイヤモンド領域を形成することができる。
　また、前記第２段差部に前記第１段差部のライン方向を基準として左右側に位置する側面のそれぞれに｛１００｝の結晶面が形成される場合、前記リンドープダイヤモンド領域－ダイヤモンド絶縁領域形成工程により、これらの結晶面に前記ダイヤモンド絶縁領域を形成することができる。
　前記リンドープダイヤモンド領域におけるリン濃度としては、特に制限はないが、１×１０１６ｃｍ－３～１×１０２１ｃｍ－３が好ましく、５×１０１６ｃｍ－３～５×１０２０ｃｍ－３がより好ましい。リン濃度が１×１０１６ｃｍ－３未満であるとリンドープダイヤモンド領域がダイヤモンド絶縁領域と同様の絶縁層となることがあり、１×１０２１ｃｍ－３を超えるとリンドープタイヤモンド領域の結晶性の劣化により半導体装置の性能を低下させることがある。
　前記その他の構造部分としては、特に制限はなく、構築する半導体装置の設計目的に応じて適宜選択することができ、例えば、電極、ｐ＋コンタクト領域等が挙げられる。
　前記電極としては、構築する半導体装置に応じて形成され、接合型電界効果トランジスタを作製する場合には、ゲート電極、ソース電極、ドレイン電極が形成される。
　即ち、前記接合型電界効果トランジスタを作製する場合、前記第１段差部の両側面にそれぞれ形成された前記リンドープダイヤモンド領域に前記ゲート電極がそれぞれ形成され、前記第２段差部が前記第１段差部を胴部としてその両端部位置にそれぞれ形成される２つの前記第２段差部のうち、一の前記第２段差部に前記ソース電極が形成され、他の前記第２段差部に前記ドレイン電極が形成される。
　また、前記ｐ＋コンタクト領域は、金属との接触抵抗を小さくする目的で配され、前記第２段差部に形成された後、該ｐ＋コンタクト領域と接触するように各種金属電極が形成される。なお、ｐ＋コンタクト領域にドープされるボロン濃度としては、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。
＜第１実施形態＞
　本発明の前記ダイヤモンド半導体装置の実施形態の例を以下に説明する。
　先ず、図１～図４を参照しつつ、前記ダイヤモンド半導体装置の第１実施形態について、その製造プロセスとともに説明する。この第１実施形態に係るダイヤモンド半導体装置は、平面型の接合型電界効果トランジスタを構成する。なお、各図中、左側は平面を示し、右側は断面を示す。
　先ず、基板面が｛００１｝の結晶面を有するダイヤモンド基板１を用意し、この基板面上に、ダイヤモンド源とｐ型不純物源を原料ガスとして用いたＣＶＤにより、ｐ型不純物がドープされたｐ型ダイヤモンド層２を形成する（図１参照）。
　次いで、マスクを用いたリソグラフィ加工により、ダイヤモンド基板１及びｐ型ダイヤモンド層２がダイヤモンド段差部２’を有するようにエッチングする（図２参照）。この時、ダイヤモンド段差部２’には、側面の結晶面が｛１１０｝で細長のライン状に形成される第１段差部３と、該第１段差部３を胴部としてその両端部位置に側面の結晶面が｛１００｝の第２段差部４ａ，４ｂが形成される。第１段差部３における｛１１０｝面は、ダイヤモンド基板１の＜１１０＞方向の結晶方位に沿って側面を形成することで形成される。また、第２段差部４ａ，４ｂにおける｛１００｝面は、第１段差部３の側面が延在する方向に対して４５°傾けた方向に沿って側面を形成することで形成され、第２段差部４ａ，４ｂのそれぞれは、その側面において４つの｛１００｝面を有する。なお、ライン状に形成される第１段差部３の線幅、高さは、それぞれ図２中の符号Ｗ，Ｈで表される。
　次いで、ダイヤモンド源とリン源を原料として用いたＣＶＤにより、第１段差部３の段差形状の底角を起点に第１段差部の側面（｛１１０｝面）及びダイヤモンド基板１の基板面を成長基面としてリンドープダイヤモンド領域５ａ，５ｂを結晶成長させて形成すると同時に、第２段差部４ａ，４ｂの側面（｛１００｝面）及びダイヤモンド基板１の基板面を成長基面としてダイヤモンド絶縁領域６ａ，６ｂを形成する（図３参照）。この時、ダイヤモンド基板１の基板面自体には、ダイヤモンドの結晶成長がみられず、また、第２段差部４ａ，４ｂの側面に形成されるダイヤモンド絶縁領域６ａ，６ｂには、リンがほとんどドープされず、絶縁領域とみなせる。したがって、ダイヤモンド段差部２’の形状に基づき、第１段差部３の側面にのみリンドープダイヤモンド領域５ａ，５ｂを選択形成し、第２段差部４ａ，４ｂの側面にのみダイヤモンド絶縁領域６ａ，６ｂを選択形成することができる。
　最後に、第２段差部４ａ上にソース電極８、第２段差部４ｂ上にドレイン電極９を形成し、リンドープダイヤモンド領域５ａ，５ｂ上にそれぞれゲート電極７ａ，７ｂを形成する。これにより、第１実施形態に係るダイヤモンド半導体装置１０を製造する（図４参照）。
　この平面型の接合型電界効果トランジスタとして構成されるダイヤモンド半導体装置１０の素子動作を図５（ａ）～図５（ｄ）を用いて説明する。図５（ａ）～図５（ｄ）は、ゲート電圧の印加状況に応じて変化する空乏層の広がりを示す図であり、図５（ａ）から図５（ｄ）に進むにしたがって、ゲート電圧を増加させた様子を示している。ゲート電圧を印加しない状態（図５（ａ）参照）から、ゲート電圧を印加し始めると、第１段差部３のｐ型ダイヤモンド領域（チャネル領域）に空乏層Ｄが生じる（図５（ｂ）参照）。この空乏層Ｄは、ゲート電圧を増加させると大きく広がり（図５（ｃ）参照）、最終的には、ｐ型ダイヤモンド領域全体に対して支配的に広がる（図５（ｄ）参照）。これにより、ダイヤモンド半導体装置１０をソース－ドレイン間に流れるドレイン電流が空乏層Ｄにより制御された素子とすることができる。
　このダイヤモンド半導体装置１０においては、ダイヤモンド絶縁領域６ａ，６ｂの存在により、ドレイン電流が他の素子に漏洩することがなく、確実に素子分離を行うことができるとともに、ソース－ドレイン間に形成されるチャネル長をダイヤモンド絶縁領域６ａ，６ｂの配設位置で確実に規定することができる。
＜第２実施形態＞
　次に、先ず、図６～図９を参照しつつ、前記ダイヤモンド半導体装置の第２実施形態について、その製造プロセスとともに説明する。この第２実施形態に係るダイヤモンド半導体装置は、第１実施形態に係るダイヤモンド半導体装置にｐ＋コンタクト領域を追加形成したものに係る。なお、各図中、左側は平面を示し、右側は断面を示す。
　先ず、基板面が｛００１｝の結晶面を有するダイヤモンド基板１１を用意し、この基板面上に、ダイヤモンド源とｐ型不純物源を原料ガスとして用いたＣＶＤにより、ｐ型不純物がドープされたｐ型ダイヤモンド層１２ａと、ｐ型不純物が高濃度にドープされたｐ＋ダイヤモンド層１２ｂを形成する（図６参照）。
　次いで、マスクを用いたリソグラフィ加工により、ダイヤモンド基板１１及びｐ型ダイヤモンド層１２ａがダイヤモンド段差部１２ａ’を有するようにエッチングする（図７参照）。この時、ダイヤモンド段差部１２ａ’には、側面の結晶面が｛１１０｝で細長のライン状に形成される第１段差部１３と、該第１段差部１３を胴部としてその両端部位置に側面の結晶面が｛１００｝の第２段差部１４ａ，１４ｂが形成される。また、第２段差部１４ａ，１４ｂ上にｐ＋ダイヤモンド層１２ｂがリソグラフィ加工されたｐ＋コンタクト領域１２ｂ’，１２ｂ’’が形成される。
　次いで、ダイヤモンド源とリン源を原料として用いたＣＶＤにより、第１段差部１３の段差形状の底角を起点に第１段差部の側面（｛１１０｝面）及びダイヤモンド基板１１の基板面を成長基面としてリンドープダイヤモンド領域１５ａ，１５ｂを結晶成長させて形成すると同時に、第２段差部１４ａ，１４ｂの側面（｛１００｝面）及びダイヤモンド基板１１の基板面を成長基面としてダイヤモンド絶縁領域１６ａ，１６ｂを形成する（図８参照）。
　最後に、ｐ＋コンタクト領域１２ｂ’上にソース電極１８、ｐ＋コンタクト領域１２ｂ’’上にドレイン電極１９を形成し、リンドープダイヤモンド領域１５ａ，１５ｂ上にそれぞれゲート電極１７ａ，１７ｂを形成する。これにより、第２実施形態に係るダイヤモンド半導体装置２０を製造する（図９参照）。
　この第２実施形態に係るダイヤモンド半導体装置２０においては、ｐ＋コンタクト領域１２ｂ’，１２ｂ’’を有するため、金属電極との接触抵抗を小さくすることができる。　これ以外は、第１実施形態に係るダイヤモンド半導体装置１０と同様であるため、説明を省略する。
　なお、本発明の前記ダイヤモンド半導体装置の応用先としては、これら平面型の電界効果半導体装置の例に限定されることなく、種々の素子構成を有する半導体装置を挙げることができる。
＜第３実施形態＞
　また、本発明の前記ダイヤモンド半導体装置としては、平面型のデバイス構成だけでなく、縦型のデバイス構成とすることができる。
　縦型のデバイス構成を有する半導体装置の一例として、縦型の接合型電界効果型トランジスタを構成する第３実施形態に係るダイヤモンド半導体装置を図１０（ａ），（ｂ）を参照しつつ説明する。なお、図１０（ａ）は、第３実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図であり、図１０（ｂ）は、その部分平面図である。
　この第３実施形態に係るダイヤモンド半導体装置３０は、図１０（ａ），（ｂ）に示すように、ダイヤモンド基板２１と、ｐ型半導体層２２と、該ｐ型半導体層２２に形成されたダイヤモンド段差部２２’と、ダイヤモンド段差部２２’の第１段差部２３の側面に形成されたリンドープダイヤモンド領域２５と、第２段差部２４の側面に形成されたダイヤモンド絶縁領域２６と、リンドープダイヤモンド領域２５上に形成されたゲート電極２７と、第２段差部２４上に形成されるソース電極２８と、ダイヤモンド基板２１のｐ型半導体層２２が形成される面と反対側の面に形成されるドレイン電極２９とで構成される。
　なお、ここでは、ダイヤモンド段差部２２’が複数配され、該ダイヤモンド段差部２２’同士が第１段差部２３のライン方向を基準とした左右位置に並設される。また、第２段差部２４は、ライン状の第１段差部２３の一方の端部に形成される。第１段差部２３間の間隔は、図１０（ｂ）中の符号Ｓで表される。
　このダイヤモンド半導体装置３０の基本構造は、ダイヤモンド基板２１とｐ型半導体層２２とで形成される下地をダイヤモンド基板２１’として取り扱い、第１実施形態に係るダイヤモンド半導体装置１０と略同様の方法で製造することができる。また、各種電極の配設も従来公知の製造方法により形成することができる。
　このように構成される縦型の接合型電界効果型トランジスタとしての第３実施形態に係るダイヤモンド半導体装置３０においては、図１０（ａ）中に矢印で示すようにチャネルが形成され、第１実施形態に係るダイヤモンド半導体装置１０と同様の動作原理で動作させることができる。
＜第４実施形態＞
　縦型のデバイス構成の他の例として、縦型ＭＯＳＦＥＴを構成する第４実施形態に係るダイヤモンド半導体装置を図１１を参照しつつ説明する。なお、図１１は、第４実施形態に係るダイヤモンド半導体装置の断面構造を部分的に示す説明図である。
　この第４実施形態に係るダイヤモンド半導体装置４０は、図１１に示すように、ダイヤモンド基板３１と、ｐ型半導体層３２と、該ｐ型半導体層３２に形成されたダイヤモンド段差部３２’と、ダイヤモンド段差部３２’の第１段差部の側面に形成されたリンドープダイヤモンド領域３５と、第２段差部の側面に形成されたダイヤモンド絶縁領域（図示略）とを有する。リンドープダイヤモンド領域３５の形成領域近傍には、実施例１と同様の方法によりリンドープダイヤモンド領域３５を一旦形成した後、その一部をエッチングすることにより部分的に除去し、該除去部に対してＣＶＤ加工して形成したダイヤモンドのｐ＋領域４１が配される。
　この状態で、ｐ＋領域４１の一部とリンドープダイヤモンド領域３５とダイヤモンド段差部３２’上に、ゲート絶縁膜３７ａを介してゲート電極３７ｂが形成されるとともに、ｐ＋領域４１の開放された領域上にソース電極３８が形成される。また、ダイヤモンド基板３１のｐ型半導体層３２が形成される面と反対側の面には、ドレイン電極３９が形成される。このようにして、縦型ＭＯＳＦＥＴ構造を有する第４実施形態に係るダイヤモンド半導体装置４０を構成することができる。
　このダイヤモンド半導体装置４０では、ゲート電極３７ｂに負の電圧を加えると、ゲート絶縁膜３７ａとの界面近傍におけるｎ型のリンドープダイヤモンド領域３５にホールによるチャネル反転層が形成される。この状態でドレイン電極３９に負の電圧を印加することにより、ソース電極３８からドレイン電極３９にホールが動き、電流が流れる。これを制御することにより素子動作が実行される。
　実施例に係るダイヤモンド半導体装置を以下のように製造した。ここでは、図４に示す平面型の接合型電界効果トランジスタを製造することとしている。
　先ず、表面が｛００１｝面を有するダイヤモンド単結晶基板１を用意し、この基板１に対してマイクロ波プラズマＣＶＤ装置を使用して、Ｈ２：４００ｓｃｃｍ（Ｓｔａｎｄａｒｄ　Ｃｕｂｉｃ　Ｃｅｎｔｉｍｅｔｅｒ　ｐｅｒ　Ｍｉｎｕｔｅ）、ＣＨ４：２．４ｓｃｃｍ、Ｂ２Ｈ６／Ｈ２ガス＝１００ｐｐｍ：０．２４ｓｃｃｍ、圧力：２５Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３２２Ｐａ）、マイクロ波パワー：７５０Ｗ、基板ヒータ温度：８００℃、成長時間３時間の条件で、ボロンドープダイヤモンドの合成を行い、約７００ｎｍ程度の膜厚のボロンドープｐ型ダイヤモンド層２を形成した（図１参照）。
　次いで、電子線グラフィ法及びリフトオフ法により、｛００１｝面ダイヤモンド単結晶基板１の表面の一部に図２に示すダイヤモンド段差部２’と平面形状が同形状のＡｕ／Ｔｉ薄膜マスク（Ａｕ３００ｎｍ／Ｔｉ１０ｎｍ）を形成した。マスクの配置は、後に形成するダイヤモンド段差部２’の第１段差部３の側面が｛１１０｝面、第２段差部４ａ，４ｂの各側面が｛１００｝面となるようにした。
　この状態で、誘導結合プラズマエッチング装置によりマスクを用いた異方性エッチングを行った。エッチングガスの条件は、Ｏ２：９５ｓｃｃｍ、ＣＦ４：２ｓｃｃｍ、ＲＦパワー：３００Ｗ、バイアス：５０Ｗ、圧力：２Ｐａであり、エッチング深さは１．４μｍである。その後、熱王水処理（ＨＮＯ３：ＨＣｌ＝１：３、８０℃）、硫酸加水（Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２０＝３：１：１、１２０℃）処理、及び熱混酸（ＨＮＯ３：Ｈ２ＳＯ４＝１：３、２４０℃）処理を施し、Ａｕ／Ｔｉマスクを除去した。これにより図２に示す、側面が｛１１０｝の結晶面を有する第１段差部３と、側面が｛１００｝の結晶面を有する第２段差部４ａ，４ｂとが一体に形成されたダイヤモンド段差部２’を形成した。この時、第１段差部３の線幅を０．５μｍとし、高さを１．４μｍとした。
　ダイヤモンド段差部２’が形成された基板１に対し、リンドープダイヤモンド領域５ａ，５ｂ、ダイヤモンド絶縁領域６ａ，６ｂを形成した。形成は、マイクロ波プラズマＣＶＤ装置を使用して、Ｈ２：３９８ｓｃｃｍ、ＣＨ４：０．２ｓｃｃｍ、ＰＨ３：０．１ｓｃｃｍ、圧力：７５Ｔｏｒｒ、マイクロ波パワー：７５０Ｗ、基板ヒータ温度：８００℃、成長時間２時間の条件で行った。これにより、図３に示すように、リンドープダイヤモンド領域５ａ，５ｂが第１段差部３の段差形状の底角を起点に第１段差部３の側面及び基板１の基板面を成長基面として＜１１１＞方向に成長されて形成され、ダイヤモンド絶縁領域６ａ，６ｂが第２段差部４ａ，４ｂの側面及び基板１の基板面を成長基面として成長されて形成される。このとき、ダイヤモンド絶縁領域６ａ，６ｂには、リンがほとんどドープされず、絶縁領域とみなせる。また、ダイヤモンド段差部２’の側面と近接しない基板１上（結晶面｛００１｝）には、ダイヤモンドが結晶成長しない。これにより、リンドープダイヤモンド領域５ａ，５ｂ及びダイヤモンド絶縁領域６ａ，６ｂを選択的に成長させることが可能となる。
　選択成長されたリンドープダイヤモンド領域５ａ，５ｂのリン濃度は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定から、８×１０１９ｃｍ－３程度となった。
　次いで、Ｔｉ（３０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（１００ｎｍ）のゲート電極７ａ，７ｂ／ソース電極８／ドレイン電極９を図４のように蒸着し、実施例に係る接合型電界効果トランジスタを製造した。この接合型電界効果トランジスタの電気伝導性を測るために、ゲート電圧を－１５Ｖから１０Ｖ、ソース－ドレイン間電圧を０Ｖから－１０Ｖまで変化させ特性を評価した。図１２に様々なゲート電圧におけるドレイン電流－ドレイン電圧の特性を示し、図１３にドレイン電圧が－１０Ｖにおけるドレイン電流－ゲート電圧の特性を示す。これら図１２，１３に示すように、実施例に係る接合型電界効果トランジスタでは、明瞭なトランジスタ特性が得られ、そのリーク電流は１０－１５Ａ程度であり、ＯＮ／ＯＦＦ比は７桁程度であった。
　　１，１１，２１，２１’，３１，３１’　ダイヤモンド基板
　　２，１２ａ　　　ｐ型ダイヤモンド層
　　２’，１２ａ’，２２’，３２’　ダイヤモンド段差部
　　３，１３，２３　　　第１段差部
　　４ａ，４ｂ，１４ａ，１４ｂ，２４　第２段差部
　　５ａ，５ｂ，１５ａ，１５ｂ，２５，３５　リンドープダイヤモンド領域
　　６ａ，６ｂ，１６ａ，１６ｂ，２６　ダイヤモンド絶縁領域
　　７ａ，７ｂ，１７ａ，１７ｂ，２７，３７ｂ　ゲート電極
　　８，１８，２８，３８　ソース電極
　　９，１９，２９，３９　ドレイン電極
　　１０，２０，３０，４０　ダイヤモンド半導体装置
　　１２ｂ　　　ｐ＋ダイヤモンド層
　　１２ｂ’，１２ｂ’’　ｐ＋コンタクト領域
　　２２，３２　ｐ型半導体層
　　３７ａ　　　ゲート絶縁膜
　　４１　　　　ｐ＋領域
　　Ｗ　　　　　線幅
　　Ｈ　　　　　高さ
　　Ｄ　　　　　空乏層
　　Ｓ　　　　　間隔

 

Claims (12)

  1. 　ダイヤモンド基板と、前記ダイヤモンド基板の｛００１｝の結晶面を有する基板面上に略垂直に隆起して配され、その隆起された上面及び側面と前記基板面とで段差形状を形成するダイヤモンド段差部と、ｎ型のリンドープダイヤモンド領域と、ダイヤモンド絶縁領域と、を有し、
    　前記ダイヤモンド段差部は、側面が｛１１０｝の結晶面を有する第１段差部と、側面が｛１００｝の結晶面を有する第２段差部とが一体に形成され、
    　前記リンドープダイヤモンド領域は、前記第１段差部の前記段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成され、
    　前記ダイヤモンド絶縁領域は、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面として結晶成長させて形成されていることを特徴とするダイヤモンド半導体装置。
  2. 　第１段差部が平面視で細長のライン状に形成され、第２段差部が前記第１段差部を胴部として少なくともいずれかの端部位置に一体形成される請求項１に記載のダイヤモンド半導体装置。
  3. 　ライン状に形成される第１段差部の両側面にそれぞれリンドープダイヤモンド領域が形成される請求項２に記載のダイヤモンド半導体装置。
  4. 　第２段差部が、少なくとも一部に平面視で前記第１段差部のライン方向を基準として左右側に位置する側面のそれぞれに｛１００｝の結晶面を有する請求項２から３のいずれかに記載のダイヤモンド半導体装置。
  5. 　ライン状に形成される第１段差部の線幅Ｗが１００ｎｍ～１０μｍである請求項２から４のいずれかに記載のダイヤモンド半導体装置。
  6. 　ライン状に形成される第１段差部の高さＨと線幅Ｗとの比であるＨ／Ｗが０．００１～１００である請求項２から５のいずれかに記載のダイヤモンド半導体装置。
  7. 　ダイヤモンド段差部にｐ型不純物ドープ領域が形成される請求項１から６のいずれかに記載のダイヤモンド半導体装置。
  8. 　リンドープダイヤモンド領域におけるリンの濃度が１×１０１６ｃｍ－３～１×１０２１ｃｍ－３である請求項１から７のいずれかに記載のダイヤモンド半導体装置。
  9. 　第１段差部が平面視で細長のライン状に形成され、第２段差部が前記第１段差部を胴部として少なくともいずれかの端部位置に一体形成されるダイヤモンド段差部を複数有し、前記ダイヤモンド段差部同士が前記第１段差部のライン方向を基準とした左右位置に並設される請求項２から８のいずれかに記載のダイヤモンド半導体装置。
  10. 　並設されるダイヤモンド段差部における第１段差部間の間隔を前記第１段差部の高さＨに対して０．０１倍～２倍とする請求項９に記載のダイヤモンド半導体装置。
  11. 　第１段差部の両側面にそれぞれ形成されたリンドープダイヤモンド領域にゲート電極がそれぞれ形成され、前記第１段差部を胴部としてその両端部位置にそれぞれ形成される２つの第２段差部のうち、一の前記第２段差部にソース電極が形成され、他の前記第２段差部にドレイン電極が形成される請求項７から１０のいずれかに記載のダイヤモンド半導体装置。
  12. 　請求項１から１１のいずれかに記載のダイヤモンド半導体装置を製造する方法であって、
    　ダイヤモンド基板に対して、第１段差部及び第２段差部が形成されるようにマスクを用いたリソグラフィ加工を行いダイヤモンド段差部を形成するダイヤモンド段差部形成工程と、
    　ダイヤモンド源及びリン源を原料ガスとして用いたＣＶＤにより、前記第１段差部の段差形状の底角を起点に前記第１段差部の側面及び前記ダイヤモンド基板の基板面を成長基面としてリンドープダイヤモンド領域を結晶成長させて形成すると同時に、前記第２段差部の側面及び前記ダイヤモンド基板の前記基板面を成長基面としてダイヤモンド絶縁領域を結晶成長させて形成するリンドープダイヤモンド領域－ダイヤモンド絶縁領域形成工程と、
    　を含むことを特徴とするダイヤモンド半導体装置の製造方法。

     
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