WO2022118055A1 - 半導体装置及びその製造方法 - Google Patents

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威 倪
哲也 林
啓一郎 沼倉
俊治 丸井
亮太 田中
裕一 岩崎
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日産自動車株式会社
ルノー エス． ア． エス．
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    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Definitions

  • the present invention relates to a semiconductor device on which an inversion layer is formed and a method for manufacturing the same.
  • a planar structure transistor is used in which gate electrodes facing the source region, base region and drain region are arranged on the surface of the semiconductor substrate via the gate insulating film. By applying a predetermined voltage to the gate electrode with the potential in the source region as a reference potential, an inversion layer is formed in the base region directly below the gate electrode, and the transistor is turned on.
  • a transistor having a planar structure a transistor structure and a manufacturing method for ensuring a withstand voltage when off have been proposed.
  • the impurity concentration in the base region forming the inverted layer (channel) of the planar structure transistor needs to be lowered to some extent. Therefore, it is difficult to sufficiently reduce the capacitance between the gate electrode and the drain electrode. As a result, switching loss increases.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing a semiconductor device, which can suppress a decrease in withstand voltage at the time of off and suppress an increase in switching loss.
  • the semiconductor device has a structure in which a first well region in which an inversion layer is formed and a second well region having a higher impurity concentration than the first well region are arranged between a source region and a drift region.
  • the gist is to have.
  • the impurity concentration of the semiconductor substrate on which the drift region is arranged is lower than the impurity concentration in the drift region.
  • the present invention it is possible to provide a semiconductor device and a method for manufacturing a semiconductor device, which can suppress a decrease in withstand voltage at the time of off and suppress an increase in switching loss.
  • the semiconductor device 1 As shown in FIG. 1, the semiconductor device 1 according to the first embodiment of the present invention has a first conductive type drift region 21, a second conductive type first well region 22, and a second conductive type second. A well region 23 is provided. The drift region 21 is selectively arranged on the main surface of the substrate 10. The first well region 22 and the second well region 23 are arranged adjacent to each other in the remaining region of the region where the drift region 21 on the main surface of the substrate 10 is arranged. In the semiconductor device 1 shown in FIG. 1, the first well region 22 and the second well region 23 are laminated along the film thickness direction of the substrate 10.
  • the second well region 23 is arranged on the main surface of the substrate 10, and the first well region 22 laminated on the second well region 23 is arranged above the main surface of the substrate 10.
  • the side surface of the first well region 22 and the side surface of the second well region 23 are connected to the drift region 21.
  • the substrate 10 may be a semiconductor substrate, a semi-insulating substrate, or an insulating substrate.
  • the insulating substrate refers to a semiconductor substrate having a resistivity of several k ⁇ / cm or more.
  • the substrate 10 is an insulating silicon carbide substrate.
  • the semiconductor device 1 includes a first conductive type source region 24 arranged on the upper surface of the second well region 23 and a first conductive type drain region 25 connected to the drift region 21.
  • the source region 24 is connected to the first well region 22 and the second well region 23, and faces the drift region 21 via the first well region 22.
  • the drain region 25 is formed in a part of the upper part of the drift region 21 at a position separated from the first well region 22 and the second well region 23.
  • the semiconductor device 1 is arranged on the upper surface of the second well region 23, and includes a source region 24 and a second conductive type contact region 26 that is electrically connected to the second well region 23.
  • the contact region 26 is arranged on the upper surface of the second well region 23 adjacent to the source region 24.
  • the second well region 23 is arranged between the substrate 10 and the first well region 22, the source region 24, and the contact region 26.
  • the first conductive type and the second conductive type are opposite conductive types to each other. That is, if the first conductive type is n type, the second conductive type is p type, and if the first conductive type is p type, the second conductive type is n type.
  • the first conductive type is n-type
  • the second conductive type is p-type
  • the gate insulating film 30 is arranged on the surfaces of the drift region 21, the first well region 22, and the source region 24.
  • the semiconductor device 1 includes a gate electrode 31 that faces the drift region 21, the first well region 22, and the source region 24 via the gate insulating film 30.
  • the gate electrode 31 is formed of, for example, a polysilicon film.
  • the gate insulating film 30 is formed of, for example, a silicon oxide film.
  • the semiconductor device 1 includes a source electrode 41 electrically connected to the source region 24 and the contact region 26, and a drain electrode 42 electrically connected to the drain region 25.
  • the source electrode 41 is arranged on the upper surface of the source region 24 and the contact region 26.
  • the drain electrode 42 is arranged on the upper surface of the drain region 25.
  • a part of the second well region 23 may be extended in the film thickness direction of the substrate 10, and the second well region 23 and the source electrode 41 may be connected without passing through the contact region 26.
  • the distance between the source region 24 and the drift region 21 is longer than the distance between the second well region 23 and the drift region 21 in the direction parallel to the main surface of the substrate 10.
  • the distance between the second well region 23 and the drift region 21 is set so that the depletion layer extending from the second well region 23 reaches the drift region 21.
  • first well region 22 of the semiconductor device 1 has a higher impurity concentration than the substrate 10.
  • second well region 23 has a higher impurity concentration than the first well region 22.
  • the semiconductor device 1 shown in FIG. 1 is a transistor having a planar structure in which a gate electrode 31 facing a source region, a first well region 22 and a drain region 25 is arranged on the surface of a substrate 10 via a gate insulating film 30.
  • a gate electrode 31 facing a source region, a first well region 22 and a drain region 25 is arranged on the surface of a substrate 10 via a gate insulating film 30.
  • an inversion layer is formed in a region of the first well region 22 in contact with the gate insulating film 30 (hereinafter, also referred to as a “channel region”).
  • channel region also referred to as a “channel region”.
  • a positive potential is applied to the drain electrode 42 with reference to the potential of the source electrode 41.
  • the source electrode 41 is electrically connected to the source region 24, the first well region 22, the contact region 26, and the second well region 23. Therefore, the source region 24, the first well region 22, the contact region 26, and the second well region 23 are all reference potentials.
  • the potential of the gate electrode 31 is controlled.
  • the semiconductor device 1 operates as a transistor. That is, by setting the voltage between the gate electrode 31 and the source electrode 41 to a predetermined threshold voltage or higher, an inversion layer is formed in the channel region of the first well region 22. As a result, the semiconductor device 1 is turned on, and the main current flows between the source electrode 41 and the drain electrode 42.
  • the potential of the drain electrode 42 is, for example, 1 V or less, although it depends on the on-resistance of the semiconductor device 1.
  • the voltage between the gate electrode 31 and the source electrode 41 is set to be equal to or lower than the predetermined threshold voltage.
  • the inversion layer of the first well region 22 disappears, and the main current is cut off between the source electrode 41 and the drain electrode 42.
  • a voltage of 1 V or less to several hundred V is applied between the drain electrode 42 and the source electrode 41.
  • the depletion layer spreads inside the drift region 21 from the surface facing the first well region 22 and the surface facing the second well region 23.
  • gate-drain capacitance The wider the width of the depletion layer formed in the drift region 21, the longer the insulation distance between the drain electrode 42 and the gate electrode 31. Therefore, the wider the width of the depletion layer formed in the drift region 21, the larger the capacitance value Cgd of the capacitance formed between the gate electrode 31 and the drain electrode 42 (hereinafter referred to as “gate-drain capacitance”). small.
  • the semiconductor device 1a of the comparative example shown in FIG. 2 has a structure in which the source region 24 and the contact region 26 are arranged above the well region 22a.
  • the semiconductor device 1a of the comparative example is different from the semiconductor device 1 shown in FIG. 1 in that it does not have the second well region 23.
  • the impurity concentration in the well region 22a cannot be increased above a certain level.
  • the impurity concentration in the well region 22a is 1E18 / cm3 or less.
  • the capacitance value Cgd of the gate-drain capacitance is smaller as the width of the depletion layer formed in the drift region 21 is wider.
  • the impurity concentration in the well region 22a cannot be increased, the depletion layer formed at the interface between the well region 22a and the drift region 21 is not only in the drift region 21 but also in the well region 22a. Stretch. Therefore, in the semiconductor device 1a, the capacitance value Cgd is not sufficiently reduced and the switching loss is large.
  • the impurity concentration in the second well region 23 is higher than the impurity concentration in the first well region 22. Therefore, the width of the depletion layer extending from the surface facing the second well region 23 to the drift region 21 is wider than the width of the depletion layer extending from the surface facing the first well region 22 to the drift region 21. Therefore, even when the impurity concentration of the first well region 22 is set low in order to form the inversion layer in the first well region 22, the depletion layer spreading from the surface facing the second well region 23 causes the drift region 21 to have a low impurity concentration.
  • the width of the depletion layer can be made wider than that of the semiconductor device 1a of the comparative example.
  • the width of the depletion layer E extending from the surface facing the second well region 23 to the drift region 21 is the depletion spreading from the surface facing the first well region 22 to the drift region 21. Wider than the width of layer E. Then, the depletion layer E spreading from the surface facing the first well region 22 also spreads inside the drift region 21 while being pulled by the depletion layer E spreading from the surface facing the second well region 23.
  • the end face of the second well region 23 and the end face of the drift region 21 are in contact with each other. Therefore, the width of the depletion layer extending from the surface facing the second well region 23 to the drift region 21 is particularly wide. However, even when the second well region 23 and the drift region 21 are not in contact with each other, the depletion layer spreads from the surface facing the second well region 23 to the drift region 21.
  • the impurity concentration of the substrate 10 is lower than the impurity concentration in the drift region. Therefore, the depletion layer generated on the surface facing the substrate 10 spreads mainly in the drift region 21 as compared with the substrate 10.
  • the distance between the source region 24 and the drift region 21 is longer than the distance between the second well region 23 and the drift region 21 in the direction parallel to the main surface of the substrate 10. That is, the second well region 23 is arranged at a position closer to the drift region 21 than the source region 24. Therefore, the depletion layer generated by the second well region 23 reaches the drift region 21. In this way, a depletion layer extending from the surface facing the second well region 23 is formed in the drift region 21.
  • the width of the depletion layer formed in the drift region 21 is wider than that in the semiconductor device 1a of the comparative example shown in FIG.
  • the capacity value Cgd of the gate-drain capacity is smaller when the width of the depletion layer in the drain region 25 is wider. Therefore, according to the semiconductor device 1, the capacitance value Cgd can be reduced to suppress the switching loss.
  • FIG. 4 shows the simulation results of calculating the capacitance value Cgd of the gate-drain capacitance for each of the semiconductor device 1 and the semiconductor device 1a of the comparative example.
  • the simulation result of the semiconductor device 1 is shown by the characteristic S1 of the solid line
  • the simulation result of the semiconductor device 1a of the comparative example is shown by the characteristic S2 of the broken line.
  • the larger the drain voltage Vd is, the smaller the capacitance value Cgd of the semiconductor device 1 is than that of the semiconductor device 1a.
  • the capacity between the drain electrode 42 and the cooler 50 (hereinafter referred to as “board capacity”). ) Is formed.
  • the semiconductor device 1 when the semiconductor device 1 is used as a power transistor, the semiconductor device 1 is generally fixed to a metal cooler. The noise generated when the semiconductor device 1 operates on and off propagates to the mounting board on which the semiconductor device 1 is arranged via the substrate capacitance.
  • Noise propagated from the semiconductor device 1 to the mounting board may cause other semiconductor devices placed on the mounting board to malfunction.
  • the capacitance value Csub is smaller as the depletion layer formed in the drift region 21 is wider.
  • the width of the depletion layer formed in the drift region 21 is related to the impurity concentration in the p-type region in contact with the drift region 21. That is, the higher the concentration of the p-type impurity in the p-type region, the wider the width of the depletion layer in the drift region 21.
  • the inversion layer is formed in the well region 22a, the impurity concentration in the well region 22a cannot be increased. Therefore, the depletion layer formed at the interface between the well region 22a and the drift region 21 extends not only to the drift region 21 but also to the well region 22a. Therefore, in the semiconductor device 1a, the substrate capacity cannot be sufficiently reduced, and there is a possibility that a malfunction due to noise may occur in another semiconductor device.
  • the drift region 21 has a higher impurity concentration than the substrate 10. Therefore, the depletion layer spreads mainly from the surface facing the substrate 10 to the drift region 21.
  • the second well region 23 has a higher impurity concentration than the first well region 22. Therefore, the width of the depletion layer extending from the surface facing the second well region 23 to the drift region 21 is wider than the width of the depletion layer extending from the surface facing the first well region 22 to the drift region 21. Therefore, the capacitance value Csub of the substrate capacitance is smaller in the semiconductor device 1 than in the semiconductor device 1a of the comparative example which does not have the second well region 23. Therefore, in a system using the semiconductor device 1, the reliability of the system can be improved.
  • FIG. 6 shows the simulation results of calculating the capacity value Csub of the substrate capacity for each of the semiconductor device 1 and the semiconductor device 1a of the comparative example.
  • the simulation result of the semiconductor device 1 is shown by the characteristic S1 of the solid line
  • the simulation result of the semiconductor device 1a of the comparative example is shown by the characteristic S2 of the broken line.
  • the capacitance value Csub of the semiconductor device 1 is smaller than that of the semiconductor device 1a, particularly in the region where the drain voltage Vd is changing.
  • a current flows from the source region 24 to the drift region 21 via the well region 22a when the body diode formed at the interface between the well region 22a and the drift region 21 operates.
  • SiC silicon carbide
  • the electrical resistance of the p-type well region 22a is high because SiC has low hole mobility and low impurity activation rate.
  • the current path in the well region 22a is long. Therefore, the electric resistance of the body diode of the semiconductor device 1a is large. Therefore, the loss of the semiconductor device 1a is large.
  • the second well region 23 having a higher impurity concentration than the first well region 22 is arranged adjacent to the first well region 22.
  • the resistance of the body diode is affected by the impurity concentrations in the first well region 22 and the second well region 23.
  • the electric resistance of the body diode of the semiconductor device 1 can be made lower than that of the semiconductor device 1a of the comparative example.
  • the second well region 23 having a low electric resistance is arranged in parallel with the first well region 22, the entire body diode formed between the first well region 22 and the second well region 23 and the drift region 21 is formed.
  • the electrical resistance of the is low. Therefore, the loss of the semiconductor device 1 is smaller than that of the semiconductor device 1a of the comparative example which does not have the second well region 23.
  • the semiconductor device 1 is used for the transistor of the inverter that converts the DC signal into the AC signal.
  • a current flows through the body diode of the semiconductor device 1.
  • a negative voltage with respect to the reference potential is applied to the drain electrode 42 with the potential of the source electrode 41 as a reference potential. Therefore, a current flows through the PN diode composed of the first well region 22 and the drift region 21, and the PN diode composed of the second well region 23 and the drift region 21, respectively.
  • the semiconductor device 1 is used for the transistor constituting the inverter, the electric resistance of the body diode can be reduced. Therefore, the loss of the inverter can be reduced.
  • the second well region 23 having a higher impurity concentration than the first well region 22 is arranged adjacent to the first well region 22.
  • the width of the depletion layer formed in the drift region 21 can be widened.
  • the capacitance value Cgd of the gate-drain capacitance can be reduced to suppress the switching loss.
  • the width of the depletion layer formed in the drift region 21 can be particularly widened.
  • the capacity value Csub of the substrate capacity can be reduced to suppress noise caused by the substrate capacity, and the reliability of the system including the semiconductor device 1 can be improved. Further, according to the semiconductor device 1, the electric resistance of the body diode can be reduced and the loss can be suppressed.
  • a semi-insulating substrate or an insulating substrate may be used for the substrate 10.
  • the width of the depletion layer extending from the surface facing the substrate 10 to the drift region 21 becomes wider than when the substrate 10 is a semiconductor substrate. Therefore, by using a semi-insulating substrate or an insulating substrate for the substrate 10, the capacitance value Cgd and the capacitance value Csub can be further reduced. Further, by making the substrate 10 insulating, the capacitance value Csub can be reduced, and the switching loss of the semiconductor device 1 can be reduced and the noise can be reduced. Further, by making the substrate 10 a semi-insulating substrate or an insulating substrate, it is possible to simplify the element separation process when a plurality of semiconductor devices 1 are integrated on the same substrate 10. Further, when the semiconductor device 1 is mounted on the cooler, it is possible to omit the insulating board installed between the board 10 and the cooler.
  • a substrate made of a wide bandgap semiconductor may be used for the substrate 10.
  • the wide bandgap semiconductor has a low intrinsic carrier concentration and can improve the insulating property of the substrate 10. Therefore, the width of the depletion layer in the drift region 21 can be widened to reduce the capacitance value Cgd and the capacitance value Csub. Thereby, the switching loss of the semiconductor device 1 can be reduced and the noise can be reduced. Further, when the semiconductor device 1 having the substrate 10 of the wide bandgap semiconductor is fixed to the metal cooler, the leakage current flowing through the cooler can be reduced, and the semiconductor device 1 with low loss can be realized.
  • Wide bandgap semiconductors include, for example, SiC, gallium nitride (GaN), diamond, zinc oxide (ZnO), gallium nitride (AlGaN) and the like.
  • a silicon carbide substrate having an insulating property may be used for the substrate 10. Since p-type SiC has low carrier mobility, using a SiC substrate for the substrate 10 has a great effect of reducing the electrical resistance of the body diode. Further, since SiC has a high thermal conductivity, when the semiconductor device 1 is fixed to the cooler, the size of the cooler can be reduced and the connection between the semiconductor device 1 and the cooler can be simplified. Although there are several polymorphs (polymorphs of crystals) in SiC, a typical 4H SiC substrate can be used for the substrate 10.
  • the mask material 101 formed on the main surface of the substrate 10 is patterned so as to cover the remaining region of the region forming the drift region 21.
  • a silicon oxide film can be used.
  • a thermal CVD method or a plasma CVD method may be used.
  • a patterning method a photolithography technique may be used. That is, the mask material is etched using the patterned photoresist film as a mask.
  • a wet etching method using hydrofluoric acid or a dry etching method such as a reactive ion etching method may be used. After that, the photoresist film is removed with oxygen plasma, sulfuric acid, or the like. In this way, the mask material is patterned (the same applies below).
  • the substrate 10 is doped with n-type impurities by an ion implantation method using the patterned mask material 101 as a mask to selectively form the drift region 21.
  • the n-type impurity is used as nitrogen to form a drift region 21 having a depth of 1 ⁇ m and an impurity concentration of 1E16 cm -3 .
  • FIG. 8 shows a state in which the mask material 101 is removed after the drift region 21 is formed.
  • the substrate 10 is doped with p-type impurities by an ion implantation method using the patterned mask material as a mask to form the first well region 22 as shown in FIG.
  • p-type impurities by an ion implantation method using the patterned mask material as a mask to form the first well region 22 as shown in FIG.
  • aluminum as a p-type impurity, a first well region 22 having a depth of 0.8 ⁇ m and an impurity concentration of 1E17 cm -3 is formed.
  • a source region 24 and a drain region 25 are formed.
  • the source region 24 and the drain region 25 may be formed at the same time by an ion implantation method using the patterned mask material as a mask.
  • nitrogen ions are used as n-type impurities to form a source region 24 and a drain region 25 having a depth of 0.5 ⁇ m and an impurity concentration of 1E19 cm -3 .
  • the source region 24 is selectively formed on the upper part of the first well region 22.
  • the drain region 25 is formed in the upper part of the drift region 21 at a position separated from the first well region 22 and the second well region 23.
  • the contact region 26 is formed by an ion implantation method in which the p-type impurities are selectively doped into the first well region 22.
  • the p-type impurities are selectively doped into the first well region 22.
  • aluminum ions are injected into a predetermined region of the first well region 22 as a p-type impurity to form a contact region 26 having a depth of 0.5 ⁇ m and an impurity concentration of 1E20 cm -3 .
  • the second well region 23 is formed.
  • a p-type impurity is doped in the lower part of the first well region 22 by an ion implantation method using a patterned mask material as a mask to form the second well region 23.
  • the position of the second well region 23 in the film thickness direction of the substrate 10 is set.
  • a second well region 23 having an impurity concentration of 1E19 cm -3 is formed in a depth range of 0.5 ⁇ m to 1 ⁇ m from the surface of the substrate.
  • the formation condition of the second well region 23 is set so that the lower surface of the source region 24 and the contact region 26 and the second well region 23 are connected to each other.
  • heat treatment activates the impurities doped in the substrate 10.
  • heat treatment at about 1700 ° C. is performed in an argon atmosphere or a nitrogen atmosphere.
  • the depth and impurity concentration of each region are set according to the application of the semiconductor device 1.
  • nitrogen is used as the n-type impurity
  • aluminum or boron is used as the p-type impurity.
  • the gate insulating film 30 and the gate electrode 31 are formed.
  • the gate insulating film 30 may be formed by either a thermal oxidation method or a deposition method.
  • the gate insulating film 30 is formed by a thermal oxidation method, the substrate is heated to a temperature of about 1100 ° C. in an oxygen atmosphere. As a result, a silicon oxide film is formed in all parts where the substrate comes into contact with oxygen.
  • the gate insulating film 30 may be formed by thermal oxidation in a NO or N2O atmosphere. In that case, the temperature is preferably 1100 ° C to 1400 ° C.
  • the thickness of the gate insulating film 30 is, for example, about several tens of nm. The thickness of the gate insulating film can be appropriately set according to the application of the semiconductor device 1.
  • the gate electrode 31 is formed on a part of the upper surface of the gate insulating film 30.
  • the material of the gate electrode 31 is generally a polysilicon film.
  • a case where the polysilicon film is used for the gate electrode 31 will be described.
  • a reduced pressure CVD method or the like may be used as a method for depositing the polysilicon film.
  • the film thickness of the gate electrode 31 may be, for example, around 1 ⁇ m.
  • the etching method may be an isotropic etching method or an anisotropic selective etching method.
  • the etching mask may be a resist film. After etching the polysilicon film, the resist film of the etching mask is removed with oxygen plasma, sulfuric acid, or the like.
  • the source electrode 41 and the drain electrode 42 are formed by using, for example, a lift-off method.
  • a resist film is formed on the gate insulating film 30, and the resist film is patterned by a photolithography technique or the like. Specifically, the resist film in the region where the source electrode 41 and the drain electrode 42 are arranged is removed. Then, the gate insulating film 30 is etched using the patterned resist film as an etching mask.
  • the etching method may be, for example, a wet etching method using hydrofluoric acid, or a dry etching method such as reactive ion etching.
  • a conductive material to be an electrode material is formed on the entire surface of the substrate. As the conductive material, for example, a nickel film may be used, or another metal material may be used. Then, the resist film is removed with acetone or the like. As a result, the semiconductor device 1 shown in FIG. 1 is completed.
  • the semiconductor device 1 according to the first embodiment can be manufactured.
  • the width of the depletion layer formed in the drift region 21 can be widened. Therefore, according to the semiconductor device 1, the capacitance value Cgd of the gate-drain capacitance can be reduced to suppress the switching loss. Further, according to the semiconductor device 1, the capacity value Csub of the substrate capacity can be reduced to suppress noise caused by the substrate capacity. Further, according to the semiconductor device 1, the electric resistance of the body diode can be reduced and the loss can be suppressed.
  • the second well region 23 is formed after the step of forming the first well region 22, the source region 24, and the contact region 26. However, after the step of forming the second well region 23, the first well region 22, the source region 24, and the contact region 26 may be formed.
  • one of the second well regions 23 is viewed from the surface normal direction of the main surface of the substrate 10 (hereinafter referred to as “planar view”).
  • the portion overlaps with the drift region 21. That is, in the direction along the main surface of the substrate 10, the position of the joint surface between the second well region 23 and the drift region 21 is closer to the drain region 25 than the position of the joint surface between the first well region 22 and the drift region 21. near.
  • the end portion of the depletion layer extending from the surface facing the second well region 23 is closer to the drain region 25 than the semiconductor device 1 shown in FIG. Therefore, as shown in FIG. 15, the range of the depletion layer E extending from the surface facing the first well region 22 to the drift region 21 is pulled to the depletion layer E extending from the surface facing the second well region 23 to the drift region 21. Being spread.
  • the width of the depletion layer formed in the drift region 21 is wider than that in the semiconductor device 1 shown in FIG. Therefore, according to the semiconductor device 1 shown in FIG. 14, the capacitance value Cgd and the capacitance value Csub can be made smaller than those of the semiconductor device 1 shown in FIG. Thereby, the switching loss and noise of the semiconductor device 1 can be further reduced.
  • the semiconductor device 1 according to the second embodiment of the present invention shown in FIG. 16 has a side surface in contact with a drift region 21, a first well region 22 and a source region 24, and an inner wall surface of a groove whose lower end reaches the second well region 23.
  • the gate insulating film 30 is arranged in the gate.
  • the gate electrode 31 is arranged inside the groove.
  • the semiconductor device 1 according to the second embodiment has the gate electrode 31 arranged inside a groove provided on the substrate (hereinafter, referred to as a “gate groove”). different.
  • the semiconductor device 1 shown in FIG. 16 is the same as the semiconductor device 1 according to the first embodiment.
  • FIG. 17 shows a cross-sectional view taken along the direction AA of FIG. As shown in FIG. 17, the side surface of the gate groove is in contact with the source region 24, the first well region 22 and the drift region 21.
  • the gate electrode 31 embedded inside the gate groove faces the drift region 21, the first well region 22 and the source region 24 via the gate insulating film 30 on the side surface of the gate groove.
  • an inversion layer is formed in the channel region in contact with the side surface of the gate groove of the first well region 22 when the semiconductor device 1 is turned on. Therefore, the deeper the depth of the gate groove in which the gate electrode 31 is embedded, the wider the width of the inversion layer. Therefore, in the semiconductor device 1 shown in FIG. 16, by forming the gate groove deeply in the first well region 22, the width of the inversion layer is increased without increasing the size of the semiconductor device 1 in the plan view, and the channel is increased. Resistance can be reduced. As described above, according to the semiconductor device 1 shown in FIG.
  • the reduction of the channel resistance makes the semiconductor device 1 Switching loss can be reduced.
  • Others are substantially the same as those in the first embodiment, and duplicate description is omitted.
  • the manufacturing method of the semiconductor device 1 according to the second embodiment will be described below.
  • the method for manufacturing the semiconductor device 1 described below is an example, and can be realized by various other manufacturing methods including this modification. Further, detailed description of the portion overlapping with the manufacturing method of the semiconductor device 1 according to the first embodiment will be omitted.
  • a case where an insulating silicon carbide substrate is used for the substrate 10 will be described.
  • a drift region 21, a first well region 22, a source region 24, a drain region 25, a contact region 26, and a second well region 23 are provided on the substrate 10.
  • a drift region 21, a first well region 22, a source region 24, a drain region 25, a contact region 26, and a second well region 23 are provided on the substrate 10.
  • the substrate 20A shown in FIG. 18 is formed.
  • a gate groove 300 having an opening extending over the source region 24, the first well region 22 and the drift region 21 on the upper surface of the substrate 20A is formed on the substrate 20A.
  • the gate groove 300 is formed so that the lower end reaches the second well region 23.
  • the gate groove 300 is formed by using an anisotropic etching method using a mask material patterned by a photolithography technique.
  • a dry etching method is preferably used for the substrate 10 which is a silicon carbide substrate.
  • the gate insulating film 30 is formed so as to cover the inner wall surface of the gate groove 300 and the upper surface of the substrate 20A.
  • the gate insulating film 30 may be formed by either a thermal oxidation method or a deposition method.
  • the inside of the gate groove 300 is embedded to form the gate electrode 31.
  • a polysilicon film is used.
  • a reduced pressure CVD method or the like can be used.
  • the thickness of the polysilicon film to be deposited is set to a value larger than half the width of the gate groove 300, and the inside of the gate groove 300 is filled with the polysilicon film. Since the polysilicon film is formed from the inner wall surface of the gate groove 300, the gate groove 300 can be completely filled with the polysilicon film by setting the thickness of the polysilicon film as described above.
  • the polysilicon film is formed so that the film thickness is thicker than 1 ⁇ m.
  • the polysilicon film is deposited, it is annealed in phosphorus oxychloride (POCl 3 ) at 950 ° C. to form an n-type polysilicon film, and the gate electrode 31 is made conductive. Then, the formed polysilicon film is etched to form the gate electrode 31 into a predetermined shape.
  • POCl 3 phosphorus oxychloride
  • the source electrode 41 and the drain electrode 42 are formed by using, for example, a lift-off method. As a result, the semiconductor device 1 shown in FIG. 16 is completed.
  • a p-type polysilicon film may be used for the gate electrode 31.
  • another semiconductor material may be used for the gate electrode 31, or another conductive material such as a metal material may be used for the gate electrode 31.
  • p-type polysilicon carbide, SiGe, Al, or the like may be used as the material for the gate electrode 31.
  • a silicon nitride film may be used for the gate insulating film 30.
  • a laminated film of a silicon oxide film and a silicon nitride film may be used for the gate insulating film 30.
  • isotropic etching can be performed by cleaning with hot phosphoric acid at 160 ° C.

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Abstract

半導体装置は、基板の主面に配置された、基板よりも不純物濃度が高いドリフト領域と、ドリフト領域と接続する第1ウェル領域と、第1ウェル領域に隣接して配置されてドリフト領域と対向する第2ウェル領域を備える。第2ウェル領域は、第1ウェル領域よりも不純物濃度が高い。基板の主面と平行な方向において、第1ウェル領域を介してドリフト領域と対向するソース領域とドリフト領域の間の距離は、第2ウエル領域とドリフト領域の間の距離よりも長い。第2ウェル領域から延伸する空乏層は、ドリフト領域に到達する。

Description

半導体装置及びその製造方法
　本発明は、反転層が形成される半導体装置及びその製造方法に関するものである。
　ゲート絶縁膜を介してソース領域、ベース領域およびドレイン領域と対向するゲート電極を半導体基板の表面に配置した、プレーナ構造のトランジスタが使用されている。ソース領域の電位を基準電位としてゲート電極に所定の電圧を印加することにより、ゲート電極の直下のベース領域に反転層が形成されて、トランジスタがオンする。プレーナ構造のトランジスタについて、オフ時の耐圧を確保するためのトランジスタ構造や製造方法が提案されている。
　プレーナ構造のトランジスタの反転層（チャネル）を形成するベース領域の不純物濃度は、ある程度低くする必要がある。このため、ゲート電極とドレイン電極の間の容量を十分に低減することが困難である。その結果、スイッチング損失が増大する。
　本発明は、オフ時の耐圧の低下を抑制し、かつスイッチング損失の増大を抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
　本発明の一態様に係る半導体装置は、ソース領域とドリフト領域の間に、反転層が形成される第１ウェル領域および第１ウェル領域よりも不純物濃度が高い第２ウェル領域を配置した構造を有することを要旨とする。ドリフト領域が配置される半導体基板の不純物濃度は、ドリフト領域の不純物濃度より低い。
　本発明によれば、オフ時の耐圧の低下を抑制し、かつスイッチング損失の増大を抑制できる半導体装置及び半導体装置の製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 比較例の半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態に係る半導体装置のドリフト領域に形成される空乏層の例を示す模式図である。 ゲート−ドレイン間容量の容量値Ｃｇｄを算出したシミュレーション結果を示すグラフである。 冷却器を有する半導体装置の構成を示す模式図である。 基板容量の容量値Ｃｓｕｂを算出したシミュレーション結果を示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その３）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その４）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その５）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その６）。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その７）。 本発明の第１の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施形態の変形例に係る半導体装置のドリフト領域に形成される空乏層の例を示す模式図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な斜視図である。 本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。
　以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
　（第１の実施形態）
　本発明の第１の実施形態に係る半導体装置１は、図１に示すように、第１導電型のドリフト領域２１、第２導電型の第１ウェル領域２２、および第２導電型の第２ウェル領域２３を備える。ドリフト領域２１は、基板１０の主面に選択的に配置されている。第１ウェル領域２２と第２ウェル領域２３は、基板１０の主面のドリフト領域２１の配置された領域の残余の領域において、隣接して配置される。図１に示す半導体装置１では、第１ウェル領域２２と第２ウェル領域２３が、基板１０の膜厚方向に沿って積層されている。つまり、第２ウェル領域２３が基板１０の主面に配置され、第２ウェル領域２３に積層された第１ウェル領域２２が基板１０の主面の上方に配置されている。第１ウェル領域２２の側面および第２ウェル領域２３の側面は、ドリフト領域２１と接続する。
　基板１０は、半導体基板であってもよいし、半絶縁性基板や絶縁性基板であってもよい。ここで、絶縁性基板は、抵抗率が数ｋΩ／ｃｍ以上の半導体基板のことをいう。例えば、基板１０は絶縁性炭化ケイ素基板である。
　半導体装置１は、第２ウェル領域２３の上面に配置された第１導電型のソース領域２４と、ドリフト領域２１と接続する第１導電型のドレイン領域２５を備える。ソース領域２４は、第１ウェル領域２２および第２ウェル領域２３と接続し、第１ウェル領域２２を介してドリフト領域２１と対向する。ドレイン領域２５は、第１ウェル領域２２および第２ウェル領域２３から離間した位置で、ドリフト領域２１の上部の一部に形成されている。また、半導体装置１は、第２ウェル領域２３の上面に配置され、ソース領域２４および第２ウェル領域２３と電気的に接続する第２導電型のコンタクト領域２６を備える。コンタクト領域２６は、ソース領域２４に隣接して第２ウェル領域２３の上面に配置されている。このように、第２ウェル領域２３は、基板１０と、第１ウェル領域２２、ソース領域２４およびコンタクト領域２６との間に配置されている。
　第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下では、第１導電型をｎ型、第２導電型をｐ型とする場合について説明する。
　ドリフト領域２１、第１ウェル領域２２およびソース領域２４の表面に、ゲート絶縁膜３０が配置されている。半導体装置１は、ドリフト領域２１、第１ウェル領域２２およびソース領域２４とゲート絶縁膜３０を介して対向する、ゲート電極３１を備える。ゲート電極３１は、例えばポリシリコン膜で形成される。ゲート絶縁膜３０は、例えば酸化シリコン膜で形成される。
　半導体装置１は、ソース領域２４およびコンタクト領域２６と電気的に接続するソース電極４１と、ドレイン領域２５と電気的に接続するドレイン電極４２を備える。ソース電極４１は、ソース領域２４およびコンタクト領域２６の上面に配置されている。ドレイン電極４２は、ドレイン領域２５の上面に配置されている。なお、第２ウェル領域２３の一部が基板１０の膜厚方向に延伸し、第２ウェル領域２３とソース電極４１がコンタクト領域２６を介さずに接続してもよい。
　半導体装置１では、基板１０の主面と平行な方向において、ソース領域２４とドリフト領域２１の間の距離が、第２ウェル領域２３とドリフト領域２１の間の距離よりも長い。なお、第２ウェル領域２３から延伸する空乏層がドリフト領域２１に到達するように、第２ウェル領域２３とドリフト領域２１の間の距離を設定している。
　また、半導体装置１の第１ウェル領域２２は、基板１０よりも不純物濃度が高い。かつ、第２ウェル領域２３は、第１ウェル領域２２よりも不純物濃度が高い。
　図１に示す半導体装置１は、ゲート絶縁膜３０を介してソース領域、第１ウェル領域２２およびドレイン領域２５と対向するゲート電極３１を基板１０の表面に配置したプレーナ構造のトランジスタである。オン動作時に、第１ウェル領域２２のゲート絶縁膜３０と接する領域（以下、「チャネル領域」とも称する。）に反転層が形成される。以下に、半導体装置１の動作について説明する。
　オン動作において、ソース電極４１の電位を基準としてドレイン電極４２に正の電位を印加する。ソース電極４１は、ソース領域２４、第１ウェル領域２２、コンタクト領域２６および第２ウェル領域２３と電気的に接続している。このため、ソース領域２４、第１ウェル領域２２、コンタクト領域２６および第２ウェル領域２３はすべて基準電位である。
　上記のようにソース電極４１とドレイン電極４２の電位を設定した状態で、ゲート電極３１の電位を制御する。これにより、半導体装置１がトランジスタとして動作する。即ち、ゲート電極３１とソース電極４１間の電圧を所定の閾値電圧以上にすることにより、第１ウェル領域２２のチャネル領域に反転層が形成される。これにより、半導体装置１がオン状態となり、ソース電極４１とドレイン電極４２の間に主電流が流れる。このとき、ドレイン電極４２の電位は、半導体装置１のオン抵抗にもよるが、例えば１Ｖ以下である。
　一方、オフ動作では、ゲート電極３１とソース電極４１間の電圧を所定の閾値電圧以下にする。これにより、第１ウェル領域２２の反転層が消滅し、ソース電極４１とドレイン電極４２の間で主電流が遮断される。ゲート電極３１に印加する電圧が下がる過程において、ドレイン電極４２とソース電極４１の間に、例えば１Ｖ以下~数百Ｖの電圧が印加される。
　ソース電極４１とドレイン電極４２の間に印加される電圧によって、第１ウェル領域２２、第２ウェル領域２３および基板１０とそれぞれ対向するドリフト領域２１の各面からドリフト領域２１の内部に、自由電子と自由正孔が存在しない空乏層が広がる。各領域と対向するドリフト領域２１の面を、以下においてその領域に対する「対向面」とも称する。すなわち、第１ウェル領域２２に対する対向面や第２ウェル領域２３に対する対向面から、ドリフト領域２１の内部に空乏層が広がる。
　ドリフト領域２１に形成される空乏層の幅が広いほど、ドレイン電極４２とゲート電極３１の間の絶縁距離が長い。したがって、ドリフト領域２１に形成される空乏層の幅が広いほど、ゲート電極３１とドレイン電極４２の間に形成される容量（以下において、「ゲート−ドレイン間容量」という。）の容量値Ｃｇｄは小さい。
　ここで、半導体装置１と比較するために、図２に示す比較例の半導体装置１ａについて説明する。比較例の半導体装置１ａは、ウェル領域２２ａの上部にソース領域２４およびコンタクト領域２６が配置された構造である。比較例の半導体装置１ａは、第２ウェル領域２３を有さない点が、図１に示した半導体装置１と異なる。
　半導体装置１ａでは、ウェル領域２２ａに反転層を形成するために、ウェル領域２２ａの不純物濃度を一定以上に高くすることができない。例えば、ウェル領域２２ａの不純物濃度は１Ｅ１８／ｃｍ３以下である。
　既に述べたように、ゲート−ドレイン間容量の容量値Ｃｇｄは、ドリフト領域２１に形成される空乏層の幅が広いほど小さい。しかし、比較例の半導体装置１ａでは、ウェル領域２２ａの不純物濃度を高くできないため、ウェル領域２２ａとドリフト領域２１の界面に形成される空乏層は、ドリフト領域２１のみならず、ウェル領域２２ａにも延伸する。このため、半導体装置１ａでは、容量値Ｃｇｄが十分に低減せず、スイッチング損失が大きい。
　これに対し、図１に示した半導体装置１では、第２ウェル領域２３の不純物濃度は、第１ウェル領域２２の不純物濃度よりも高い。したがって、第２ウェル領域２３に対する対向面からドリフト領域２１に広がる空乏層の幅は、第１ウェル領域２２に対する対向面からドリフト領域２１に広がる空乏層の幅よりも広い。このため、第１ウェル領域２２に反転層を形成するために第１ウェル領域２２の不純物濃度を低く設定した場合にも、第２ウェル領域２３に対する対向面から広がる空乏層によって、ドリフト領域２１の空乏層の幅を比較例の半導体装置１ａより広くできる。
　すなわち、図３に示すように、半導体装置１では、第２ウェル領域２３に対する対向面からドリフト領域２１に広がる空乏層Ｅの幅は、第１ウェル領域２２に対する対向面からドリフト領域２１に広がる空乏層Ｅの幅よりも広い。そして、第２ウェル領域２３に対する対向面から広がる空乏層Ｅに引っ張られる形で、第１ウェル領域２２に対する対向面から広がる空乏層Ｅもドリフト領域２１の内部で広がる。
　図１に示す半導体装置１では、第２ウェル領域２３の端面とドリフト領域２１の端面が接している。このため、第２ウェル領域２３に対する対向面からドリフト領域２１に広がる空乏層の幅は特に広い。ただし、第２ウェル領域２３とドリフト領域２１とが接触していない場合にも、第２ウェル領域２３に対する対向面からドリフト領域２１に空乏層は広がる。
　また、半導体装置１では、基板１０の不純物濃度がドリフト領域の不純物濃度よりも低い。このため、基板１０に対する対向面に生じる空乏層は、基板１０よりも主にドリフト領域２１に広がる。
　更に、半導体装置１では、基板１０の主面と平行な方向において、ソース領域２４とドリフト領域２１の間の距離は、第２ウェル領域２３とドリフト領域２１の間の距離よりも長い。つまり、第２ウェル領域２３はソース領域２４よりもドリフト領域２１に近い位置に配置されている。このため、第２ウェル領域２３により生じる空乏層は、ドリフト領域２１に達する。このように、第２ウェル領域２３に対する対向面から広がる空乏層がドリフト領域２１に形成される。
　上記のように、半導体装置１では、図２に示した比較例の半導体装置１ａに比べて、ドリフト領域２１に形成される空乏層の幅が広い。ゲート−ドレイン間容量の容量値Ｃｇｄは、ドレイン領域２５の空乏層の幅が広い方が小さい。このため、半導体装置１によれば、容量値Ｃｇｄを小さくして、スイッチング損失を抑制できる。
　図４に、半導体装置１と比較例の半導体装置１ａのそれぞれについてゲート−ドレイン間容量の容量値Ｃｇｄを算出したシミュレーション結果を示す。図４で、半導体装置１のシミュレーション結果を実線の特性Ｓ１で示し、比較例の半導体装置１ａのシミュレーション結果を破線の特性Ｓ２で示した。図４に示すように、特にドレイン電圧Ｖｄが大きいほど、半導体装置１の方が半導体装置１ａよりも容量値Ｃｇｄが小さい。
　また、例えば図５に示すように、半導体装置１の基板１０の底面に金属製の冷却器５０を装着する場合に、ドレイン電極４２と冷却器５０の間に容量（以下において、「基板容量」と称する。）が形成される。例えば、半導体装置１をパワー用トランジスタとして使用する場合、一般的に金属製の冷却器に半導体装置１を固定する。半導体装置１がオンオフ動作するときに発生するノイズは、基板容量を介して、半導体装置１を配置した実装基板に伝搬する。
　半導体装置１から実装基板に伝搬したノイズにより、実装基板に配置した他の半導体装置が誤動作する可能性がある。基板容量の容量値Ｃｓｕｂが小さいほど、伝搬するノイズが小さく、ノイズに起因する他の半導体装置での誤動作が起こりにくい。容量値Ｃｓｕｂは、ドリフト領域２１に形成される空乏層が広いほどが小さい。
　ところで、ドリフト領域２１に形成される空乏層の幅は、ドリフト領域２１と接するｐ型領域の不純物濃度に関係する。つまり、ｐ型領域のｐ型不純物の濃度が高いほど、ドリフト領域２１の空乏層の幅が広い。
　比較例の半導体装置１ａでは、ウェル領域２２ａに反転層を形成するために、ウェル領域２２ａの不純物濃度を高くできない。したがって、ウェル領域２２ａとドリフト領域２１の界面に形成される空乏層は、ドリフト領域２１のみならず、ウェル領域２２ａにも広がる。このため、半導体装置１ａでは、基板容量を十分には低減できずに、ノイズに起因する誤動作が他の半導体装置で生じる可能性が生じる。
　一方、半導体装置１では、ドリフト領域２１の方が基板１０よりも不純物濃度が高い。このため、基板１０に対する対向面から主にドリフト領域２１に空乏層が広がる。また、半導体装置１では、第２ウェル領域２３の方が第１ウェル領域２２よりも不純物濃度が高い。このため、第２ウェル領域２３に対する対向面からドリフト領域２１に広がる空乏層の幅が、第１ウェル領域２２に対する対向面からドリフト領域２１に広がる空乏層の幅より広い。したがって、基板容量の容量値Ｃｓｕｂは、第２ウェル領域２３を有さない比較例の半導体装置１ａより、半導体装置１の方が小さい。このため、半導体装置１を使用したシステムにおいて、システムの信頼性を向上できる。
　図６に、半導体装置１と比較例の半導体装置１ａのそれぞれについて基板容量の容量値Ｃｓｕｂを算出したシミュレーション結果を示す。図６で、半導体装置１のシミュレーション結果を実線の特性Ｓ１で示し、比較例の半導体装置１ａのシミュレーション結果を破線の特性Ｓ２で示した。図６に示すように、特にドレイン電圧Ｖｄが変化している領域において、半導体装置１の方が半導体装置１ａよりも容量値Ｃｓｕｂが小さい。
　また、比較例の半導体装置１ａでは、ウェル領域２２ａとドリフト領域２１の界面に形成されるボディダイオードの動作時に、ウェル領域２２ａを介してソース領域２４からドリフト領域２１に電流が流れる。例えば半導体装置１ａの材料に炭化ケイ素（ＳｉＣ）を使用した場合、ＳｉＣはホール移動度が低く、かつ不純物の活性化率が低いため、ｐ型のウェル領域２２ａの電気抵抗が高い。更に、ソース領域２４の周囲を避けて電流が流れるため、ウェル領域２２ａにおける電流経路が長い。このため、半導体装置１ａのボディダイオードの電気抵抗は大きい。したがって、半導体装置１ａの損失が大きい。
　一方、半導体装置１では、第１ウェル領域２２よりも不純物濃度が高い第２ウェル領域２３が、第１ウェル領域２２に隣接して配置されている。ボディダイオードの抵抗は第１ウェル領域２２と第２ウェル領域２３の不純物濃度に影響される。不純物濃度が高い方が電気抵抗は低く、ボディダイオードの損失が低い。第１ウェル領域２２は反転層を形成するために不純物濃度を高くできない。しかし、第２ウェル領域２３の不純物濃度を第１ウェル領域２２の不純物濃度よりも高くすることで、比較例の半導体装置１ａよりも半導体装置１のボディダイオードの電気抵抗を低くできる。即ち、電気抵抗が低い第２ウェル領域２３を第１ウェル領域２２と並列に配置するため、第１ウェル領域２２および第２ウェル領域２３とドリフト領域２１との間に形成されるボディダイオードの全体の電気抵抗が低くなる。このため、第２ウェル領域２３を有さない比較例の半導体装置１ａよりも、半導体装置１の損失は小さい。
　例えば、直流信号を交流信号に変換するインバータのトランジスタに半導体装置１を使用する場合を以下に検討する。インバータの上下アームのトランジスタを同時にオフするデッドタイムに、半導体装置１のボディダイオードに電流が流れる。デッドタイムにおいては、ソース電極４１の電位を基準電位として、基準電位に対して負の電圧がドレイン電極４２に印加される。このため、第１ウェル領域２２とドリフト領域２１で構成するＰＮダイオード、および、第２ウェル領域２３とドリフト領域２１で構成するＰＮダイオードに、それぞれ電流が流れる。インバータを構成するトランジスタに半導体装置１を使用した場合、ボディダイオードの電気抵抗を小さくできる。このため、インバータの損失を低減できる。
　以上に説明したように、本発明の第１の実施形態に係る半導体装置１は、第１ウェル領域２２よりも不純物濃度の高い第２ウェル領域２３を、第１ウェル領域２２に隣接した配置構造を有する。これにより、半導体装置１では、ドリフト領域２１に形成する空乏層の幅を広げることができる。その結果、半導体装置１によれば、ゲート−ドレイン間容量の容量値Ｃｇｄを小さくして、スイッチング損失を抑制できる。第２ウェル領域２３の端面とドリフト領域２１の端面が接する半導体装置１によれば、ドリフト領域２１に形成される空乏層の幅を特に広くできる。また、半導体装置１によれば、基板容量の容量値Ｃｓｕｂを小さくして、基板容量に起因するノイズを抑制し、半導体装置１を含むシステムの信頼性を向上できる。更に、半導体装置１によれば、ボディダイオードの電気抵抗を低減して、損失を抑制できる。
　基板１０に、半絶縁性基板や絶縁性基板を使用してもよい。これにより、基板１０に対する対向面からドリフト領域２１に広がる空乏層の幅は、基板１０が半導体基板である場合よりも広くなる。このため、基板１０に半絶縁性基板や絶縁性基板を使用することにより、容量値Ｃｇｄと容量値Ｃｓｕｂを更に低減できる。また、基板１０を絶縁性にすることにより、容量値Ｃｓｕｂを小さくして、半導体装置１のスイッチング損失の低減およびノイズの低減を実現できる。更に、基板１０を半絶縁性基板や絶縁性基板にすることにより、同一の基板１０に複数の半導体装置１を集積する際の素子分離プロセスを簡易化することができる。また、冷却器に半導体装置１を実装する場合に、基板１０と冷却器の間に設置する絶縁性基板を省略することが可能である。
　基板１０に、ワイドバンドギャップ半導体からなる基板を使用してもよい。ワイドバンドギャップ半導体は真性キャリア濃度が低く、基板１０の絶縁性を高くできる。このため、ドリフト領域２１の空乏層の幅を広げて、容量値Ｃｇｄと容量値Ｃｓｕｂを低減できる。これにより、半導体装置１のスイッチング損失の低減およびノイズの低減を実現できる。また、ワイドバンドギャップ半導体の基板１０を有する半導体装置１を金属製の冷却器に固定した場合に、冷却器を流れるリーク電流を低減し、低損失の半導体装置１を実現できる。ワイドバンドギャップ半導体は、例えば、ＳｉＣ、窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）などである。
　例えば、絶縁性を有する炭化ケイ素基板（ＳｉＣ基板）を基板１０に使用してもよい。ｐ型のＳｉＣはキャリア移動度が低いため、基板１０にＳｉＣ基板を使用することにより、ボディダイオードの電気抵抗を低減する効果が大きい。更に、ＳｉＣは熱伝導率が大きいため、半導体装置１を冷却器に固定する場合に、冷却器のサイズを小さくしたり、半導体装置１と冷却器の接続を簡易化したりできる。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１０に使用できる。
　以下に、図面を参照して本発明の第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。以下では、基板１０に絶縁性炭化ケイ素基板を用いる場合を説明する。
　まず、図７に示すように、基板１０の主面に形成したマスク材１０１を、ドリフト領域２１を形成する領域の残余の領域を覆うようにパターニングする。
　一般的なマスク材としては、例えばシリコン酸化膜を用いることができる。マスク材の堆積法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いてもよい。パターニングの方法としては、フォトリソグラフィ技術を用いてもよい。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチング法や、反応性イオンエッチング法などのドライエッチング法を用いてもよい。その後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる（以下において同様。）。
　次に、パターニングしたマスク材１０１をマスクとするイオン注入法によって基板１０にｎ型不純物をドープして、ドリフト領域２１を選択的に形成する。例えば、ｎ型不純物を窒素として、深さ１μｍ、不純物濃度１Ｅ１６ｃｍ−３のドリフト領域２１を形成する。図８に、ドリフト領域２１を形成した後にマスク材１０１を除去した状態を示す。
　次に、パターニングしたマスク材をマスクとするイオン注入法によって基板１０にｐ型不純物をドープして、図９に示すように、第１ウェル領域２２を形成する。例えば、ｐ型不純物をアルミニウムとして、深さ０．８μｍ、不純物濃度１Ｅ１７ｃｍ−３の第１ウェル領域２２を形成する。
　更に、図１０に示すように、ソース領域２４とドレイン領域２５を形成する。このとき、パターニングしたマスク材をマスクとするイオン注入法によって、ソース領域２４とドレイン領域２５を同時に形成してもよい。例えば、ｎ型不純物に窒素イオンを用いて、深さ０．５μｍ、不純物濃度１Ｅ１９ｃｍ−３のソース領域２４とドレイン領域２５を形成する。図１０に示すように、ソース領域２４は第１ウェル領域２２の上部に選択的に形成される。ドレイン領域２５は、ドリフト領域２１の上部に、第１ウェル領域２２と第２ウェル領域２３から離間した位置に形成される。
　そして、第１ウェル領域２２にｐ型不純物を選択的にドープするイオン注入法によって、図１１に示すように、コンタクト領域２６を形成する。例えば、ｐ型不純物としてアルミニウムイオンを第１ウェル領域２２の所定の領域に注入して、深さ０．５μｍ、不純物濃度１Ｅ２０ｃｍ−３のコンタクト領域２６を形成する。
　次に、図１２に示すように、第２ウェル領域２３を形成する。例えば、パターニングしたマスク材をマスクとするイオン注入法によって、第１ウェル領域２２の下部にｐ型不純物をドープして、第２ウェル領域２３を形成する。このとき、イオン注入の注入エネルギーを適切に設定することにより、基板１０の膜厚方向における第２ウェル領域２３の位置を設定する。例えば、基板表面から深さ０．５μｍ~１μｍの範囲に、不純物濃度１Ｅ１９ｃｍ−３の第２ウェル領域２３を形成する。第２ウェル領域２３の形成条件は、ソース領域２４およびコンタクト領域２６の下面と第２ウェル領域２３が接続するように設定する。
　その後、熱処理により、基板１０にドープした不純物を活性化させる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。
　上記のイオン注入法では、半導体装置１の用途に合わせて、各領域の深さや不純物濃度を設定する。例えば、ｎ型不純物として窒素を用い、ｐ型不純物としてアルミニウムやボロンを用いる。なお、基板１０の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。また、イオン注入の方法としてボックス注入を採用することにより、深さ方向に均一の不純物濃度分布を実現できる。以下において、不純物をドープして各領域を形成した基板１０を「基体」とも称する。
　次に、図１３に示すように、ゲート絶縁膜３０およびゲート電極３１を形成する。ゲート絶縁膜３０の形成方法は、熱酸化法でも堆積法でも構わない。ゲート絶縁膜３０を熱酸化法で形成する場合、酸素雰囲気中で１１００℃程度の温度に基体を加熱する。これにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。或いは、ＮＯかＮ２Ｏ雰囲気中での熱酸化によりゲート絶縁膜３０を形成してもよい。その場合の温度は１１００℃~１４００℃が好適である。ゲート絶縁膜３０の厚さは、例えば数十ｎｍ程度である。ゲート絶縁膜の厚さは半導体装置１の用途に合わせて適宜設定可能である。
　ゲート絶縁膜３０を形成した後、ゲート絶縁膜３０の上面の一部にゲート電極３１を形成する。ゲート電極３１の材料はポリシリコン膜が一般的である。ここでは、ポリシリコン膜をゲート電極３１に使用する場合を説明する。ポリシリコン膜の堆積法としては、減圧ＣＶＤ法などを用いてもよい。ゲート電極３１の膜厚は、例えば１μｍ前後としてもよい。なお、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ３）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、ゲート電極３１に導電性を持たせる。その後、形成したポリシリコン膜をエッチングして、ゲート電極３１を所定の形状に形成する。エッチング方法は等方性エッチング法でも異方性の選択エッチング法でもよい。エッチング用マスクはレジスト膜でもよい。ポリシリコン膜をエッチングした後、エッチング用マスクのレジスト膜は酸素プラズマや硫酸などで除去する。
　次に、ソース電極４１およびドレイン電極４２を、例えばリフトオフ法などを用いて形成する。リフトオフ法を使用する場合は、ゲート絶縁膜３０上にレジスト膜を形成し、このレジスト膜をフォトリソグラフィ技術などによりパターニングする。具体的には、ソース電極４１およびドレイン電極４２を配置する領域のレジスト膜を除去する。そして、パターニングされたレジスト膜をエッチング用マスクとして、ゲート絶縁膜３０をエッチングする。エッチング方法は、例えばフッ酸を用いたウェットエッチング法でもよいし、反応性イオンエッチングなどのドライエッチング法でもよい。その後、電極材となる導電性材料を基体の全面に成膜する。導電性材料は、例えばニッケル膜を使用してもよいし、他のメタル材でもよい。その後、アセトンなどによりレジスト膜を除去する。これにより、図１に示した半導体装置１が完成する。
　上記に説明した半導体装置の製造方法によれば、第１の実施形態に係る半導体装置１を製造できる。半導体装置１によれば、ドリフト領域２１に形成される空乏層の幅を広げることができる。このため、半導体装置１によれば、ゲート−ドレイン間容量の容量値Ｃｇｄを小さくして、スイッチング損失を抑制できる。また、半導体装置１によれば、基板容量の容量値Ｃｓｕｂを小さくして、基板容量に起因するノイズを抑制できる。更に、半導体装置１によれば、ボディダイオードの電気抵抗を低減して、損失を抑制できる。
　上記の製造方法では、第１ウェル領域２２、ソース領域２４およびコンタクト領域２６を形成する工程の後に、第２ウェル領域２３を形成する。しかし、第２ウェル領域２３を形成する工程の後に、第１ウェル領域２２、ソース領域２４およびコンタクト領域２６を形成してもよい。
　＜変形例＞
　図１４に示す第１の実施形態の変形例に係る半導体装置１では、基板１０の主面の面法線方向から見て（以下、「平面視」という。）、第２ウェル領域２３の一部がドリフト領域２１と重なっている。つまり、基板１０の主面に沿った方向において、第２ウェル領域２３とドリフト領域２１の接合面の位置が、第１ウェル領域２２とドリフト領域２１の接合面の位置よりも、ドレイン領域２５に近い。
　図１４に示す半導体装置１では、第２ウェル領域２３に対する対向面から広がる空乏層の端部が、図１に示す半導体装置１よりもドレイン領域２５に近づく。このため、図１５に示すように、第１ウェル領域２２に対する対向面からドリフト領域２１に広がる空乏層Ｅの範囲が、第２ウェル領域２３に対する対向面からドリフト領域２１に広がる空乏層Ｅに引っ張られて広がる。その結果、図１４に示す半導体装置１では、図１に示す半導体装置１よりも、ドリフト領域２１に形成される空乏層の幅が広い。したがって、図１４に示す半導体装置１によれば、容量値Ｃｇｄおよび容量値Ｃｓｕｂを、図１に示した半導体装置１よりも小さくできる。これにより、半導体装置１のスイッチング損失およびノイズを更に低減できる。
　（第２の実施形態）
　図１６に示す本発明の第２の実施形態に係る半導体装置１は、ドリフト領域２１、第１ウェル領域２２およびソース領域２４に側面が接し、下端が第２ウェル領域２３に達する溝の内壁面にゲート絶縁膜３０が配置されている。そして、溝の内部にゲート電極３１が配置されている。第２の実施形態に係る半導体装置１は、ゲート電極３１が基体に設けられた溝（以下において、「ゲート溝」と称する。）の内部に配置されていることが、第１の実施形態と異なる。その他の構成については、図１６に示す半導体装置１は、第１の実施形態に係る半導体装置１と同様である。
　基体の上面におけるゲート溝の開口部は、ソース領域２４、第１ウェル領域２２およびドリフト領域２１にまたがる。図１７に、図１６のＡ−Ａ方向に沿った断面図を示す。図１７に示すように、ゲート溝の側面は、ソース領域２４、第１ウェル領域２２およびドリフト領域２１に接する。ゲート溝の内部に埋め込まれたゲート電極３１は、ドリフト領域２１、第１ウェル領域２２およびソース領域２４と、ゲート溝の側面においてゲート絶縁膜３０を介して対向する。
　図１６に示す半導体装置１では、半導体装置１のオン動作時に、第１ウェル領域２２のゲート溝の側面に接するチャネル領域に反転層が形成される。このため、ゲート電極３１を埋め込むゲート溝の深さが深いほど、反転層の幅は広がる。したがって、図１６に示す半導体装置１では、第１ウェル領域２２においてゲート溝を深く形成することにより、半導体装置１の平面視でのサイズを増大させることなく反転層の幅を増大させて、チャンネル抵抗を低減できる。このように、図１６に示す半導体装置１によれば、第１の実施形態で説明した容量値Ｃｇｄと容量値Ｃｓｕｂを低減することによる効果に加えて、チャンネル抵抗の低減により、半導体装置１のスイッチング損失を低減できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
　以下に、第２の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。また、第１の実施形態に係る半導体装置１の製造方法と重複する部分については、詳細な説明を省略する。以下では、基板１０に絶縁性炭化ケイ素基板を用いる場合を説明する。
　まず、図７~図１２を参照して説明した方法と同様にして、基板１０にドリフト領域２１、第１ウェル領域２２、ソース領域２４、ドレイン領域２５、コンタクト領域２６及び第２ウェル領域２３を形成する。以上により、図１８に示す基体２０Ａが形成される。
　次に、図１９に示すように、基体２０Ａの上面においてソース領域２４、第１ウェル領域２２およびドリフト領域２１にまたがる開口部を有するゲート溝３００を、基体２０Ａに形成する。ゲート溝３００は、第２ウェル領域２３に下端が達するように形成する。例えば、フォトリソグラフィ技術によりパターニングしたマスク材を使った異方エッチング法を用いて、ゲート溝３００を形成する。ゲート溝３００の形成方法として、炭化ケイ素基板である基板１０に対してドライエッチング法が好適に使用される。
　ゲート溝３００を形成した後、ゲート溝３００の内壁面および基体２０Ａの上面を覆うように、ゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成方法は熱酸化法でも堆積法でもよい。
　次に、ゲート溝３００の内部を埋め込んでゲート電極３１を形成する。ゲート電極３１には、例えばポリシリコン膜を使用する。ポリシリコン膜の堆積法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝３００の幅の２分の１よりも大きな値にして、ゲート溝３００の内部をポリシリコン膜で埋める。ゲート溝３００の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝３００をポリシリコン膜によって完全に埋めることができる。例えば、ゲート溝３００の幅が２μｍの場合は、膜厚が１μｍよりも厚くなるようにポリシリコン膜を形成する。ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ３）中で９５０℃のアニール処理することで、ｎ型のポリシリコン膜を形成し、ゲート電極３１に導電性を持たせる。その後、形成したポリシリコン膜をエッチングして、ゲート電極３１を所定の形状に形成する。
　その後、ソース電極４１およびドレイン電極４２を、例えばリフトオフ法などを用いて形成する。以上により、図１６に示した半導体装置１が完成する。
　（その他の実施形態）
　上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
　例えば、上記ではゲート電極３１にｎ型のポリシリコン膜を使用する例を説明したが、ｐ型のポリシリコン膜をゲート電極３１に使用してもよい。また、他の半導体材料をゲート電極３１に使用してもよいし、メタル材などの他の導電性材料をゲート電極３１に使用してもよい。例えば、ｐ型のポリ炭化ケイ素、ＳｉＧｅ、Ａｌなどをゲート電極３１の材料に使用してもよい。
　また、ゲート絶縁膜３０にシリコン酸化膜を使用する例を説明したが、シリコン窒化膜をゲート絶縁膜３０に使用してもよい。または、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜３０に使用してもよい。ゲート絶縁膜３０にシリコン窒化膜を使用した場合の等方性エッチングは、１６０℃の熱燐酸による洗浄によって行うことができる。
　このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。
　１…半導体装置
　１０…基板
　２１…ドリフト領域
　２２…第１ウェル領域
　２３…第２ウェル領域
　２４…ソース領域
　２５…ドレイン領域
　２６…コンタクト領域
　３０…ゲート絶縁膜
　３１…ゲート電極
　４１…ソース電極
　４２…ドレイン電極
　５０…冷却器

Claims (8)

  1. 　基板と、
    　前記基板の主面に選択的に配置された、前記基板よりも不純物濃度が高い第１導電型のドリフト領域と、
    　前記主面の前記ドリフト領域の配置された領域の残余の領域において前記主面の上方に配置された、前記ドリフト領域と接続する第２導電型の第１ウェル領域と、
    　前記基板の膜厚方向に沿って前記第１ウェル領域に隣接して前記残余の領域に配置されて前記ドリフト領域と対向する、前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域と、
    　前記第１ウェル領域および前記第２ウェル領域に接続し、前記第１ウェル領域を介して前記ドリフト領域と対向する第１導電型のソース領域と、
    　前記第１ウェル領域および前記第２ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型のドレイン領域と、
    　前記ドリフト領域、前記第１ウェル領域および前記ソース領域の表面に配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して、前記ドリフト領域、前記第１ウェル領域および前記ソース領域と対向するゲート電極と
    　を備え、
    　前記主面と平行な方向において、前記ソース領域と前記ドリフト領域の間の距離は、前記第２ウェル領域と前記ドリフト領域の間の距離よりも長く、
    　前記第２ウェル領域から延伸する空乏層が前記ドリフト領域に到達する
    　ことを特徴とする半導体装置。
  2. 　前記ゲート絶縁膜が、前記ドリフト領域、前記第１ウェル領域および前記ソース領域に側面が接し、かつ下端が前記第２ウェル領域に達する溝の内壁面に配置され、
    　前記溝の内部に前記ゲート電極が配置されている
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記基板が半絶縁性基板又は絶縁性基板であることが特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記第２ウェル領域の端面と前記ドリフト領域の端面が接することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 　前記第２ウェル領域の一部と前記ドリフト領域の一部が平面視で重なることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  6. 　前記基板がワイドバンドギャップ半導体からなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 　前記基板が炭化ケイ素基板であることを特徴とする請求項６に記載の半導体装置。
  8. 　基板の主面に、前記基板よりも不純物濃度が高い第１導電型のドリフト領域を選択的に形成する工程と、
    　前記主面の前記ドリフト領域を形成した領域の残余の領域において、前記主面の上方に、前記ドリフト領域と接続するように第２導電型の第１ウェル領域を形成する工程と、
    　前記第１ウェル領域よりも不純物濃度が高い第２導電型の第２ウェル領域を、前記ドリフト領域と対向するように、前記第１ウェル領域に隣接して前記残余の領域に形成する工程と、
    　前記第１ウェル領域を介して前記ドリフト領域と対向するように、前記第１ウェル領域および前記第２ウェル領域に接続する第１導電型のソース領域を形成する工程と、
    　前記第１ウェル領域および前記第２ウェル領域から離間した位置で前記ドリフト領域と接続する第１導電型のドレイン領域を形成する工程と、
    　前記ドリフト領域、前記第１ウェル領域および前記ソース領域の表面にゲート絶縁膜を形成する工程と、
    　前記ドリフト領域、前記第１ウェル領域および前記ソース領域と前記ゲート絶縁膜を介して対向するゲート電極を形成する工程と
    　を含み、
    　前記主面と平行な方向において、前記ソース領域と前記ドリフト領域の間の距離は、前記第２ウェル領域と前記ドリフト領域の間の距離よりも長く、
    　前記第２ウェル領域から延伸する空乏層が前記ドリフト領域に到達する
    　ことを特徴とする半導体装置の製造方法。
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