JP2012234908A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】トレンチの側面や底面の凹凸を抑制し、ゲート絶縁膜の絶縁耐圧、寿命の低下を抑制できるようにする。
【解決手段】ＳｉＣ半導体基板のオフ方向である＜１１−２０＞方向に対して垂直な方向である＜１−１００＞方向を長手方向としてトレンチ６を形成する。これにより、ステップバンチングＳＢがトレンチ６を横切らないようにでき、トレンチ６の側面や底面にステップバンチングＳＢによる凹凸がほぼ形成されないようにできる。したがって、トレンチ６の側壁および底面上に形成されるゲート酸化膜８についても、凹凸が無い面上に形成されることになり、ゲート酸化膜８の絶縁耐圧、寿命の低下を抑制することが可能となる。
【選択図】図３

Description

本発明は、トレンチゲート構造のＭＯＳＦＥＴを有する炭化珪素（以下、ＳｉＣという）半導体装置に関する。
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造はＳｉＣ半導体装置にも適用できる構造であり、ＳｉＣに応用されたトレンチゲート構造の縦型ＭＯＳＦＥＴなどが提案されている（例えば、特許文献１〜３参照）。
特開２００８−１７７５３８号公報 特開２００８−２９４２１０号公報 特開２００９−２８９９８７号公報 特開２０００−２９４７７７号公報 特開２００９−６５１１２号公報
しかしながら、トレンチゲート構造の縦型ＭＯＳＦＥＴなどを形成すると、トレンチの側面や底面に凹凸が発生し、その上に形成されるゲート絶縁膜の絶縁耐圧、寿命を低下させるという問題があることが確認された。ＳｉＣ半導体装置では、ＳｉＣの破壊電界強度がシリコンの１０倍あることから、シリコンデバイスの１０倍近い電圧をかけた状態で使用される。このため、ゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、ゲート絶縁膜の絶縁耐圧、寿命が特に問題になる。
本発明者らが上記のようにトレンチの側面や底面に凹凸が発生する要因について検討したところ、ＳｉＣ半導体基板の表面のステップバンチングに起因していることを確認した。これについて、図８を参照して説明する。
図８（ａ）は、トレンチを形成したときのＳｉＣ半導体基板の上面レイアウト図、図８（ｂ）は、図８（ａ）のＦ−Ｆ’断面図である。
ＳｉＣでは、基板表面へのＳｉＣのエピタキシャル成長が行えるようにするためにオフ角を有するオフ基板がＳｉＣ半導体基板Ｊ１として用いられる。ＳｉＣ半導体基板Ｊ１は、図８（ａ）に示すように一方向をオフ方向としており、このオフ方向に平行方向がトレンチＪ２の長手方向とされている。
トレンチゲート構造の縦型ＭＯＳＦＥＴなどを有するＳｉＣ半導体装置では、不純物層を形成するためにイオン注入、活性化アニールなどの工程を行ったり、トレンチ形成のために酸化膜形成、現像、酸化膜パターニングによるマスク形成、酸化膜マスクを用いたトレンチエッチングなどの工程を行っている。図９は、これら各工程を示した斜視断面図である。図９（ａ）に示すようにｎ-型ドリフト層Ｊ３が備えられたＳｉＣ半導体基板Ｊ１の表層部にイオン注入することでｐ型ベース領域Ｊ４やｎ+型ソース領域Ｊ５を形成し、その後、図９（ｂ）に示すように活性化アニールを行う。続いて、図９（ｃ）に示すように酸化膜Ｊ６およびレジストＪ７を配置したのち、図９（ｄ）に示すように現像処理によってレジストＪ７をパターニングする。そして、レジストＪ７をマスクとして図９（ｅ）に示すように酸化膜Ｊ６をエッチングしたのち、図９（ｆ）に示すように酸化膜Ｊ６をマスクとしてトレンチＪ２を形成する。
このようにしてトレンチＪ２を形成しているが、図９（ｂ）に示すようにトレンチＪ２を形成する前に行っている活性化アニール時に、ＳｉＣ半導体基板Ｊ１の表面、つまりオフ基板の表面に元々形成されていた原子のステップが崩れて大きくなり、ステップバンチングＳＢが形成される。このステップバンチングＳＢがトレンチエッチング用のマスクとなる酸化膜Ｊ６にも引き継がれ、トレンチエッチングを行った際にトレンチＪ２の側面や底面にも凹凸が形成されるのである。ステップバンチングＳＢの底や角ではプラズマ粒子等のエッチングガス分子が集中し、エッチング速度が大きくなる。トレンチ側面においてもステップバンチングＳＢの底や角が過度にエッチングされ凹凸ができ、それが基点となってトレンチ底に向かって凹凸が引き継がれる。
ステップバンチングＳＢの影響の低減としては、プレーナ型のＭＯＳＦＥＴにおいて、ステップバンチングＳＢの長手方向と平行方向にキャリアが移動するようにチャネルを配置するというものがあるが（特許文献４参照）、チャネル移動度の向上が図れるだけであり、ゲート絶縁膜の絶縁耐圧、寿命を向上させることはできない。
また、ステップバンチングＳＢを低減する方法として、ＣＶＤ法によりカーボン膜を基板表面全面に形成し、活性化熱処理を行うという方法が提案されているが（特許文献５参照）、十分にステップバンチングを低減することはできないし、製造工程が増加するという問題も発生させる。
本発明は上記点に鑑みて、トレンチの側面や底面の凹凸を抑制し、ゲート絶縁膜の絶縁耐圧、寿命の低下を抑制できる構造のＳｉＣ半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１または第２導電型層の上に第１導電型のドリフト層（２）を備え、主表面がオフ角を有する炭化珪素半導体基板（１、２）に形成され、炭化珪素半導体基板（１、２）におけるドリフト層（２）の表面に形成された一方向を長手方向とするトレンチ（６）の両側面をチャネル形成面として、トレンチ（６）内にゲート絶縁膜（８）を介して形成されたゲート電極（９）に対するゲート電圧の印加に基づいてトレンチ（６）の側面を通じて電流を流すように構成されたトレンチゲート構造の縦型半導体素子を有する炭化珪素半導体装置であって、炭化珪素半導体基板（１）のオフ方向に対する垂直方向がトレンチ（６）の長手方向とされていることを特徴としている。
例えば、請求項２に記載したように、主表面をＳｉ面とし、オフ方向を＜１１−２０＞方向、トレンチ（６）の長手方向を＜１−１００＞方向とすることができる。トレンチ（６）の長手方向を＜１−１００＞方向とする場合、トレンチ（６）の側面、つまりチャネル形成面が（１１−２０）面となる。この面は、チャネル移動度が高く、オン抵抗低減を図る上で好ましい。また、請求項３に記載したように、主表面をＳｉ面とし、オフ方向を＜１−１００＞方向、トレンチ（６）の長手方向を＜１１−２０＞方向とすることもできる。
また、請求項４に記載したように、主表面をＣ面とし、オフ方向を＜１１−２０＞方向、トレンチ（６）の長手方向を＜１−１００＞方向とすることもできる。ＳｉＣ半導体基板（１、２）としてオフ基板が用いられていることから、トレンチ（６）を形成したときに、その側面が目標とする面からオフ角分ずれることになり、チャネル移動度の低下に繋がる。しかしながら、Ｃ面を主表面とする場合には、オフ角分ずれたときのチャネル移動度の低下率がＳｉ面を主表面とする場合と比較して小さくできる。このため、主表面をＣ面とするＳｉＣ半導体基板を用いると、よりチャネル移動度の低下を抑制することが可能となる。
また、請求項５に記載したように、主表面をＣ面とし、オフ方向を＜１−１００＞方向、トレンチ（６）の長手方向を＜１１−２０＞方向とすることもできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１のＣ−Ｃ断面図である。 図１のＤ−Ｄ断面図である。 （ａ）は、トレンチを形成したときのＳｉＣ半導体基板の上面レイアウト図、（ｂ）は、（ａ）のＥ−Ｅ’断面図である。 図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。 図４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。 図５（ａ）、（ｂ）で説明した各工程の斜視断面図である。 トレンチを形成したときのＳｉＣ半導体基板の上面レイアウト図である。 （ａ）は、トレンチを形成したときのＳｉＣ半導体基板の上面レイアウト図、（ｂ）は、（ａ）のＦ−Ｆ’断面図である。 トレンチゲート構造の縦型ＭＯＳＦＥＴを形成する際の一部の工程を示した斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２（ａ）〜図２（ｄ）は、図１のＭＯＳＦＥＴの断面図である。図２（ａ）は、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２（ｂ）は、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２（ｃ）は、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２（ｄ）は、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
図１および図２（ａ）〜図２（ｄ）に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ+型基板１は、主表面がＳｉ面とされ、オフ角を有するオフ基板によって構成され、オフ方向が＜１１−２０＞方向を向けられている。
このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２は、エピタキシャル成長によって形成されており、ｎ+型基板１の表面の結晶構造が引き継がれているため、ｎ-型ドリフト層２の表面も＜１１−２０＞方向をオフ方向とするオフ角を有している。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。本実施形態の場合、ｎ+型基板１およびｎ-型ドリフト層２をＳｉＣ半導体基板として、このＳｉＣ半導体基板の表層部に対して、不純物のイオン注入を行ったのち活性化アニールを行うことで、ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５などの不純物層を形成してある。
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。これらｎ+型ソース領域４およびｐ+型コンタクト層５は、共に、図１中のＹ方向を長手方向として延設されている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
さらに、トレンチ６の内壁面はゲート絶縁膜としてのゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。すなわち、ＳｉＣ半導体基板のオフ方向である＜１１−２０＞方向に対して垂直な方向である＜１−１００＞方向を長手方向としてトレンチ６を形成しており、この方向が図１中のｙ方向とされている。トレンチ６の長手方向を＜１−１００＞方向とする場合、トレンチ６の側面、つまりチャネル形成面が（１１−２０）面となる。この面は、チャネル移動度が高く、オン抵抗低減を図る上で好ましい。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されたｐ型ディープ層１０が形成されている。本実施形態の場合、ｐ型ディープ層１０は、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設され、それがトレンチ６の長手方向において複数本並べられて配置されている。このｐ型ディープ層１０は、トレンチ６の底部よりも深く形成されており、ｐ型ベース領域３の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０は、ゲート酸化膜８内での電界集中を緩和して絶縁破壊を防止できるように耐圧を見込んでボロンもしくはアルミニウム等のｐ型不純物濃度が設定されており、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。このｐ型ディープ層１０は、ｐ型ベース領域３と接することでｐ型ベース領域３と同電位に固定される。
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このような構造により、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。このような構造の場合、トレンチゲート構造の長手方向をオフ方向である＜１１−２０＞方向に垂直な＜１−１００＞方向としていることから、トレンチ６の側壁および底面にほぼステップバンチングによる凹凸が存在しないものにできる。この理由について、図３を参照して説明する。
図３（ａ）は、トレンチ６を形成したときのＳｉＣ半導体基板の上面レイアウト図、図３（ｂ）は、図３（ａ）のＥ−Ｅ’断面図である。この図に示されるように、ＳｉＣ半導体装置の製造段階ではＳｉＣ半導体基板はウェハ状態となっており、そのオフ方向が＜１１−２０＞方向とされている。これに対してステップバンチングＳＢは、オフ方向である＜１１−２０＞方向の垂直な方向に形成され、トレンチ６の長手方向と平行になる。このため、ステップバンチングＳＢがトレンチ６内を交差せず、ほぼｎ+型ソース領域４などのＳｉＣ半導体基板の表面にのみ形成され、トレンチ６内にはほぼ形成されていない状態となる。よって、本実施形態のように、トレンチ６の長手方向をオフ方向である＜１１−２０＞方向に垂直な＜１−１００＞方向とすることにより、トレンチ６の側面および底面にステップバンチングＳＢがほとんど形成されていない構造とすることができるのである。
したがって、トレンチ６の側壁および底面上に形成されるゲート酸化膜８についても、凹凸が無い面上に形成されることになり、ゲート酸化膜８の絶縁耐圧、寿命の低下を抑制することが可能となる。
このように構成された反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３およびｐ型ディープ層１０に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ+型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。特に、本実施形態のようにトレンチ６の側面や底面にステップバンチングＳＢによる凹凸がほとんど無い状態とされていれば、凹凸部分においてゲート酸化膜８に局所的な電界集中が発生することを防止でき、ゲート酸化膜８の絶縁耐圧、寿命低下を抑制することが可能となる。
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。以下、これらの図を参照して説明する。
〔図４（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
〔図４（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０を形成する。例えばボロンもしくはアルミニウム濃度が１．０×１０16〜１．０×１０19／ｃｍ3となるようにイオン注入を行っている。
〔図４（ｃ）に示す工程〕
ｐ型ディープ層１０およびｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０15〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
〔図５（ａ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
〔図５（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、エッチングマスクとなる酸化膜２１を成膜したのち、トレンチ６の形成予定領域において酸化膜２１を開口させる。そして、酸化膜２１をエッチングマスクとして用いたエッチングを行ったのち、必要に応じて犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクとして用いた酸化膜２１を除去する。
〔図５（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。
このような製造方法によって図１に示したトレンチゲート構造のＭＯＳＦＥＴを製造することができるが、上記図５（ａ）、（ｂ）に示す工程において、不純物層を形成するためにイオン注入、活性化アニールなどの工程を行ったり、トレンチ形成のために酸化膜形成、現像、酸化膜パターニングによるマスク形成、酸化膜マスクを用いたトレンチエッチングなどの工程を行っている。このとき、上記したように、本実施形態では、トレンチゲート構造の長手方向をオフ方向である＜１１−２０＞方向に垂直な＜１−１００＞方向としていることから、トレンチ６の側壁および底面にほぼステップバンチングによる凹凸が存在しないものにできる。
図６は、上記図５（ａ）、（ｂ）で説明した各工程を更に詳細に示したときの斜視断面図である。図６（ａ）に示すようにｎ-型ドリフト層２の上のｐ型ベース領域３にｎ型不純物をイオン注入してｎ+型ソース領域４を形成したり、図示しないがｐ型不純物をイオン注入してｐ+型コンタクト層５を形成したのち、活性化アニールを行っている。この活性化アニールによって、図６（ｂ）に示すようなステップバンチングＳＢが形成される。続いて、図６（ｃ）に示すように酸化膜２１およびレジスト２２を配置するが、これらにステップバンチングＳＢによる凹凸が引き継がれる。そして、図６（ｄ）に示すように現像処理によってレジスト２２をパターニングしたのち、レジスト２２をマスクとして図６（ｅ）に示すように酸化膜２１をエッチングし、さらに図６（ｆ）に示すように酸化膜２１をマスクとしてトレンチ６を形成している。
このとき、ステップバンチングＳＢによる凹凸が引き継がれた酸化膜２１をエッチングマスクとして用いてトレンチ６を形成することになる。しかしながら、本実施形態では、トレンチゲート構造の長手方向をオフ方向である＜１１−２０＞方向に垂直な＜１−１００＞方向としており、トレンチ６の長手方向とステップバンチングＳＢの長手方向が平行になるため、ステップバンチングＳＢがトレンチ６を横切らないようにできる。このため、上記したように、トレンチ６の側面や底面にステップバンチングＳＢによる凹凸がほぼ形成されないようにできるのである。
以上説明したように、本実施形態では、ＳｉＣ半導体基板のオフ方向である＜１１−２０＞方向に対して垂直な方向である＜１−１００＞方向を長手方向としてトレンチ６を形成するようにしている。これにより、ステップバンチングＳＢがトレンチ６を横切らないようにでき、トレンチ６の側面や底面にステップバンチングＳＢによる凹凸がほぼ形成されないようにできる。したがって、トレンチ６の側壁および底面上に形成されるゲート酸化膜８についても、凹凸が無い面上に形成されることになり、ゲート酸化膜８の絶縁耐圧、寿命の低下を抑制することが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してオフ方向とトレンチ６の長手方向を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７は、トレンチ６を形成したときのＳｉＣ半導体基板の上面レイアウト図である。この図に示されるように、ＳｉＣ半導体基板のオフ方向を＜１−１００＞方向とすることもできる。この場合には、トレンチ６の長手方向をオフ方向である＜１−１００＞方向に対する垂直方向である＜１１−２０＞方向とすればよい。
このように、オフ方向を＜１−１００＞、トレンチ６の長手方向を＜１１−２０＞方向とするようにしても、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
（１）上記第１、第２実施形態では、Ｓｉ面のＳｉＣ半導体基板を用いる場合において、オフ方向を＜１１−２０＞方向、トレンチ６の長手方向を＜１−１００＞方向とする場合と、オフ方向を＜１−１００＞方向、トレンチ６の長手方向を＜１１−２０＞方向とする場合について説明した。しかしながら、これらは単なる一例を示したに過ぎず、基本的にはオフ方向とトレンチ６の長手方向とが垂直になるようにトレンチ６を形成すれば良い。また、Ｓｉ面ではなくＣ面のＳｉＣ半導体基板を用いる場合にも、同様の構成とすることができる。例えば、Ｃ面のＳｉＣ半導体基板を用いる場合において、オフ方向を＜１１−２０＞方向、トレンチ６の長手方向を＜１−１００＞方向とすることもできるし、オフ方向を＜１−１００＞方向、トレンチ６の長手方向を＜１１−２０＞方向とすることもできる。ＳｉＣ半導体基板１、２としてオフ基板が用いられていることから、トレンチ６を形成したときに、その側面が目標とする面からオフ角分ずれることになり、チャネル移動度の低下に繋がる。しかしながら、Ｃ面を主表面とする場合には、オフ角分ずれたときのチャネル移動度の低下率がＳｉ面を主表面とする場合と比較して小さくできる。このため、主表面をＣ面とするＳｉＣ半導体基板を用いると、よりチャネル移動度の低下を抑制することが可能となる。
（２）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
（３）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。
（４）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト層
６ トレンチ
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０ マスク
２１ 酸化膜
２２ レジスト

Claims (5)

  1. 第１または第２導電型層の上に第１導電型のドリフト層（２）を備え、主表面がオフ角を有する炭化珪素半導体基板（１、２）に形成され、前記炭化珪素半導体基板（１、２）における前記ドリフト層（２）の表面に形成された一方向を長手方向とするトレンチ（６）の両側面をチャネル形成面として、前記トレンチ（６）内にゲート絶縁膜（８）を介して形成されたゲート電極（９）に対するゲート電圧の印加に基づいて前記トレンチ（６）の側面を通じて電流を流すように構成されたトレンチゲート構造の縦型半導体素子を有する炭化珪素半導体装置であって、
    前記炭化珪素半導体基板（１）のオフ方向に対する垂直方向が前記トレンチ（６）の長手方向とされていることを特徴とする炭化珪素半導体装置。
  2. 前記主表面がＳｉ面とされ、前記オフ方向は＜１１−２０＞方向とされていると共に、前記トレンチ（６）の長手方向が＜１−１００＞方向とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記主表面がＳｉ面とされ、前記オフ方向は＜１−１００＞方向とされていると共に、前記トレンチ（６）の長手方向が＜１１−２０＞方向とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  4. 前記主表面がＣ面とされ、前記オフ方向は＜１１−２０＞方向とされていると共に、前記トレンチ（６）の長手方向が＜１−１００＞方向とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  5. 前記主表面がＣ面とされ、前記オフ方向は＜１−１００＞方向とされていると共に、前記トレンチ（６）の長手方向が＜１１−２０＞方向とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016082099A (ja) * 2014-10-17 2016-05-16 トヨタ自動車株式会社 トレンチゲート電極を有する絶縁ゲート型スイッチング素子の製造方法
WO2016194280A1 (ja) * 2015-05-29 2016-12-08 株式会社デンソー 半導体装置およびその製造方法
JP2017135424A (ja) * 2013-02-05 2017-08-03 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
US10418477B2 (en) 2016-12-28 2019-09-17 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129109A (zh) * 2019-12-04 2020-05-08 深圳第三代半导体研究院 一种碳化硅高压mos器件及其制造方法
CN111276545B (zh) * 2020-02-12 2023-03-14 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法
US11563101B2 (en) * 2020-07-07 2023-01-24 Wolfspeed, Inc. Power semiconductor devices having multilayer gate dielectric layers that include an etch stop/field control layer and methods of forming such devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183943A (ja) * 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
JP2010258385A (ja) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd 炭化珪素半導体装置およびその製造方法
US20110017998A1 (en) * 2009-07-21 2011-01-27 Rohm Co., Ltd. Semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP2000294777A (ja) 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003303967A (ja) * 2002-04-09 2003-10-24 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
US7135740B2 (en) * 2004-09-27 2006-11-14 Teledyne Licensing, Llc High voltage FET switch with conductivity modulation
JP4899405B2 (ja) * 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US20070012983A1 (en) * 2005-07-15 2007-01-18 Yang Robert K Terminations for semiconductor devices with floating vertical series capacitive structures
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
JP5135885B2 (ja) 2007-05-24 2013-02-06 富士電機株式会社 炭化珪素半導体装置の製造方法
US7820534B2 (en) 2007-08-10 2010-10-26 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
JP4412411B2 (ja) 2007-08-10 2010-02-10 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
JP5510309B2 (ja) * 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012146921A (ja) * 2011-01-14 2012-08-02 Denso Corp 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183943A (ja) * 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
JP2010258385A (ja) * 2009-04-28 2010-11-11 Fuji Electric Systems Co Ltd 炭化珪素半導体装置およびその製造方法
US20110017998A1 (en) * 2009-07-21 2011-01-27 Rohm Co., Ltd. Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017135424A (ja) * 2013-02-05 2017-08-03 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
CN109755321A (zh) * 2013-02-05 2019-05-14 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
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JP2016082099A (ja) * 2014-10-17 2016-05-16 トヨタ自動車株式会社 トレンチゲート電極を有する絶縁ゲート型スイッチング素子の製造方法
WO2016194280A1 (ja) * 2015-05-29 2016-12-08 株式会社デンソー 半導体装置およびその製造方法
JP2016225455A (ja) * 2015-05-29 2016-12-28 株式会社デンソー 半導体装置およびその製造方法
CN107615492A (zh) * 2015-05-29 2018-01-19 株式会社电装 半导体装置及其制造方法
CN107615492B (zh) * 2015-05-29 2020-09-29 株式会社电装 半导体装置及其制造方法
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