CN102760768A - 碳化硅半导体器件 - Google Patents

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Abstract

一种SiC半导体器件包括：SiC衬底(1，2)，其包括第一或第二导电类型层(1)和第一导电类型漂移层(2)，并且包括具有偏移方向的主表面；沟槽(6)，其设置在所述漂移层上并且具有纵向方向；以及栅极电极(9)，其经由栅极绝缘膜(8)设置在所述沟槽中。所述沟槽的侧壁提供沟道形成表面。所述垂直半导体器件根据施加至所述栅极电极的栅极电压而使电流沿所述沟槽的所述沟道形成表面流动。所述SiC衬底的所述偏移方向垂直于所述沟槽的所述纵向方向。

Description

碳化硅半导体器件
技术领域
本公开涉及一种具有沟槽栅极型MOSFET的碳化硅半导体器件。
背景技术
在SiC(碳化硅)半导体器件中，为了流过大电流而增大沟道密度是有效的。考虑到这一点，沟槽栅极型MOSFET被用于硅晶体管。SiC半导体器件可以具有沟槽栅极结构。因此，在JP-A-2008-177538、JP-A-2008-294210和JP-A-2009-289987中提出了一种具有由SiC制成的沟槽栅极结构的垂直型MOSFET。
然而，当制造具有沟槽栅极结构的垂直型MOSFET时，在沟槽的侧壁和/或底部上可能会形成凹凸结构。因此，设置在沟槽的侧壁和底部上栅极绝缘膜可能具有低的绝缘耐受电压和短的寿命。由于SiC半导体器件的击穿电场强度比硅半导体器件的击穿电场强度大十倍，所以在对SiC半导体器件施加几乎比硅半导体器件的击穿电场强度大十倍的电压的情况下使用SiC半导体器件。因此，对SiC半导体器件的栅极绝缘膜施加的电场强度比对硅半导体器件的栅极绝缘膜施加的电场强度大十倍。因此，栅极绝缘膜的绝缘耐受电压和寿命变得重要。
发明内容
本公开的目的是提供一种在沟槽的侧壁和底部具有栅极绝缘膜的SiC半导体器件。限制所述沟槽的侧壁和底部上的凹凸结构，从而改善栅极绝缘膜的绝缘耐受电压和寿命。
一种具有包含沟槽栅极结构的垂直半导体元件的碳化硅半导体器件包括：碳化硅半导体衬底，其包括第一或第二导电类型层和在所述第一或第二导电类型层上的漂移层，其中所述漂移层具有第一导电类型，并且所述碳化硅半导体衬底包括具有偏移方向的主表面；沟槽，其设置在所述漂移层的表面上并且具有纵向方向；以及栅极电极，其经由栅极绝缘膜设置在所述沟槽中。所述沟槽的侧壁提供沟道形成表面。所述垂直半导体器件被配置成根据施加至所述栅极电极的栅极电压使电流沿所述沟槽的所述沟道形成表面流动。所述碳化硅半导体衬底的所述偏移方向垂直于所述沟槽的所述纵向方向。
在所述器件中，限制了所述沟槽的侧壁和底部上的凹凸结构，从而改善了所述栅极绝缘膜的绝缘耐受电压和寿命。
附图说明
从下面结合附图给出的详细描述中，本公开的上述以及其它目的、特征和优点将变得更显而易见。在附图中：
图1是示出了根据第一实施例具有沟槽栅极结构的MOSGET的示意图；
图2A是示出了沿图1中的线IIA-IIA截取的MOSFET的截面图的示意图，图2B是示出了沿图1中的线IIB-IIB截取的MOSFET的截面图的示意图，图2C是示出了沿图1中的线IIC-IIC截取的MOSFET的截面图的示意图，并且图2D是示出了沿图1中的线IID-IID截取的MOSFET的截面图的示意图；
图3A是示出了当形成沟槽时SiC半导体衬底的上表面布设的示意图，并且图3B是示出了沿图3A中的线IIIB-IIIB截取的衬底的截面图的示意图；
图4A至4F是示出了图1中的MOSFET的制造方法的示意图，图4A、4C和4E对应于沿图1中的线IIB-IIB截取的MOSFET的截面图，而图4B、4D和4F对应于沿图1中的线IID-IID截取的MOSFET的截面图；
图5A至5F是示出了图1中的MOSFET的制造方法的示意图，图5A、5C和5E对应于沿图1中的线IIB-IIB截取的MOSFET的截面图，而图5B、5D和5F对应于沿图1中的线IID-IID截取的MOSFET的截面图；
图6A至6F是示出了对应于图5A至5D中的步骤的MOSFET的透视图的示意图；
图7是示出了当形成沟槽时SiC半导体衬底的上表面布设的示意图；
图8A是示出了当根据相关技术形成沟槽时SiC半导体衬底的上表面布设的示意图，并且图8B是示出了沿图8A中的线VIIIB-VIIIB截取的衬底的截面图的示意图；以及
图9A至9F是示出了相关技术具有沟槽栅极结构的垂直MOSFET的部分制造方法的示意图。
具体实施方式
本发明人已经研究了关于在SiC半导体器件中的沟槽的侧壁和/或底部上形成凹凸结构的因素。在SiC半导体衬底的表面上的台阶束(step-bunching)现象可以提供用于形成凹凸结构。将会参考图8A和8B解释此工艺。
图8A示出了当在衬底J1的表面上形成沟槽J2时SiC半导体衬底J1的上表面布设。图8B示出了沿图8A中的线VIIIB-VIIIB截取的衬底J1的截面图。
为了在衬底J1的表面上外延生长SiC晶体，衬底J1是具有偏移角的偏移衬底。如图8A中所示，基板J1具有偏移方向。沟槽J2的纵向方向与偏移方向平行。
在具有沟槽型垂直MOSFET的SiC半导体器件中，为了激活离子注入的物质，执行离子注入步骤和激活退火步骤。此外，为了形成沟槽，执行氧化膜形成步骤、光刻步骤、用于对氧化膜进行构图的掩模形成步骤、使用氧化膜掩模的沟槽蚀刻步骤。图9A至9F示出了这些步骤。如图9A中所示，在具有N导电类型漂移层J3的衬底J1的表面部分中注入离子，从而形成P导电类型基极区J4和N+导电类型源极区J5。然后，如图9B中所示，执行激活退火步骤。然后，如图9C中所示，在衬底J1上形成氧化膜J6和抗蚀剂J7。如图9D中所示，通过光刻法对抗蚀剂J7进行构图。如图9E中所示，使用作为掩模的抗蚀剂J7来蚀刻氧化膜J6。如图9F中所示，使用作为掩模的氧化膜J6来形成沟槽J2。
因此，形成了沟槽J2。在这种情况下，如图9B中所示，在形成沟槽J2之前的激活退火步骤，扰乱并生长在偏移衬底(即，衬底J1)的表面上预先形成的原子级(atomic scale)步骤。因此，出现台阶束现象，并且形成了台阶束部分SB。台阶束部分SB的形状转移至作为沟槽蚀刻步骤的掩模的氧化膜J6的表面。当执行沟槽蚀刻步骤时，台阶束部分的形状转移至沟槽J2的侧壁和底部。诸如等离子粒子的蚀刻气体分子在台阶束部分的底部和拐角处集中，使得蚀刻速度加快。因此，由于过度蚀刻台阶束部分的底部和拐角，从而在沟槽J2的侧壁上形成了凹凸结构。此外，最开始从侧壁上的凹凸结构在沟槽J2的底部上形成了凹凸结构。
为了减小台阶束部分SB的影响，JP-A-2000-294777教导了一种设置平面型MOSFET中的沟道以沿着与台阶束部分SB的纵向方向平行的方向移动载流子。在这种情况下，尽管改善了沟道迁移率，但是没有改善栅极绝缘膜的绝缘耐受电压和寿命。
为了减小台阶束部分SB的影响，JP-A-2009-65112教导了通过CVD法在衬底的整个表面上形成碳膜的方法，然后执行激活退火步骤。在这种情况下，没有有效地减小台阶束部分。此外，增加了制造步骤的数量。
(第一实施例)
考虑到以上困难，将解释根据第一实施例的SiC半导体器件。在这里，SiC半导体器件例如是具有沟槽栅极结构的反相MOSFET。
图1示出了根据本实施例的MOSFET的一部分。图1中的一部分对应于MOSFET的一个单元。尽管图1仅示出了MOSFET中的一个单元，但是沿一个方向上设置了多个单元。图2A至2D示出了MOSFET的横截面。图2A示出了在平行于X-Z平面的平面上沿图1中的线IIA-IIA截取的MOSFET的截面图。图2B示出了在平行于X-Z平面的平面沿图1中的线IIB-IIB截取的MOSFET的截面图。图2C示出了在平行于Y-Z平面的平面沿图1中的线IIC-IIC截取的MOSFET的截面图。图2D示出了在平行于Y-Z平面的平面沿图1中的线IID-IID截取的MOSFET的截面图。
图1至2D中所示的MOSFET包括作为半导体衬底的由SiC制成的N+导电类型衬底1。衬底1具有N导电类型杂质浓度，例如磷杂质浓度为1.0×1019/cm3。衬底1的厚度大约为300微米。衬底1具有Si平面的主表面。衬底1是具有偏移角的偏移衬底。偏移方向是<11-20>方向。
在衬底1的表面上形成N-导电类型漂移层2。漂移层2具有N导电类型杂质浓度，例如磷杂质浓度为3.0-7.0×1015/cm3。漂移层2的厚度大约为10微米至15微米。由外延生长法形成漂移层2，使得衬底1表面上的晶体结构转移至漂移层2。因此，漂移层2的表面也具有偏移方向为<11-20>方向的偏移角。漂移层2的杂质浓度在沿深度方向上可以是恒定的。替代地，漂移层2的浓度分布可以具有梯度。例如，靠近衬底1的部分漂移层2的浓度高于远离衬底1的部分漂移层2的浓度。具体而言，例如，从衬底1的表面至诸如3微米深度至5微米深度的某个深度的部分漂移层2的杂质浓度为大约2.0×1015/cm3。在这种情况下，由于减小了漂移层2的内阻，导通状态的电阻变低。
在漂移层2的表面部分中形成P导电类型基极区3。此外，在基极区3的上部中形成N+导电类型源极区4和P+导电类型接触层5。在本实施例中，衬底1和漂移层2由SiC制成，并且它们提供SiC半导体衬底。杂质离子注入到SiC半导体衬底的表面部分中。然后，执行激活退火步骤，使得基极区3、源极区4和接触层5形成为杂质层。
基极区3具有P导电类型杂质浓度，例如硼杂质浓度或铝杂质浓度为5.0×1016/cm3至2.0×1019/cm3。基极区3的厚度大约为2.0微米。源极区4具有N导电类型杂质浓度(即，表面浓度)，例如在源极区4的表面部分处磷杂质浓度为1.0×1021/cm3。源极区4的厚度大约为0.3微米。接触层5具有P导电类型杂质浓度(即，表面浓度)，例如在接触层5的表面部分处硼或铝杂质浓度为1.0×1021/cm3。接触层5的厚度大约为0.3微米。源极区4设置在沟槽栅极结构的两侧上。接触层5经由源极区4设置在沟槽栅极结构的相对侧。如图1中所示，源极区4和接触层5沿作为纵向方向的Y方向延伸。
沟槽6形成为穿透基极区3和源极区4并且到达漂移层2。沟槽6的宽度例如为1.4微米至2.0微米。沟槽6的深度大于或等于2.0微米。例如，沟槽6的深度为2.4微米。在沟槽6的两侧设置基极区3和源极区4以接触沟槽6的侧壁。
此外，沟槽6的内壁覆盖有作为栅极绝缘膜的栅极氧化膜8。在栅极氧化膜8的表面上形成栅极电极9。栅极电极9由掺杂多晶硅制成。从而，栅极电极9填充沟槽6。通过热氧化沟槽6的内壁来形成栅极氧化膜8。在沟槽6的侧壁和底部的栅极氧化膜8的厚度大约为100纳米。
因此，形成了沟槽栅极结构。沟槽栅极结构沿着作为图1中的纵向方向的Y方向延伸。具体而言，沟槽6具有<1-100>方向的纵向方向，其垂直于<11-20>方向。<1-100>方向平行于图1中的Y方向。当沟槽6的纵向方向是<1-100>方向时，沟槽6的侧壁，即沟道形成面，具有(11-20)面。在(11-20)面上的沟道迁移率高，从而导通状态电阻减小。沿X方向上设置多个沟槽栅极结构，使得这些结构互相平行。因此，多个沟槽栅极结构提供带状图案。此外，源极区4和接触层5沿沟槽栅极结构的纵向方向延伸。
此外，在基极区3下的部分漂移层2中形成P导电类型深层(deep layer)10。深层10沿与沟槽栅极结构的纵向方向交叉的方向延伸。在本实施例中，深层10沿沟槽6的侧壁上的沟道形成部分的法线方向延伸。具体而言，深层10沿X方向，即垂直于沟槽6的纵向方向的方向延伸。多个深层10沿沟槽6的纵向方向设置。深层10比沟槽6的底部还要深。深层10从基极区3的表面开始的深度例如是在2.6微米至3.0微米的范围内。即，深层10从基极区3的底部开始的深度例如是在0.6微米至1.0微米的范围内。此外，深层10具有P导电类型杂质浓度，例如硼或铝杂质浓度，考虑到耐受电压，其杂质浓度被设置在1.0×1017/cm3至1.0×1019/cm3的范围内，使得深层10减小了栅极氧化膜8中的电场浓度并且防止绝缘击穿。深层10接触基极区3，使得深层10的电势被固定至与基极区3相同的电势。
此外，分别在源极区4的表面、接触层和栅极电极9的表面上形成源极电极11和栅极布线(未示出)。源极电极11和栅极布线由诸如Ni/Al膜的多种金属制成。具体而言，在掺杂N导电类型杂质的情况下，接触诸如源极区4和栅极电极9的N导电类型SiC材料的至少部分源极电极11和部分栅极布线，是由能与N导电类型SiC欧姆接触的金属制成。在掺杂P导电类型杂质的情况下，接触诸如接触层5和栅极电极9的P导电类型SiC材料的至少另一部分源极电极11和另一部分栅极布线，是由能与P导电类型SiC欧姆接触的金属制成。在层间绝缘膜12上形成源极电极11和栅极布线，使得源极电极11和栅极布线绝缘。源极电极11经由层间绝缘膜12中的接触孔与源极区4和接触层5电耦合。栅极布线经由层间绝缘膜12中的另一接触孔与栅极电极9电耦合。
在衬底1的背面上形成漏极电极13，使得漏极电极13与衬底1电耦合。因此，完成了具有沟槽栅极结构的N沟道型反相MOSFET。
因此，完成了具有沟槽栅极结构的N沟道型反相MOSFET。在这种情况下，沟槽栅极结构的纵向方向与<1-100>方向平行，而<1-100>方向垂直于作为偏移方向的<11-20>方向。因此，在沟槽6的侧壁和底部上基本上没有形成由台阶束现象生成的凹凸结构。以下将参考图3A和3B来解释在沟槽6的侧壁和底部上基本上不形成凹凸结构的原因。
图3A示出了其中形成了沟槽6的SiC半导体衬底的上表面。图3B示出了衬底的横截面。如图3A和3B中所示，当制造SiC半导体器件时，由晶圆提供SiC半导体衬底。晶圆的偏移方向是<11-20>方向。在垂直于作为偏移方向的<11-20>方向上形成台阶束部分SB。因此，台阶束部分SB平行于沟槽6的纵向方向。因此，台阶束部分SB不与沟槽6交叉，并且基本上仅在诸如源极区4的表面的SiC半导体衬底的表面上形成台阶束部分SB。在沟槽6的内壁上没有形成台阶束部分SB。因此，当沟槽6的纵向方向与垂直于<11-20>方向的<1-100>方向平行时，在沟槽6的侧壁和底部上基本上不形成台阶束部分SB。
因此，在设置在沟槽6的侧壁和底部上的栅极氧化膜8的表面上未形成凹凸结构。从而改善了栅极氧化膜8的绝缘耐受电压和寿命。
具有沟槽栅极结构的反相MOSFET的功能如下。
在将栅极电压施加至栅极电极9之前，在深层10和基极区3中未形成反相层。因此，即使将正电压施加至漏极电极13，电子也不会通过基极区3从源极区4到达漂移层2。因此，电流不在源极区11与漏极电极13之间流动。
当MOSFET处于截止状态时，栅极电压为零伏特，漏极电压为650伏特，且源极电压为零伏特，即使将电压施加至漏极电极13，MOSFET的偏置仍会反转。因此，耗尽层在基极区3和漂移层2之间扩展。此时，由于基极区3的浓度高于漂移层2的浓度，耗尽层几乎扩展到漂移层2中。例如，当基极区3的杂质浓度比漂移层2的杂质浓度大十倍时，耗尽层扩展到基极区3中0.7微米，并且耗尽层扩展到漂移层2中0.7微米。由于基极区3的厚度为2.0微米，其大于耗尽层的延伸长度，所以没有出现穿通现象。由于与零伏特的情况相比，耗尽层延伸提供很大扩展的区域。因此，电流不在源极电极11与漏极电极13之间流动。
由于栅极电压是零伏特，所以在漏极和栅极之间施加电场。因此，在栅极氧化膜8的底部可能出现电场浓度。然而，由于MOSFET包括比沟槽6更深的深层10，所以在深层10与漂移层2之间的PN结处的耗尽层主要在漂移层2中扩展。因此，不容易将由漏极电压的影响所引起的高电压施加至栅极氧化膜8。因此，减小了栅极氧化膜8中的电场浓度，具体而言，减小了在沟槽6底部的栅极氧化膜8中的电场浓度。因此，防止了在栅极氧化膜8处的击穿。具体而言，当未形成由沟槽6的侧壁和底部上的台阶束部分SB所引起的凹凸结构时，防止了凹凸结构处栅极氧化膜8中的局部电场浓度。因此，改善了栅极氧化膜8的绝缘耐受电压和寿命。
当MOSFET处于导通状态时，即，当栅极电压为20伏特，漏极电压为1伏特且源极电压为0伏特时，将20伏特的栅极电压施加至栅极电极9。因此，在接触沟槽6的基极区3的表面上形成沟道。因此，来自源极电极11的电子从源极区4流动到基极区3上形成的沟道。然后，电子到达漂移层2。因此，电流在源极电极11与漏极电极13之间流动。
接下来，将解释具有沟槽栅极结构的MOSFET的制造方法。图4A至5F示出了MOSFET的制造方法。图4A至4F是示出了图1中的MOSFET的制造方法的示意图，图4A、4C和4E对应于在X-Z平面上沿图1中的线IIB-IIB截取的MOSFET的截面图，而图4B、4D和4F对应于沿图1中Y-Z平面上的线IID-IID截取的MOSFET的截面图。图5A至5F是示出图1中的MOSFET的制造方法的示意图，图5A、5C和5E对应于在X-Z平面上沿图1中的线IIB-IIB截取的MOSFET的截面图，而图5B、5D和5F对应于在Y-Z平面上沿图1中的线IID-IID截取的MOSFET的截面图。
[图4A和4B中的步骤]
N+导电类型衬底1具有N导电类型杂质浓度(例如氮杂质浓度为1.0×1019/cm3)和300微米的厚度。通过外延生长法在衬底1的表面上形成由SiC制成的漂移层2。漂移层2具有N导电类型杂质浓度(例如氮杂质浓度为3.0×1015/cm3至2.0×1016/cm3)和15微米的厚度。
[图4C和4D中的步骤]
在漂移层2的表面上形成由LTO膜制成的掩模20。之后，执行光刻处理，使得在部分掩模20上形成开口。该部分掩模20对应于将形成深层的区域。然后，经由掩模20注入诸如硼或铝的P导电类型杂质，并且激活P导电类型杂质。因此，形成深层10。例如，硼或铝的浓度在1.0×1016/cm3至1.0×1019/cm3的范围内。
[图4E和4F中的步骤]
通过外延生长法在深层10和漂移层2的表面上形成P导电类型杂质层，从而形成基极区3。P导电类型杂质层具有硼或铝杂质浓度例如在1.0×1015/cm3至2.0×1019/cm3的范围内的P导电类型杂质浓度并且具有2.0微米的厚度。
[图5A和5B中的步骤]
然后，在基极区3上沉积由LTO膜等制成的掩模(未示出)。执行光刻处理，使得在部分掩模上形成开口。该部分掩模对应于将形成源极区的区域。然后，经由掩模注入诸如氮的N导电类型杂质。
去除掩模之后，再次沉积另一掩模(未示出)。执行光刻处理，从而在部分掩模上形成开口。该部分掩模对应于将形成接触层的区域。然后，经由掩模注入诸如硼或铝的P导电类型杂质。
然后，激活注入的离子。因此，形成源极区4，所述源极区4具有诸如氮浓度为1.0×1021/cm3的N导电类型杂质浓度(即，表面浓度)和大约0.3微米的厚度。此外，形成接触层5，所述接触层5具有诸如硼或铝浓度为1.0×1021/cm3的P导电类型杂质浓度(即，表面浓度)和大约0.3微米的厚度。然后，去除掩模。
[图5C和5D中的步骤]
在基极区3、源极区4和接触层5上形成作为蚀刻掩模的氧化膜21。然后在部分氧化膜21上形成开口。该部分氧化膜21对应于将形成沟槽的区域。在使用氧化膜21作为蚀刻掩模来执行完蚀刻处理之后，如有必要，执行牺牲氧化处理。从而，形成沟槽6。之后，去除氧化膜21。
[图5E和5F中的步骤]
形成栅极氧化膜，使得栅极氧化膜8设置在包括沟槽6的侧壁的衬底的整个表面上。具体而言，在潮湿气氛中通过高热氧化(pyrogenic oxidation)法形成栅极氧化膜8。因此，栅极氧化膜8是热氧化膜。然后，在600℃时在栅极氧化膜8的表面上形成其中掺杂有N导电类型杂质的多晶硅层。多晶硅层的厚度是440纳米。然后，执行回蚀刻处理。因此，栅极氧化膜8和栅极电极9保留在沟槽6中。
以下处理类似于常规方法。因此，在图中未示出以下处理。具体而言，在沉积了层间绝缘膜12之后，对层间绝缘膜12进行构图。因此，在层间绝缘膜12中形成接触孔。接触孔提供了到源极区4和接触层5的连接。此外，在层间绝缘膜12中形成另一接触孔。其它接触孔提供了到栅极电极9的连接。然后，在接触孔中嵌入电极材料。此外，对电极材料进行构图，使得形成源极电极11和栅极布线。此外，在衬底1的背面上形成漏极电极13。
因此，通过以上方法制造了图1中具有沟槽栅极结构的MOSFET。在图5A至5D的步骤中，为了形成杂质层，执行了离子注入处理和激活退火处理。此外，为了形成沟槽，执行了氧化膜形成处理、光刻处理、用于对氧化膜进行构图的掩模形成处理、使用氧化膜作为掩模的沟槽蚀刻处理等。此时，在本实施例中，沟槽栅极结构的纵向方向是<1-100>方向，其垂直于作为偏移方向的<11-20>方向。因此，在沟槽6的侧壁和底部基本上未形成由台阶束现象引起的凹凸结构。
图6A至6F示出了对应于图5A至5D中的步骤的MOSFET的透视图。如图6A中所示，在漂移层2上的基极区3中注入N导电类型杂质，从而形成源极区4。此外，图中未示出注入P导电类型杂质从而形成接触层5。然后，执行激活退火处理。如图6B中所示，在激活退火处理中，形成了台阶束部分SB。然后，如图6C中所示，形成了氧化膜21和抗蚀剂22。在这种情况下，转移了根据台阶束部分SB的凹凸结构。如图6D中所示，由光刻法对抗蚀剂22进行构图。然后，如图6E中所示，使用作为掩模的抗蚀层22蚀刻氧化膜21。此外，如图6F中所示，使用氧化膜21作为掩模来形成沟槽6。
此时，使用氧化膜21作为蚀刻掩模形成沟槽6，在氧化膜21上转移了由台阶束部分SB引起的凹凸结构。在本实施例中，沟槽栅极结构的纵向方向是<1-100>方向，其垂直于作为偏移方向的<11-20>方向。因此，沟槽6的纵向方向平行于台阶束部分SB的纵向方向。因此，台阶束部分SB不与沟槽6交叉。因此，如上所述，在沟槽6的侧壁和底部上基本上未形成由台阶束现象所引起的凹凸结构。
因此，在本实施例，形成沟槽6，使其纵向方向与<1-100>方向平行，所述<1-100>方向垂直于作为SiC半导体衬底的偏移方向的<11-20>方向。因此，台阶束部分SB不与沟槽6交叉。在沟槽6的侧壁和底部上基本上未形成由台阶束现象所引起的凹凸结构。因此，在沟槽6的侧壁和底部上形成了在沟槽6的侧壁和底部上形成的栅极氧化膜8，而不包括凹凸结构。限制了栅极氧化膜8的绝缘耐受电压和寿命的减小。
(第二实施例)
将解释本公开的第二实施例。在本实施例中，沟槽6的偏移方向和纵向方向与第一实施例不同。
图7示出了当形成沟槽6时SiC半导体衬底的上表面布设。如图7中所示，SiC半导体衬底的偏移方向是<1-100>方向。在这种情况下，沟槽6的纵向方向是<11-20>方向，其垂直于作为偏移方向的<1-100>方向。
因此，偏移方向是<1-100>方向，而沟槽6的纵向方向是<11-20>方向。在这种情况下，获得了类似于第一实施例的效果。
(其它实施例)
在第一实施例中，当SiC半导体衬底具有Si平面时，偏移方向是<11-20>方向，而沟槽6的纵向方向是<1-100>方向。在第二实施例中，当SiC半导体衬底具有Si平面，偏移方向是<1-100>方向，而沟槽6的纵向方向是<11-20>方向。替代地，只要偏移方向垂直于沟槽6的纵向方向，沟槽6的纵向方向就可以是任意方向。此外，即使当SiC半导体衬底可以具有C平面而非Si平面时，只要偏移方向垂直于沟槽6的纵向方向，沟槽6的纵向方向就可以是任意方向。例如，当SiC半导体衬底具有C平面时，偏移方向可以是<11-20>方向，而沟槽6的纵向方向可以是<1-100>方向。替代地，即使当SiC半导体衬底具有C平面时，偏移方向可以是<1-100>方向，而沟槽6的纵向方向可以是<11-20>方向。由于SiC半导体衬底是偏移衬底，所以沟槽6的侧壁具有略微不同于偏移角的目标平面的平面。这导致沟道迁移率的减小。然而，当C平面是主表面时，在沟槽6的侧壁的平面略微不同于目标平面一偏移角的情况下，沟道迁移率的减小率小于Si平面为主平面的沟道迁移率的减小率。因此，当SiC半导体衬底具有C平面的主表面时，很大程度上限制了沟道迁移率的减小。
在上述实施例中，第一导电类型是N导电类型，而第二导电类型是P导电类型，并且使用了N沟道MOSFET。替代地，第一导电类型可以是P导电类型，而第二导电类型可以是N导电类型，并且可以使用P沟道MOSFET。此外，在以上实施例中，MOSFET具有沟槽栅极结构。替代地，碳化硅半导体器件可以包括具有沟槽栅极结构的IGBT。在这里，在IGBT中，图1-7中的衬底1的导电类型从N导电类型切换至P导电类型。
在上述实施例中，栅极绝缘膜是由热氧化法制成的栅极氧化膜8。替代地，栅极绝缘膜可以是由其它方法制成的栅极氧化膜。替代地，栅极绝缘膜可以是氮化物膜。
在以上实施例中，出于方便的缘故，通过在数字前面增加横线来定义晶体的取向。应当通过在数字上增加横线来定义晶体的取向。
虽然已经参考其实施例描述了本公开，但是应当理解本公开不限于实施例和结构。本公开意在覆盖各种修改和等同布置。另外，各种的组合和配置，包括更多、更少或仅一个元件的其它组合和配置也落在本公开的精神和范围内。

Claims (7)

1.一种碳化硅半导体器件，其具有包含沟槽栅极结构的垂直半导体元件，所述碳化硅半导体器件包括：
碳化硅半导体衬底(1，2)，其包括第一或第二导电类型层(1)和在所述第一或第二导电类型层(1)上的漂移层(2)，其中所述漂移层(2)具有第一导电类型，并且所述碳化硅半导体衬底(1，2)包括具有偏移方向的主表面；
沟槽(6)，其设置在所述漂移层(2)的表面上并且具有纵向方向；以及
栅极电极(9)，其经由栅极绝缘膜(8)设置在所述沟槽(6)中，
其中，所述沟槽(6)的侧壁提供沟道形成表面，
其中，所述垂直半导体器件被配置为根据施加至所述栅极电极(9)的栅极电压而使电流沿着所述沟槽(6)的所述沟道形成表面流动，并且
其中，所述碳化硅半导体衬底(1，2)的所述偏移方向垂直于所述沟槽(6)的所述纵向方向。
2.根据权利要求1所述的碳化硅半导体器件，
其中，所述碳化硅半导体衬底(1，2)的所述主表面是硅平面，
其中，所述碳化硅半导体衬底(1，2)的所述偏移方向是<11-20>方向，并且
其中，所述沟槽(6)的所述纵向方向是<1-100>方向。
3.根据权利要求1所述的碳化硅半导体器件，
其中，所述碳化硅半导体衬底(1，2)的所述主表面是硅平面，
其中，所述碳化硅半导体衬底(1，2)的所述偏移方向是<1-100>方向，并且
其中，所述沟槽(6)的所述纵向方向是<11-20>方向。
4.根据权利要求1所述的碳化硅半导体器件，
其中，所述碳化硅半导体衬底(1，2)的所述主表面是碳平面，
其中，所述碳化硅半导体衬底(1，2)的所述偏移方向是<11-20>方向，并且
其中，所述沟槽(6)的所述纵向方向是<1-100>方向。
5.根据权利要求1所述的碳化硅半导体器件，
其中，所述碳化硅半导体衬底(1，2)的所述主表面是碳平面，
其中，所述碳化硅半导体衬底(1，2)的所述偏移方向是<1-100>方向，并且
其中，所述沟槽(6)的所述纵向方向是<11-20>方向。
6.根据权利要求1-5中任一项所述的碳化硅半导体器件，还包括：
漏极电极(13)，其设置在与所述漂移层(2)相对的所述第一或第二导电类型层(1)上；
基极区(3)，其设置在所述漂移层(2)的表面部分中；
源极区(4)，其设置在所述基极区(3)的表面部分中；
接触层(5)，其设置在所述基极区(3)的与所述源极区(4)相邻的另一表面部分中；以及
源极电极(11)，其设置在所述源极区(4)和所述接触层(5)上，使得所述源极电极(11)与所述源极区(4)和所述接触层(5)电耦合，
其中，所述沟槽(6)穿透所述源极区(4)和所述基极区(3)，并且到达所述漂移层(2)，并且
其中，所述接触层(5)经由所述源极区(4)设置在所述沟槽(6)的两侧上。
7.根据权利要求6所述的碳化硅半导体器件，还包括：
深层(10)，其设置在所述基极区(3)下的所述漂移层(2)中，
其中，所述深层(10)接触所述基极区(3)，并且
其中，所述深层(10)具有垂直于所述沟槽(6)的所述纵向方向的延伸方向。
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