CN101964362A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN101964362A
CN101964362A CN2010102341110A CN201010234111A CN101964362A CN 101964362 A CN101964362 A CN 101964362A CN 2010102341110 A CN2010102341110 A CN 2010102341110A CN 201010234111 A CN201010234111 A CN 201010234111A CN 101964362 A CN101964362 A CN 101964362A
Authority
CN
China
Prior art keywords
sic
semiconductor device
type
gate electrode
body region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010102341110A
Other languages
English (en)
Inventor
中野佑纪
中村亮太
长尾胜久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=43496498&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN101964362(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN101964362A publication Critical patent/CN101964362A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种半导体装置，包括：由被添加了导电型杂质的材料构成的半导体区域；在所述半导体区域的表面上形成的绝缘膜；和在所述绝缘膜上形成、至少与所述绝缘膜相接的部分由具有比Si的费米能级更接近所述半导体区域的费米能级的费米能级的材料构成、且具有导电性的栅电极。

Description

半导体装置
技术领域
本发明涉及具备MISFET(Metal Insulator Semiconductor Field Effect Transistor)的半导体装置。
背景技术
例如，由于SiC(碳化硅：silicon carbide)半导体的绝缘破坏抗性及热传导率等出色，所以作为适合混合动力汽车的逆变器等用途的半导体而备受瞩目。
图19是现有的SiC半导体装置的示意剖面图。
SiC半导体装置101具备成为SiC半导体装置101的基体的N+型4H-SiC基板102。SiC基板102是由SiC单晶体构成、以Si原子被显现于外表面的Si面为主面(表面121)、具有该表面121相对(0001)面向[11-20]轴方向倾斜的偏移角的基板。在图19中，用虚线表示了SiC半导体装置101中的(0001)面。
在SiC基板102的表面121，层叠有比SiC基板102更低浓度地掺杂了N型杂质的由SiC构成的N-型外延层103。外延层103由从SiC基板102的表面121开始生长的SiC形成，具有与表面121平行的主面(表面117)。
外延层103的基层部，构成了维持外延生长后的状态的N-型漏极区域104。而且，在外延层103中，在漏极区域104上以与漏极区域104相接的形式形成有P型主体区域105。
在外延层103中，从表面117向下挖而形成了栅极沟槽106。栅极沟槽106沿层厚方向贯通主体区域105，其最深部(底面116)到达漏极区域104。就栅极沟槽106而言，相互对置的侧面118A与侧面118B的距离随着向深度方向进展而变窄，形成为侧面118A、118B相对于与外延层103的表面117垂直的假想面S6，以锥角θ6倾斜的锥状。
在栅极沟槽106内，按照覆盖栅极沟槽106的内面整个区域的方式，形成有由SiO2构成的栅极绝缘膜107。
而且，通过以掺杂了N型杂质的多晶硅材料(N型Poly-Si)完全掩埋栅极绝缘膜107的内侧，在栅极沟槽106内埋设了栅电极108。
在外延层103的表层部，相对于栅极沟槽106在与栅极宽度正交的方向(图19中的左右方向)的两侧，形成有N+型源极区域109。而且，在外延层103中，形成有从其表面117贯通与栅极宽度正交的方向上的源极区域109的中央部、与主体区域105连接的P+型主体接触区域110。
在外延层103上，层叠有由SiO2构成的层间绝缘膜111。经由在该层间绝缘膜111上形成的接触孔(未图示)，源极布线112与源极区域109连接，栅极布线113与栅电极108连接。
在SiC基板102的与表面121相反侧的背面118上连接有漏极布线115。
在源极布线112接地、漏极布线115被施加了正电压的状态下，通过对栅电极108施加阈值以上的电压，在主体区域105中的与栅极绝缘膜107的界面附近形成沟道，使得源极布线112与漏极布线115之间流过电流。
为了提高MISFET的沟道迁移率(使沟道电阻降低)，只要降低形成沟道的主体区域的表面附近的P型杂质浓度即可。但是，例如在SiC半导体装置101中，如果降低主体区域105的表面附近的P型杂质浓度，则由于阈值电压降低，所以SiC半导体装置101为截止的状态(栅极电压＝0V)，源极布线112与漏极布线115之间流过的截止泄漏电流增大。
为了提升阈值电压，考虑将栅电极108的材料从N型Poly-Si变更为P型Poly-Si(多晶硅)。
图20A是P型Poly-Si及P型SiC的能带图。图20B是隔着SiO2将P型Poly-Si与P型SiC接合时的能带图。
相对于N型Poly-Si的功函数约为4.1eV，如图20A所示，P型Poly-Si的功函数
Figure BSA00000202393800021
约为5.1eV。由于P型SiC的功函数qχ约为6.78eV，所以在栅电极108的材料采用了P型Poly-Si的MISFET中，与栅电极108的材料采用了N型Poly-Si的MISFET101相比，可以使阈值电压提高约1V。
但是，由于P型Poly-Si的功函数
Figure BSA00000202393800031
与P型SiC的功函数qχ依然有差存在，所以，在隔着SiO2(栅极绝缘膜107)将P型Poly-Si(栅电极108)与P型SiC(主体区域105)的表面接合而成的MIS构造中，以未对P型Poly-Si施加电压的状态(0偏置时)，如图20B所示，P型SiC的能带在其表面弯曲。具体而言，P型SiC的能带在P型SiC的表面，按照传导带端能量EcSiC接近费米能级EfSiC的方式弯曲。因此，在主体区域105中的与栅极绝缘膜107的界面附近容易发生反转，截止泄漏电流不会充分降低。
其中，在图20A、图20B中，EcSi表示P型Poly-Si的传导带端能量，EfSi表示P型Poly-Si的费米能级，EvSi表示P型Poly-Si的价电子端能量。另外，EiSiC表示本征SiC的费米能级，EvSiC表示P型SiC的价电子端能量。
图21是用于对图19所示的SiC单晶体基板的偏移角进行说明的图。
而且，由SiC单晶体构成的SiC基板102的表面121，是相对于正(iust)(0001)面向[11-20]轴方向倾斜了θ7的偏移面。该θ7是SiC基板102的偏移角，具体而言，是正(0001)面的法线方向[0001]轴与表面121(偏移面)的法线方向n7所成的角度。
如果在SiC基板的从Si面侧的表面开始的外延生长中，SiC基板中没有5°左右的偏移角，则SiC基板中的结晶缺陷容易向外延层传播，有可能因结晶缺陷导致半导体装置的耐压降低。因此，以往通过采用偏移角θ7为5°以上的SiC基板102，确保了SiC半导体装置101的耐压。
另一方面，从在SiC半导体装置101中确保高的沟道迁移率的观点出发，优选形成沟道的栅极沟槽106的侧面118A、118B是与[11-20]轴垂直的(11-20)面。
但是，由于在具有偏移角的外延层103中形成的栅极沟槽106的侧面118A、118B，相对(11-20)面倾斜偏移角θ7，所以，难以将它们的位置关系保持平行。并且，由于栅极沟槽106具有锥角θ6，所以一个侧面118A相对(11-20)面的倾斜角度比偏移角θ7大锥角θ6。其结果，产生该侧面118A中的沟道迁移率降低的不良情况。另外，在偏移角接近于0°的情况下，还存在外延层103的杂质浓度(载流子浓度)过剩这一不良情况、和外延层103的表面117变粗糙这一不良情况。
发明内容
本发明的目的在于，提供一种能够实现沟道迁移率的提高及泄漏电流的进一步降低的半导体装置。
而且，本发明的其他目的在于，提供一种能够在确保耐压的同时，使沟道迁移率提高，并且可以改善因面方位引起的沟道特性不均衡(不均一性)的半导体装置。
本发明的一个方面涉及的半导体装置具备：由被添加了导电型杂质的材料构成的半导体区域、在所述半导体区域的表面上形成的绝缘膜、和在所述绝缘膜上形成的栅电极。就所述栅电极而言，至少与所述绝缘膜相接的部分由具有比Si的费米能级更接近所述半导体区域的费米能级的费米能级的材料构成，具有导电性。
其中，在形成从半导体区域的上面向下挖而成的沟槽、并在该沟槽中埋设栅电极的构造中，半导体区域的表面概念包括沟槽的内面(侧面及底面)。
在将半导体区域中的与绝缘膜对置的表层部作为沟道区域的MISFET中，通过降低沟道区域的导电型杂质的浓度，可以提高沟道迁移率。但是，如果降低沟道区域的杂质浓度，则MISFET的阈值电压会降低。
因此，作为栅电极中的至少与绝缘膜相接的部分的材料，采用了具有比Si的费米能级更接近半导体区域的费米能级的费米能级的材料。由此，在由半导体区域、绝缘膜及栅电极形成的MIS构造中，与采用Si作为栅电极的材料的情况相比，可以减小在栅电极未被施加电压的状态下半导体区域的能带的弯曲。即，可以接近于理想MIS构造。其结果，与采用了Si作为栅电极的材料的情况相比，可以使MISFET的阈值电压上升，能够降低截止泄漏电流。
因此，能够实现沟道迁移率的提高及截止泄漏电流的进一步降低。
作为半导体区域的材料，优选采用具有比Si的能带隙更宽的能带隙的材料。由此，可以使半导体区域的绝缘破坏强度上升。
而且，在半导体区域的材料采用了具有比Si的能带隙更宽的能带隙的材料时，作为栅电极的材料，优选具有比Si的能带隙更宽的能带隙。由此，可以进一步减小MIS构造中的半导体区域的能带的弯曲。
并且，半导体区域的材料与栅电极的材料可以相同。例如，可以构成为半导体区域的材料是P型SiC，栅电极的材料是P型Poly-SiC。由此，可以使半导体区域的能带构造与栅电极的能带构造近似。其结果，能够进一步减小MIS构造中的半导体区域的能带弯曲。
另外，在本发明中，对材料有无添加杂质及材料是晶体(单晶体、多晶体)还是非晶体，不会妨碍这些材料的同一性。例如，P型SiC与N型Poly-SiC(多晶体碳化硅)是相同的材料。
栅电极可以是其整体由具有比Si的费米能级更接近半导体区域的费米能级的费米能级的材料形成。在该情况下，优选栅电极的材料与半导体区域的材料相同。例如，在半导体区域的材料是P型SiC的情况下，优选栅电极的材料是P型Poly-SiC。
而且，栅电极可以是只有与绝缘膜相接的部分由具有比Si的费米能级更接近半导体区域的费米能级的费米能级的材料形成。例如，栅电极可以具备：第1层，其与绝缘膜相接，由具有比Si的费米能级更接近半导体区域的费米能级的费米能级的材料构成，并具有导电性；和第2层，其层叠在第1层上，由与第1层的材料不同的材料构成，并具有导电性。在该情况下，优选第1层是P型Poly-SiC，第2层是P型Poly-SiC。
并且，在半导体区域及/或栅电极含有P型杂质的情况下，优选该杂质是B(硼)。
另外，半导体区域优选在距离绝缘膜的深度为以下的部分，具有1×1018cm-3以下的杂质浓度。由此，在将半导体区域中的与绝缘膜对置的表层部作为沟道区域的MISFET中，可以提高沟道迁移率。
此外，在半导体基板上形成有半导体区域的情况下，优选该半导体基板的偏移角超过0°、小于4°。
另外，本发明的其他方面涉及的半导体装置包括：SiC基板、在所述SiC基板的一个面侧形成的外延层、和从所述外延层的主面向下挖而形成的栅极沟槽，所述SiC基板的偏移角超过0°、小于4°。
就SiC基板而言，其一个面是相对于正(000-1)面向[11-20]轴方向倾斜了超过0°且小于4°的偏移面。该超过0°且小于4°的角度是SiC基板的偏移角，例如，是正(0001)面的法线方向[0001]轴、与一个面(偏移面)的法线方向所成的角度。而且，由于外延层由从SiC基板的一个面生长的SiC形成，所以外延层具有与SiC基板的一个面平行的主面。
因此，栅极沟槽侧面相对于与[11-20]轴垂直的(11-20)面的倾斜角度，比偏移角为4°以上的形成于外延层的栅极沟槽侧面的该角度小。由此，由于可以使栅极沟槽侧面相对于(11-20)面的位置关系接近于平行，所以能够提高沟道迁移率。并且，能够抑制因面方位引起的沟道特性的不平衡(不均一性)。另外，可以维持外延层的恰当的杂质浓度和平坦性。
而且，优选SiC基板的一个面是C面。在该情况下，栅极沟槽的底面是相对于正(000-1)面向[11-20]轴方向倾斜了倾斜角量的面。因此，每当制造半导体装置时，关于栅极沟槽的底面及侧面的氧化，都以栅极沟槽的底面的氧化速率及侧面的氧化速率满足关系式：底面的氧化速率/侧面的氧化速率＞1的条件进行。其结果，例如可以形成底面上的部分比侧面上的部分厚的栅极绝缘膜。因此，通过恰当设计栅极绝缘膜中的底面上的部分的厚度，能够抑制底面上的部分的绝缘破坏，可以提高耐压。
并且，优选SiC基板的偏移角为0.3°以上小于4°，更优选为1°。由此，能够使沟道中流过的电流(漏极电流)及开始流过该电流时的电压(栅极阈值电压)不因栅极沟槽的侧壁的面方位而产生偏差，而在整个面方位中成为大致一定的大小。而且，栅极沟槽可以形成为锥状。
另外，当主体区域形成在外延层中的栅极沟槽的侧方，在栅极沟槽的侧面隔着栅极绝缘膜形成有与该该主体区域对置的栅电极时，优选该栅电极采用与主体区域相同的材料形成。
该情况下，栅电极可以构成为其整体由与主体区域相同的材料形成。例如，在主体区域的材料是P型SiC的情况下，栅电极的材料可以是P型Poly-SiC。
而且，栅电极可以构成为只有与栅极绝缘膜相接的部分由与主体区域相同的材料形成。例如，在主体区域的材料是P型SiC的情况下，栅电极可以是与栅极绝缘膜相接的由P型Poly-SiC构成的第1层、和层叠在该第1层上的由P型Poly-Si构成的第2层的层叠构造。
并且，主体区域优选在距离栅极绝缘膜的深度为
Figure BSA00000202393800071
以下的部分，具有1×1018cm-3以下的杂质浓度。由此，可以使形成于主体区域的沟道的迁移率进一步提高。
另外，本发明的又一方面涉及的半导体装置包括：第1导电型SiC基板、在所述SiC基板的一个面侧形成的第1导电型外延层、在所述外延层的表层部形成的第2导电型主体区域、按照从所述外延层的表面贯通所述主体区域的方式形成于所述外延层的栅极沟槽、在所述栅极沟槽的内面形成的栅极绝缘膜、和在所述栅极绝缘膜上形成的栅电极，所述SiC基板的偏移角超过0°小于4°，所述栅电极由与所述主体区域相同的材料构成。
就SiC基板而言，其一个面是相对于正(000-1)面向[11-20]轴方向倾斜了超过0°且小于4°的偏移面。该超过0°小于4°的角度是SiC基板的偏移角，例如是正(0001)面的法线方向[0001]轴与一个面(偏移面)的法线方向所成的角度。而且，由于外延层由从SiC基板的一个面生长的SiC形成，所以外延层具有与SiC基板的一个面平行的主面。
因此，栅极沟槽侧面相对于与[11-20]轴垂直的(11-20)面的倾斜角度，比偏移角为4°以上的形成于外延层的栅极沟槽侧面的该角度小。由此，由于可以使栅极沟槽侧面相对于(11-20)面的位置关系接近于平行，所以能够提高沟道迁移率。而且，可以抑制因面方位引起的沟道特性的不均衡(不均一性)。并且，能够维持外延层的适当的杂质浓度和平坦性。
另外，主体区域的材料与栅电极的材料相同。例如，主体区域的材料是P型SiC，栅电极的材料是P型Poly-SiC。由此，可以使主体区域的能带构造与栅电极的能带构造近似。其结果，能够减小MIS构造中的主体区域的能带的弯曲。即，可以接近于理想MIS构造。其结果，与采用Si作为栅电极的材料的情况相比，可以使MISFET的阈值电压上升，能够降低截止泄漏电流。由此，可以实现沟道迁移率的提高及截止泄漏电流的进一步降低。
并且，主体区域优选在距离栅极绝缘膜的深度为
Figure BSA00000202393800072
以下的部分，具有1×1018cm-3以下的杂质浓度。由此，可以使形成于主体区域的沟道的迁移率进一步提高。
另外，在将栅极绝缘膜分成栅极沟槽的底面上的第1部分、和栅极沟槽的侧面上的第2部分而进行考虑的情况下，优选第1部分比第2部分厚。由此，能够抑制底面上的部分的绝缘破坏，可以提高耐压。
附图说明
图1是本发明的第1实施方式涉及的半导体装置的示意俯视图。
图2是图1所示的切割线II-II处的半导体装置的示意剖面图。
图3A是P型Poly-SiC及P型SiC的能带图。
图3B是隔着SiO2将P型Poly-SiC与P型SiC接合时的能带图。
图4A～图4E是用于按工序顺序对半导体装置的制造方法进行说明的示意剖面图。
图5是本发明的第2实施方式涉及的半导体装置的示意剖面图。
图6是本发明的第3实施方式涉及的半导体装置的示意剖面图。
图7是本发明的第4实施方式涉及的半导体装置的示意剖面图。
图8是表示4H-SiC的结晶构造的晶胞的示意图。
图9是用于对图1所示的SiC单晶体基板的偏移角进行说明的图。
图10A是现有的SiC半导体装置的栅极沟槽的一个侧面的主要部分放大图。
图10B是现有的SiC半导体装置的栅极沟槽的另一个侧面的主要部分放大图。
图11A是图1所示的半导体装置的栅极沟槽的一个侧面的主要部分放大图。
图11B是图1所示的半导体装置的栅极沟槽的另一侧面的主要部分放大图。
图12是本发明的第5实施方式涉及的半导体装置的示意剖面图。
图13是实施例及比较例中的MOSFET的示意剖面图。
图14是表示载流子浓度与偏移角的关系的曲线图。
图15是表示外延层的表面粗糙度与偏移角的关系的曲线图。
图16是实施例7及比较例2的试验用晶片的示意俯视图。
图17A是表示实施例7的漏极电流Ids的大小的图。
图17B是表示比较例2的漏极电流Ids的大小的图。
图18A是表示实施例7的栅极阈值电压Vth的大小的图。
图18B是表示比较例2的栅极阈值电压Vth的大小的图。
图19是现有的SiC半导体装置的示意剖面图。
图20A是P型Poly-Si及P型SiC的能带图。
图20B是隔着SiO2将P型Poly-Si与P型SiC接合时的能带图。
图21是用于对图19所示的SiC单晶体基板的偏移角进行说明的图。
具体实施方式
下面，参照附图对本发明的实施方式进行具体说明。
<第1～第3实施方式>
图1是本发明的第1实施方式涉及的半导体装置的示意俯视图。图2是图1所示的切割线II-II处的半导体装置的示意剖面图。
半导体装置1如图1所示，具有俯视呈四边形状(近似正方形状)的外形。
而且，半导体装置1如图2所示具备半导体基板2。半导体基板2例如由被掺杂了N型杂质的N型SiC构成。半导体基板2例如具有超过0°小于4°的偏移角。半导体基板2可以由N型SiC的单层构成，也可以通过在N型SiC基板上层叠N型SiC层(例如外延生长)而形成。
在半导体基板2的表层部，形成有多个P型主体区域(阱区域)3。多个主体区域3呈俯视四边形状(近似正方形状)，被排列成矩阵状。各主体区域3的深度例如为
Figure BSA00000202393800091
(500nm～650nm)。而且，各主体区域3具有下述的杂质浓度轮廓(profile)：以后述的栅极绝缘膜6的厚度方向的中央为基准的深度为
Figure BSA00000202393800092
(100nm)以下的部分的P型杂质浓度为1×1018cm-3以下。
在各主体区域3的表层部，N型源极区域4与主体区域3的周缘隔开间隔而形成。
在各源极区域4的内侧，形成有比主体区域3更高浓度地掺杂了P型杂质的P+型主体接触区域5。各主体接触区域5形成为沿深度方向贯通源极区域4。
在半导体基板2的表面上形成有栅极绝缘膜6。栅极绝缘膜6例如由SiO2构成。栅极绝缘膜6的厚度例如约为(40nm)。
在栅极绝缘膜6上形成有栅电极7。栅电极7如图1所示形成为俯视下呈格子状。其中，在图1中，透视后述的层间绝缘膜8及源极金属10表示了栅电极7。栅电极7由掺杂了作为P型杂质的B(硼)的P型Poly-SiC构成。
而且，在半导体基板2上如图2所示形成有层间绝缘膜8。半导体基板2的表面与栅电极7一同被层间绝缘膜8覆盖。层间绝缘膜8例如由SiO2构成。
在层间绝缘膜8中，在与各主体接触区域5对置的位置形成有接触孔9。各接触孔9贯通栅极绝缘膜6，主体接触区域5的整个区域及源极区域4中的主体接触区域5的周围的部分面对各接触孔9内。
在层间绝缘膜8上形成了源极金属10。源极金属10进入到在层间绝缘膜8形成的各接触孔9，与源极区域4及主体接触区域5连接。源极金属10例如由含有Al作为主成分的金属材料构成。为了实现源极金属10与源极区域4及主体接触区域5的欧姆接触，可以在源极金属10的下层形成由Ni构成的欧姆金属。
而且，通过在沿着半导体基板2的一个侧缘的部分的中央上，选择性除去层间绝缘膜8及源极金属10，如图1所示，形成了使栅电极7的一部分作为用于与外部连接的栅极焊盘11而露出的开口。
在半导体基板2的背面，在其整个面形成有漏极金属12。
通过在源极金属10接地、漏极金属12被施加了恰当的正电压的状态下，控制栅电极7的电位(栅极电压)，在主体区域3中的与栅极绝缘膜6的界面附近形成沟道，使得源极金属10与漏极金属12之间流过电流。
图3A是P型Poly-SiC及P型SiC的能带图。图3B是隔着SiO2将P型Poly-SiC与P型SiC接合时的能带图。
如图3A所示，主体区域3的材料即P型SiC的功函数qχ约为6.78eV。另一方面，栅电极7的材料即P型Poly-SiC的功函数
Figure BSA00000202393800102
为5.5eV～7.0eV。而且，P型Poly-Si的功函数约为5.1eV。因此，P型Poly-SiC的费米能级EfPoly比Si的费米能级更接近于P型SiC的费米能级EfSiC。
因此，在栅电极7隔着栅极绝缘膜6的材料即SiO2与主体区域3的表面接合的MOS构造中，如图3B所示，在栅电极7未被施加电压的状态(0偏置时)下，主体区域3的能带几乎没有弯曲。即，半导体装置1具有接近于理想MOS构造的MOS构造。因此，半导体装置1中，在栅电极7未被施加电压的状态下，难以发生主体区域3中的栅极绝缘膜6的界面附近处的反转。
其中，在图3A、图3B中，Ecpoly表示P型Poly-SiC的传导带端能量，EvPoly表示P型Poly-SiC的价电子端能量。而且，EcSiC表示P型SiC的传导带端能量，EvSiC表示P型SiC的价电子端能量。EiSiC表示本征SiC的费米能级。
如上所述，作为栅电极7的材料，采用了具有比Si的费米能级更接近主体区域3的费米能级的费米能级EfPoly的P型Poly-SiC。由此，在由主体区域3、栅极绝缘膜6及栅电极7构成的MOS(MIS)构造中，与采用Si作为栅电极7的材料的情况相比，能够减小在栅电极7未被施加电压的状态下主体区域3的能带的弯曲。其结果，与采用Si作为栅电极7的材料的情况相比，可以使半导体装置1所具有的MOSFET的阈值电压上升，能够降低截止泄漏电流。
而且，由于主体区域3中的与栅极绝缘膜6对置的表层部、即沟道区域的P型杂质浓度低至1×1018cm-3以下，所以能够提高沟道迁移率。
由此，在半导体装置1中，能够实现沟道迁移率的提高及截止泄漏电流的降低。
另外，SiC具有比Si的能带隙宽的能带隙。因此，通过采用SiC作为半导体基板2(主体区域3)的材料，与半导体基板2的材料采用Si的情况相比，可以提高绝缘破坏强度。
图4A～图4E是按顺序表示半导体装置的制造工序的示意剖面图。
在半导体装置1的制造工序中，如图4A所示，首先，向半导体基板2的表层部选择性注入(灌输)用于形成主体区域3的作为P型杂质的Al。而且，对主体区域3的表层部选择性地注入用于形成主体接触区域5的作为P型杂质的Al。并且，对主体区域3的表层部选择性地注入用于形成源极区域4的作为N型杂质的P。然后，进行退火，在半导体基板2的表层部形成主体区域3、源极区域4及主体接触区域5。
接着，如图4B所示，通过热氧化法，在半导体基板2的表面形成栅极绝缘膜6。
然后，如图4C所示，通过CVD(Chemical Vapor Deposition：化学气相生长)法，在栅极绝缘膜6上堆积厚度约
Figure BSA00000202393800121
(500nm)的Poly-SiC。接着，为了使Poly-SiC的堆积层13变化为P型Poly-SiC的堆积层，对Poly-SiC的堆积层13掺杂B。就该B的掺杂而言，例如可以通过注入能量为100keV、剂量为2×1015cm-2的离子注入法来实现。在B的掺杂之后，进行用于使该B活化的退火。退火的温度例如为1600℃。
接着，如图4D所示，通过光刻及蚀刻，选择性除去P型Poly-SiC的堆积层，在栅极绝缘膜6上形成由P型Poly-SiC构成的栅电极7。
接着，如图4E所示，通过CVD法，在半导体基板2上形成层间绝缘膜8。然后，通过光刻及蚀刻，形成贯通层间绝缘膜8及栅极绝缘膜6的接触孔9。
接着，通过溅射法，在层间绝缘膜8上形成源极金属10。然后，通过光刻及蚀刻，形成栅极焊盘11。而且，通过溅射法，在半导体基板2的背面形成漏极金属12。通过上述步骤，可以得到图1所示的半导体装置1。
图5是本发明的第2实施方式涉及的半导体装置的示意剖面图。在图5中，对与图2所示的各部相当的部分赋予的参照符号，与对这些各部赋予的参照符号相同。而且，下面对图5所示的构造，仅说明与图2所示的构造的不同点，省略了对被赋予同一参照符号的各部的说明。
在图5所示的半导体装置14中，在栅极绝缘膜6上形成的栅电极15，成为具备与栅极绝缘膜6相接的第1层16、和在第1层16上层叠的第2层17的双层构造。
第1层16由具有比Si的费米能级更接近主体区域的费米能级的费米能级的P型Poly-SiC构成。
第2层17由与第1层16的材料不同的材料构成。具体而言，第2层17由P型Poly-Si、N型Poly-Si或者金属构成。
根据半导体装置14的构造，也能够发挥与图2所示的半导体装置1同样的作用效果。
图6是本发明的第3实施方式涉及的半导体装置的示意剖面图。
图2所示的半导体装置1及图5所示的半导体装置14，具备采用了平面栅极构造的纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，但图6所示的半导体装置18具备采用了沟槽栅极构造的MOSFET。
半导体装置18具备由N+型SiC构成的N型SiC基板19。
在N型SiC基板19上，通过外延生长形成有由N-型SiC构成的N型SiC层20。N型SiC层20的基层部维持外延生长后的状态，构成了N-型漏极区域21。N型SiC层20的表层部通过被掺杂P型杂质，而成为P型主体区域(阱区域)22。
在N型SiC层20中，从其表面向下挖而形成了栅极沟槽23。栅极沟槽23例如与图1所示的栅电极7同样，形成为俯视下呈格子状。栅极沟槽23贯通主体区域22，其最深部到达漏极区域21。
在栅极沟槽23的内面形成有栅极绝缘膜24。栅极绝缘膜24例如由SiO2构成。栅极绝缘膜24的厚度例如约为
Figure BSA00000202393800131
(40nm)。
而且，通过用掺杂了作为P型杂质的B(硼)的P型Poly-SiC完全掩埋栅极绝缘膜24的内侧，在栅极沟槽23内埋设了由该P型Poly-SiC构成的栅电极25。
在主体区域22的表层部形成有N+型源极区域26。
而且，在主体区域22的表层部，在被栅极沟槽23包围的各区域内，在相对栅极沟槽23隔开了间隔的位置，形成有沿厚度方向贯通源极区域26的P+型主体接触区域27。
在N型SiC层20上层叠有层间绝缘膜28。层间绝缘膜28例如由SiO2构成。
在层间绝缘膜28中，在与各主体接触区域27对置的位置贯通形成有接触孔29。主体接触区域27的整个区域及源极区域26中的主体接触区域27的周围的部分面向各接触孔29内。
在层间绝缘膜28上形成有源极金属30。源极金属30进入到各接触孔29，与源极区域26及主体接触区域27连接。源极金属30例如由含有Al作为主成分的金属材料构成。为了实现源极金属30与源极区域26及主体接触区域27的欧姆接触，也可以在源极金属30的下层形成由Ni构成的欧姆金属。
在N型SiC基板19的背面，在其整个面上形成有漏极金属31。漏极金属31例如由含有Al作为主成分的金属材料构成。为了实现漏极金属31与N型SiC基板19的欧姆接触，可以如图6所示那样，在N型SiC基板19与漏极金属31之间形成由Ni构成的欧姆金属32。
在源极金属30接地、漏极金属31被施加了恰当的正电压的状态下，控制栅电极25的电位(栅极电压)，由此在主体区域22中的与栅极绝缘膜24的界面附近形成沟道，使得源极金属30与漏极金属31之间流过电流。
根据半导体装置18的构造，也能够发挥与半导体装置1、14同样的作用效果。
以上，对本发明的第1～第3实施方式进行了说明，但本发明还能够以其他方式加以实施。
例如，作为栅电极7、第1层16及栅电极25的材料，不限于P型Poly-SiC，还能够广泛采用具有比Si的费米能级更接近主体区域3、22的费米能级的费米能级的材料。
作为栅电极7、第1层16及栅电极25的材料，优选采用具有比Si的能带隙更宽的能带隙的材料。作为适合于栅电极7、第1层16及栅电极25的材料，例如可以举出对SiC、金刚石、BN(氮化硼)、AlN(氮化铝)、GaN(氮化镓)、GaAs(砷化镓)、GaP(磷化镓)及ZnO(氧化锌)分别掺杂了N型杂质或者P型杂质得到的材料。
SiC、金刚石、BN、AlN、GaN、GaAs、GaP及ZnO，可以是单晶体，也可以是多晶体，还可以是非晶质。其中，在是多晶体或非晶质的情况下，与单晶体相比，具有其成膜容易这一好处。
作为对SiC及金刚石掺杂的P型杂质，可以举出B、Al、Ga(镓)及In(铟)。
作为对SiC及金刚石掺杂的N型杂质，可以举出N(氮)、P(磷)、As(砷)及Sb(锑)。
作为对BN、AlN、GaN、GaAs、GaP及ZnO掺杂的P型杂质，可以举出Be(铍)、Mg(镁)、Ca(钙)及Sr(锶)。
作为对BN、AlN、GaN、GaAs、GaP及ZnO掺杂的N型杂质，可以举出C(碳)、Si、Ge(锗)及Sn(锡)。
而且，在上述的实施方式中，举例说明了具备纵型MOSFET的构造，但本发明也能够在具备横型MOSFET的构造中应用。
<第4及第5实施方式>
图7是本发明的第4实施方式涉及的半导体装置的示意剖面图。
半导体装置41具有配置了多个沟槽栅极型VDMOSFET的单位单元的构造。其中，在图7中，示出了多个单位单元中的一部分。
半导体装置41具备构成半导体装置41的基体的4H-SiC基板42。SiC基板42是由SiC单晶体构成、以C原子显现于外表面的C面为主面(表面421)、具有该表面421相对于(000-1)面向[11-20]轴方向倾斜的偏移角的基板。SiC基板42被高浓度掺杂了N型杂质，其N型杂质浓度例如为1×1017cm-3以上，优选为1×1018cm-3～1×1021cm-3。在图7中，用虚线表示了半导体装置41中的(000-1)面。
在SiC基板42的表面421，层叠有比SiC基板42更低浓度地掺杂了N型杂质的由SiC构成的N-型外延层43。外延层43由从SiC基板42的表面421开始生长的SiC形成，具有与表面421平行的主面(表面431)。
外延层43的基层部构成了其整个区域维持外延生长后的状态的N-型漏极区域(漂移区域)44。漏极区域44的N型杂质浓度例如为1×1015cm-3～1×1017cm-3。
另一方面，在外延层43的表层部形成有P型主体区域45。主体区域45与漏极区域44相接。主体区域45的P型杂质浓度例如为1×1016cm-3～1×1019cm-3。
在外延层43中，从表面431向下挖而形成了栅极沟槽46。栅极沟槽46虽然在图7中未图示，但隔开一定的间隔形成有多个，它们相互平行，向同一方向(与图7的纸面垂直的方向、以下有时将该方向称为“沿着栅极宽度的方向”)延伸，例如构成了条纹构造。
栅极沟槽46沿层厚方向贯通主体区域45，其最深部(底面461)到达漏极区域44。栅极沟槽46形成为其相互对置的侧面462A与侧面462B的距离随着向深度方向进展而变窄的锥状。例如，侧面462A、462B相对于与外延层43的表面431垂直的假想面S1的倾斜角度θ1(锥角θ1)为0°～50°，优选为0°～1°。
在栅极沟槽46的内面(底面461及侧面462A、462B)及外延层43的表面431，按照覆盖栅极沟槽46的内面整个区域的方式，形成有由SiO2构成的栅极绝缘膜47。
该栅极绝缘膜47一体地具有：栅极沟槽46的底面461上的底部471、和栅极沟槽46的侧面462A、462B上的侧部472，底部471的厚度t1比侧部472的厚度t2大。例如，t1为0.1μm～2μm，t2为0.05μm～0.2μm。
而且，主体区域45在距离栅极绝缘膜47的侧部472的厚度方向中央的深度d1为
Figure BSA00000202393800161
以下的区域451，具有1×1018cm-3以下(优选为7×1017cm-3～9×1017cm-3)的P型杂质浓度。
而且，通过由掺杂了P型杂质的多晶硅材料(P型Poly-SiC)完全掩埋栅极绝缘膜47的内侧，在栅极沟槽46内埋设了栅电极48。
在主体区域45的表层部，相对于栅极沟槽46在与栅极宽度正交的方向(图7中的左右方向)的两侧，形成有N+型源极区域49。源极区域49是比漏极区域44的N型杂质浓度高、被高浓度地掺杂了N型杂质的区域。源极区域49的N型杂质浓度例如为1×1018cm-3～1×1021cm-3。源极区域49在与栅极沟槽46邻接的位置向沿着栅极宽度的方向延伸，其底部与主体区域45相接。
而且，在外延层43中，形成有从其表面431贯通与栅极宽度正交的方向上的源极区域49的中央部、与主体区域45连接的P+型主体接触区域50。主体接触区域50是比主体区域45的P型杂质浓度高、被高浓度地掺杂了P型杂质的区域。主体接触区域50的P型杂质浓度例如为1×1018cm-3～1×1021cm-3。
即，栅极沟槽46及源极区域49在与栅极宽度正交的方向交替设置，分别向沿着栅极宽度的方向延伸。而且，在源极区域49上，沿着源极区域49设定有在与栅极宽度正交的方向邻接的晶胞间的交界。主体接触区域50跨过在与栅极宽度正交的方向邻接的两个晶胞间，至少设置有1个以上。并且，在沿着栅极宽度的方向邻接的晶胞间的交界，被设定成各晶胞中包含的栅电极48具有一定的栅极宽度。
在外延层43上层叠有由SiO2构成的层间绝缘膜51。借助在该层间绝缘膜51形成的接触孔(未图示)，源极布线52与源极区域49连接。而且，源极布线52被接地。
另外，借助在层间绝缘膜51形成的其他接触孔(未图示)，栅极布线54与栅电极48连接。
在SiC基板42的与表面421相反侧的背面422上连接有漏极布线56。
在源极布线52与漏极布线56之间(源极-漏极间)产生了规定的电位差的状态下，对栅极布线54施加规定的电压(栅极阈值电压以上的电压)，由此通过来自栅电极48的电场，在主体区域45中的与栅极绝缘膜47的界面附近形成沟道。由此，在源极布线52与漏极布线56之间流动电流，VDMOSFET成为导通状态。
图8是表示了4H-SiC的结晶构造的晶胞的示意图。
4H-SiC的结晶构造能够通过六方晶系进行近似，对1个硅原子结合了4个碳原子。4个碳原子位于将硅原子配置于中央的正四面体的4个顶点。对于这4个碳原子而言，1个碳原子相对于硅原子位于[0001]轴方向，其他3个碳原子相对于硅原子位于[000-1]轴侧。
[0001]轴及[000-1]轴沿着六棱柱的轴方向，以该[0001]轴为法线的面(六棱柱的顶面)是(0001)面(Si面)。另一方面，以[000-1]轴为法线的面(六棱柱的下面)是(000-1)面(C面)。
以[1-100]轴为法线的六棱柱的侧面分别是(1-100)面，通过不相邻的一对棱线并以[11-20]轴为法线的面是(11-20)面。这些面是与(0001)面及(000-1)面垂直的结晶面。
例如，以(000-1)面(C面)为主面的SiC单晶体基板，可以通过从以(000-1)面(C面)为主面的SiC单晶体铸块中，按照与[1-100]轴及[11-20]轴方向双方相关的方位误差(偏移角)超过0°、小于4°(优选0.3°以上小于4°、具体优选为1°)的方式，进行切分来制作。通过如此进行切分，可以获得以(000-1)面(C面)为主面(表面421)的SiC基板42。
在如此获得的SiC基板42上，例如通过化学气相生长法使SiC生长，形成外延层43。
图9是用于对图7所示的SiC单晶体基板的偏移角进行说明的图。
由SiC单晶体构成的SiC基板42的表面421，是相对于正(000-1)面而向[11-20]轴方向倾斜了θ3的偏移面。该θ3是SiC基板42的偏移角，具体而言，是正(000-1)面的法线方向[000-1]轴、与表面421(偏移面)的法线方向n3所成的角度。
如上所述，根据半导体装置41，外延层43形成在SiC基板42的(000-1)面(C面)侧，SiC基板42的偏移角θ3超过0°小于4°。而且，由于外延层43由从SiC基板42的表面421生长的SiC形成，所以外延层43具有与SiC基板42的表面421平行的表面431。
因此，栅极沟槽侧面462A、462B相对于(11-20)面的倾斜角度，比偏移角为4°以上的形成于外延层的栅极沟槽侧面的该角度小。
具体而言，如图10A及图10B所示，在现有的半导体装置101(参照图6)中，由于假想面S6是与表面117(相对(0001)面以偏移角θ7倾斜的偏移面)垂直的面，所以相对(11-20)以偏移角θ7倾斜。因此，栅极沟槽106的侧面118A、118B中的一个侧面118A相对于(11-20)面的倾斜角度θ4A，是SiC基板102的偏移角θ7与栅极沟槽106的锥角θ6之和(例如6°以上)(参照图10B)。而另一个侧面118B相对于(11-20)面的倾斜角度θ4B，是SiC基板102的偏移角θ7与栅极沟槽106的锥角θ6之差(例如4°以上)(参照图10A)。
与之相对，如图11A及图11B所示，在半导体装置41中，由于假想面S1是与表面431(相对于(000-1)面以偏移角θ3倾斜的偏移面)垂直的面，所以相对于(11-20)面以偏移角θ3倾斜。因此，栅极沟槽46的侧面462A、462B中的一个侧面462A相对于(11-20)面的倾斜角度θ5A，是SiC基板42的偏移角θ3与栅极沟槽106的锥角θ1之和(例如超过1°小于5°)(参照图11B)。而另一个侧面462A相对于(11-20)面的倾斜角度θ5B，是SiC基板42的偏移角θ3与栅极沟槽106的锥角θ1之差(超过1°小于3°)(参照图11A)。
由于偏移角θ3＜偏移角θ7，所以在半导体装置41中，与具有偏移角超过4°的SiC基板102的半导体装置101相比，可以使栅极沟槽的侧面462A、462B相对于(11-20)面的位置关系接近于平行。即，在半导体装置41中，在主体区域45中的侧面462A、462B与栅极绝缘膜47的界面附近的区域451形成沟道，电子沿着侧面462A、462B流动。由于可以使该侧面462A、462B接近能够期待高迁移率的(11-20)面，所以可以提高沟道迁移率。而且，可以维持外延层43的漏极区域44的恰当杂质浓度(载流子浓度例如为1×1015cm-3～1×1017cm-3)。
并且，在SiC基板42的偏移角θ3为0.3°以上小于4°的情况下，能够使通过对栅电极48施加电压而在形成于主体区域45的沟道中流过的电流(漏极电流)、及开始流过漏极电流时的电压(栅极阈值电压)，不因栅极沟槽46的侧面462A、462B的面方位而产生偏差，而在所有的面方位中成为大致一定的大小。进而，可以维持外延层43的表面431的平坦化。
另外，由于外延层43形成在SiC基板42的(000-1)面(C面)侧，所以每当制造半导体装置41时，栅极沟槽46的底面461及侧面462A、462B的氧化都以栅极沟槽的底面461的氧化速率及侧面462A、462B的氧化速率满足关系式：底面461的氧化速率/侧面462A、462B的氧化速率＞1的条件进行。其结果，可以形成底部471的厚度t1比侧部472的厚度t2大的栅极绝缘膜47。因此，通过适当设计栅极绝缘膜47的底部471的厚度，可以抑制栅极绝缘膜47的底部471绝缘破坏，能够提高耐压。
而且，作为栅电极48的材料，采用了具有比Si的费米能级更接近主体区域45的费米能级的费米能级EfPoly(参照图3A)的P型Poly-SiC。由此，与图3B所示的主体区域3、栅极绝缘膜6及栅电极7这三者的关系同样，在由主体区域45、栅极绝缘膜47及栅电极48构成的MOS(MIS)构造中，与采用Si作为栅电极48的材料的情况相比，可以减小在栅电极48未被施加电压的状态下主体区域45的能带的弯曲。其结果，与采用Si作为栅电极48的材料的情况相比，可以使半导体装置41所具有的MOSFET的阈值电压上升，能够降低截止泄漏电流。
并且，主体区域45在距离栅极绝缘膜47的侧部472的厚度方向中央的深度d1为
Figure BSA00000202393800191
以下的区域451中，具有1×1018cm-3以下(优选为7×1017cm-3～9×1017cm-3)的P型杂质浓度。该区域451是位于栅极绝缘膜47与主体区域45的界面附近、在半导体装置41动作时形成沟道的部分。因此，通过使该区域451的P型杂质浓度低至1×1018cm-3以下，能够使沟道迁移率进一步提高。
图12是本发明的第5实施方式涉及的半导体装置的示意剖面图。在图12中，对与图7所示的各部相当的部分，赋予了与这些各部被赋予的参照符号相同的参照符号。而且，以下对于图12所示的构造，仅说明与图7所示的构造的不同点，省略对被赋予了同一参照符号的各部的说明。
在图12所示的半导体装置61中，形成在栅极绝缘膜47上的栅电极62成为如下的双层构造，所述双层构造具备：沿栅极沟槽46的内面形成并与栅极绝缘膜47相接的第1层63；和完全掩埋第1层63的内侧的第2层64。
第1层63由具有比Si的费米能级更接近主体区域的费米能级的费米能级的P型Poly-SiC构成。
第2层64由与第1层63的材料不同的材料构成。具体而言，第2层64由P型Poly-Si、N型Poly-Si或者金属构成。
根据半导体装置61的构造，也能够发挥与图7所示的半导体装置41同样的作用效果。
以上，对本发明的第4及第5实施方式进行了说明，但本发明还能够通过其他方式加以实施。
例如，还可以采用使半导体装置41、61的各半导体部分的导电型反转的构成。即，在半导体装置41、61中，可以使P型部分为N型，使N型部分为P型。
而且，还可以采用使SiC基板42的表面421及背面422的结晶面反转的构成。即，在SiC基板42中，可以使表面421为Si面、背面422为C面。该情况下，器件被搭载于SiC基板42的Si面(表面421)。
另外，例如作为栅电极48及第1层63的材料，不限于P型Poly-SiC，可以广泛采用具有比Si的费米能级更接近主体区域45的费米能级的费米能级的材料。
优选作为栅电极48及第1层63的材料，采用具有比Si的能带隙更宽的能带隙的材料即可。作为适用于栅电极48及第1层63的材料，例如可以举出对SiC、金刚石、BN(氮化硼)、AlN(氮化铝)、GaN(氮化镓)、GaAs(砷化镓)、GaP(磷化镓)及ZnO(氧化锌)分别掺杂了N型杂质或者P型杂质的材料。
SiC、金刚石、BN、AlN、GaN、GaAs、GaP及ZnO可以是单晶体，也可以是多晶体，还可以是非晶质。其中，在是多晶体或者非晶质的情况下，与单晶体相比，具有其成膜容易的好处。
作为对SiC及金刚石掺杂的P型杂质，可以举出B、Al、Ga(镓)及In(铟)。
作为对SiC及金刚石掺杂的N型杂质，可以举出N(氮)、P(磷)、As(砷)及Sb(锑)。
作为对BN、AlN、GaN、GaAs、GaP及ZnO掺杂的P型杂质，可以举出Be(铍)、Mg(镁)、Ca(钙)及Sr(锶)。
作为对BN、AlN、GaN、GaAs、GaP及ZnO掺杂的N型杂质，可以举出C(碳)、Si、Ge(锗)及Sn(锡)。
【实施例】
接着，根据实施例及比较例对本发明进行说明，但本发明不限定于下述的实施例。
<实施例1～6及比较例1>
(1)TEG(Test Element Group)的制作
在具有下述表1所示的偏移角的4H-SiC基板的C面侧形成了由SiC构成的外延层之后，通过在该外延层形成图13所示的构造的MOSFET(沟道宽度＝160μm、沟道长度＝0.4μm)，制成了TEG。
(2)载流子浓度与偏移角的关系
对上述各TEG中的外延层的漂移区域(漏极区域)的载流子浓度进行了测定。将结果表示于表1及图14。
(3)外延层的表面粗糙度与偏移角的关系
遵照JIS B0601对上述各TEG中的外延层的表面均方根粗糙度(RMS)进行了测定。将结果表示于表1及图15。
【表1】
Figure BSA00000202393800221
(4)评价
确认了在比较例1中，漂移区域的载流子浓度过剩(表1及图14)，外延层的表面粗糙(表1及图15)。与之相对，在实施例1～6中，漂移区域的载流子浓度为恰当的大小(表1及图14)，维持了外延层的表面的平坦性(表1及图15)。
<实施例7及比较例2>
(1)试验用基板的加工
在对具有1°的偏移角的4H-SiC基板的C面侧(实施例7)及具有4°的偏移角的4H-SiC基板的Si面侧(比较例2)，分别形成了由SiC构成的外延层之后，如图16所示，形成了具有相对于[11-20]轴方向以规定的角度倾斜的侧面的多个沟槽组件。图16中表示的各角度表示了相对于[11-20]轴的倾斜角度。
接着，在各沟槽组件的侧面分别形成图13所示的构造的MOSFET。
(2)漏极电流(Ids)的面方位依赖性
测定了对上述各MOSFET的栅电极施加了20V电压时的漏极电流Ids。将结果表示于图17A及图17B。在图17A及图17B中，以最大漏极电流Ids将各MOSFET的漏极电流Ids标准化(Ids/Ids_max)来进行表示。
(3)栅极阈值电压(Vth)的面方位依赖性
测定了在上述各MOSFET中开始流过漏极电流Ids时的栅极阈值电压Vth。将结果表示于图18A及图18B。在图18A及图18B中，以最大栅极阈值电压Vth将各MOSFET的栅极阈值电压Vth标准化(Vth/Vth_max)来进行表示。
(4)评价
如图17B及图18B所示，在比较例2中，漏极电流Ids及栅极阈值电压Vth因沟槽侧面的面方位而大小十分不同，产生了偏差。与之相对，如图17A及图18A所示，在实施例7中，确认了漏极电流Ids及栅极阈值电压Vth在沟槽侧面的所有面方位中，是大致一定(均一)的大小。
虽然对本发明的实施方式进行了详细说明，但这些实施例只不过是用于明确本发明的技术内容而采用的具体例，不应解释为本发明限定于这些具体例，本发明的主旨及范围仅由技术方案的范围限定。
本申请对应于2009年7月21日向日本专利局提出的特愿2009-170154号、2009年10月7日向日本国专利局提出的特愿2009-233777号及2010年7月2日向日本专利局提出的特愿2010-152085号，这些申请公开的全部内容都被引用的本说明书中。

Claims (25)

1.一种半导体装置，其特征在于，包括：
由添加了导电型杂质的材料构成的半导体区域；
在所述半导体区域的表面上形成的绝缘膜；和
在所述绝缘膜上形成、至少与所述绝缘膜相接的部分由具有比Si的费米能级更接近所述半导体区域的费米能级的费米能级的材料构成、且具有导电性的栅电极。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体区域具有比Si的能带隙更宽的能带隙。
3.根据权利要求2所述的半导体装置，其特征在于，
所述栅电极具有比Si的能带隙更宽的能带隙。
4.根据权利要求1～3中任意一项所述的半导体装置，其特征在于，
所述栅电极具备：第1层，其与所述绝缘膜相接，由具有比Si的费米能级更接近所述半导体区域的费米能级的费米能级的材料构成，具有导电性；和第2层，其层叠在所述第1层上，由与所述第1层的材料不同的材料构成，具有导电性。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第1层是P型Poly-SiC，所述第2层是P型Poly-Si。
6.根据权利要求1～3中任意一项所述的半导体装置，其特征在于，
所述半导体区域的材料与所述栅电极的材料相同。
7.根据权利要求6所述的半导体装置，其特征在于，
所述半导体区域的材料是P型SiC，
所述栅电极是P型Poly-SiC。
8.根据权利要求5或7所述的半导体装置，其特征在于，
P型杂质是B。
9.根据权利要求1～7中任意一项所述的半导体装置，其特征在于，
所述半导体区域在距离所述绝缘膜的深度为以下的部分，具有1×1018cm-3以下的杂质浓度。
10.根据权利要求1～9中任意一项所述的半导体装置，其特征在于，
所述半导体区域形成在半导体基板上，
所述半导体基板的偏移角超过0°小于4°。
11.一种半导体装置，其特征在于，
包括：SiC基板、在所述SiC基板的一个面侧形成的外延层、和从所述外延层的主面向下挖而形成的栅极沟槽，
所述SiC基板的偏移角超过0°小于4°。
12.根据权利要求11所述的半导体装置，其特征在于，
所述SiC基板的一个面是C面。
13.根据权利要求11或12所述的半导体装置，其特征在于，
所述栅极沟槽的底面是相对于正(000-1)面向[11-20]轴方向倾斜了所述偏移角的面。
14.根据权利要求11～13中任意一项所述的半导体装置，其特征在于，
所述SiC基板的偏移角为0.3°以上小于4°。
15.根据权利要求11～14中任意一项所述的半导体装置，其特征在于，
所述SiC基板的偏移角为1°。
16.根据权利要求11～15中任意一项所述的半导体装置，其特征在于，
还包括在所述栅极沟槽的底面及侧面形成的栅极绝缘膜，
所述栅极绝缘膜中的所述底面上的部分的厚度，比所述栅极绝缘膜中的所述侧面上的部分的厚度大。
17.根据权利要求11～16中任意一项所述的半导体装置，其特征在于，
所述栅极沟槽形成为锥状。
18.根据权利要求11～17中任意一项所述的半导体装置，其特征在于，
所述外延层包含在所述栅极沟槽的侧方形成的主体区域，
所述栅极沟槽中形成有隔着在其侧面上形成的栅极绝缘膜与所述主体区域对置的栅电极，
所述栅电极采用与所述主体区域相同的材料形成。
19.根据权利要求18所述的半导体装置，其特征在于，
所述主体区域的材料是P型SiC，
所述栅电极的材料是P型Poly-SiC。
20.根据权利要求18所述的半导体装置，其特征在于，
所述主体区域的材料是P型SiC，
所述栅电极具有与所述栅极绝缘膜相接的由P型Poly-SiC构成的第1层、和层叠在所述第1层上的由P型Poly-Si构成的第2层的层叠构造。
21.根据权利要求18～20中任意一项所述的半导体装置，其特征在于，
所述主体区域在距离所述栅极绝缘膜的深度为以下的部分，具有1×1018cm-3以下的杂质浓度。
22.一种半导体装置，其特征在于，
包括：第1导电型SiC基板、在所述SiC基板的一个面侧形成的第1导电型外延层、在所述外延层的表层部形成的第2导电型主体区域、按照从所述外延层的表面贯通所述主体区域的方式形成于所述外延层的栅极沟槽、在所述栅极沟槽的内面形成的栅极绝缘膜、和在所述栅极绝缘膜上形成的栅电极，
所述SiC基板的偏移角超过0°小于4°，
所述栅电极由与所述主体区域相同的材料构成。
23.根据权利要求22所述的半导体装置，其特征在于，
所述主体区域的材料是P型SiC，
所述栅电极的材料是P型Poly-SiC。
24.根据权利要求22或23所述的半导体装置，其特征在于，
所述主体区域在距离所述栅极绝缘膜的深度为
Figure FSA00000202393700032
以下的部分，具有1×1018cm-3以下的杂质浓度。
25.根据权利要求22～24中任意一项所述的半导体装置，其特征在于，
所述栅极绝缘膜包括：所述栅极沟槽的底面上的第1部分、和所述栅极沟槽的侧面上的第2部分，
所述第1部分比所述第2部分厚。
CN2010102341110A 2009-07-21 2010-07-20 半导体装置 Pending CN101964362A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2009-170154 2009-07-21
JP2009170154 2009-07-21
JP2009233777 2009-10-07
JP2009-233777 2009-10-07
JP2010-152085 2010-07-02
JP2010152085A JP5721351B2 (ja) 2009-07-21 2010-07-02 半導体装置

Publications (1)

Publication Number Publication Date
CN101964362A true CN101964362A (zh) 2011-02-02

Family

ID=43496498

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102341110A Pending CN101964362A (zh) 2009-07-21 2010-07-20 半导体装置

Country Status (3)

Country Link
US (10) US8395162B2 (zh)
JP (1) JP5721351B2 (zh)
CN (1) CN101964362A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760768A (zh) * 2011-04-28 2012-10-31 株式会社电装 碳化硅半导体器件
CN104871320A (zh) * 2012-12-28 2015-08-26 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN104969357A (zh) * 2013-02-05 2015-10-07 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
CN106601641A (zh) * 2015-10-16 2017-04-26 富士电机株式会社 半导体装置的评价方法及半导体装置的评价装置
CN113035948A (zh) * 2019-12-24 2021-06-25 珠海格力电器股份有限公司 功率器件、电力电子设备及功率器件的制作方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617145B (zh) * 2009-04-13 2019-11-19 罗姆股份有限公司 半导体装置
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置
US9117740B2 (en) * 2010-08-27 2015-08-25 National University Corporation NARA Institute of Science and Technology SiC semiconductor element
JP5524103B2 (ja) * 2011-02-07 2014-06-18 株式会社東芝 半導体装置
JP5668576B2 (ja) 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP2012248572A (ja) * 2011-05-25 2012-12-13 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9396946B2 (en) * 2011-06-27 2016-07-19 Cree, Inc. Wet chemistry processes for fabricating a semiconductor device with increased channel mobility
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
EP2750198A4 (en) * 2011-08-26 2015-04-15 Nat Univ Corp Nara Inst SiC SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2013042333A1 (ja) 2011-09-22 2013-03-28 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5751146B2 (ja) * 2011-11-24 2015-07-22 住友電気工業株式会社 半導体装置およびその製造方法
JP5920970B2 (ja) 2011-11-30 2016-05-24 ローム株式会社 半導体装置
JP2014003191A (ja) * 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
JP2014038963A (ja) * 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
JP5717706B2 (ja) * 2012-09-27 2015-05-13 株式会社東芝 半導体装置及びその製造方法
US9337271B2 (en) 2012-12-28 2016-05-10 Mitsubishi Electric Corporation Silicon-carbide semiconductor device and manufacturing method therefor
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US9130036B2 (en) 2013-04-30 2015-09-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
US9570570B2 (en) 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2015060441A1 (ja) * 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ
JP2015204375A (ja) 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP2015204374A (ja) * 2014-04-14 2015-11-16 株式会社ジェイテクト 半導体装置
JP6479347B2 (ja) * 2014-06-06 2019-03-06 ローム株式会社 ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法
JP6189261B2 (ja) * 2014-07-07 2017-08-30 株式会社東芝 半導体装置およびその製造方法
JP6100233B2 (ja) * 2014-12-26 2017-03-22 株式会社東芝 半導体装置
JP2016157762A (ja) * 2015-02-24 2016-09-01 株式会社東芝 半導体装置及びその製造方法
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren
JP6478884B2 (ja) 2015-09-11 2019-03-06 株式会社東芝 半導体装置
JP6526528B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6523885B2 (ja) 2015-09-11 2019-06-05 株式会社東芝 半導体装置
CN108292680B (zh) 2015-12-03 2021-01-22 三菱电机株式会社 碳化硅半导体装置
WO2017099122A1 (ja) 2015-12-11 2017-06-15 ローム株式会社 半導体装置
JP2017126610A (ja) 2016-01-12 2017-07-20 トヨタ自動車株式会社 スイッチング素子
JP6115678B1 (ja) * 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6232089B2 (ja) * 2016-02-24 2017-11-15 ローム株式会社 半導体装置
JP6708954B2 (ja) 2016-03-31 2020-06-10 住友電気工業株式会社 炭化珪素半導体装置
JP6606020B2 (ja) * 2016-06-15 2019-11-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
DE112017004153T5 (de) * 2016-08-19 2019-05-02 Rohm Co., Ltd. Halbleitervorrichtung
JP6649208B2 (ja) 2016-08-29 2020-02-19 株式会社東芝 半導体装置
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置
JP6988216B2 (ja) 2017-07-12 2022-01-05 富士電機株式会社 半導体装置の製造方法
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
DE102017122634A1 (de) 2017-09-28 2019-03-28 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und vertikalem Pn-Übergang zwischen einem Bodygebiet und einer Driftstruktur
JP2019071338A (ja) * 2017-10-06 2019-05-09 トヨタ自動車株式会社 窒化物半導体装置
US11621319B2 (en) * 2018-08-10 2023-04-04 Rohm Co., Ltd. SiC semiconductor device
JP7152117B2 (ja) * 2018-08-29 2022-10-12 ラピスセミコンダクタ株式会社 半導体装置の製造方法および半導体装置
JP6957536B2 (ja) * 2019-01-04 2021-11-02 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10957791B2 (en) * 2019-03-08 2021-03-23 Infineon Technologies Americas Corp. Power device with low gate charge and low figure of merit
US11205720B2 (en) * 2019-05-30 2021-12-21 Rohm Co., Ltd. Semiconductor device with contact plugs
JP7129397B2 (ja) * 2019-12-06 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
US11245016B2 (en) * 2020-01-31 2022-02-08 Alpha And Omega Semiconductor (Cayman) Ltd. Silicon carbide trench semiconductor device
JP7129437B2 (ja) * 2020-02-17 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
JP7129436B2 (ja) * 2020-02-17 2022-09-01 ローム株式会社 ＳｉＣ半導体装置
JP2023553477A (ja) * 2020-12-18 2023-12-21 エムアイツー‐ファクトリー ジーエムビーエイチ 電子半導体部品、および電子半導体部品用の前処理された複合基板の製造方法
DE102021103788A1 (de) 2021-02-17 2022-08-18 Infineon Technologies Ag Sic mosfet mit verringertem einschaltwiderstand

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20060220158A1 (en) * 2005-03-30 2006-10-05 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
US20070057262A1 (en) * 2005-09-12 2007-03-15 Fuji Electric Holding Co., Ltd. Semicoductor device and manufacturing method thereof
CN101310388A (zh) * 2005-10-19 2008-11-19 三菱电机株式会社 Mosfet以及mosfet的制造方法
WO2009019837A1 (ja) * 2007-08-07 2009-02-12 Panasonic Corporation 炭化珪素半導体素子およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3197024B2 (ja) 1991-07-09 2001-08-13 株式会社東芝 荷電ビーム描画装置
JP3230650B2 (ja) * 1996-03-27 2001-11-19 富士電機株式会社 炭化けい素半導体基板とその製造方法およびその基板を用いた炭化けい素半導体素子
JP3719323B2 (ja) * 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
TWI320948B (en) * 2003-03-19 2010-02-21 Japan Science & Tech Agency Method for growing emiconductor crystal and laminated structure thereof and semiconductor device
JP3711989B2 (ja) * 2003-06-24 2005-11-02 日産自動車株式会社 半導体装置およびその製造方法
US20050012143A1 (en) 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
JP2005303010A (ja) * 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 炭化珪素素子及びその製造方法
WO2006098005A1 (ja) 2005-03-15 2006-09-21 Fujitsu Limited 半導体装置及びその製造方法
JP2007066959A (ja) 2005-08-29 2007-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5017865B2 (ja) * 2006-01-17 2012-09-05 富士電機株式会社 半導体装置
JP2008124374A (ja) * 2006-11-15 2008-05-29 Sharp Corp 絶縁ゲート電界効果トランジスタ
JP5100329B2 (ja) * 2007-11-22 2012-12-19 三菱電機株式会社 半導体装置
JP4877286B2 (ja) * 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP7151076B2 (ja) 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
US20060220158A1 (en) * 2005-03-30 2006-10-05 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
US20070057262A1 (en) * 2005-09-12 2007-03-15 Fuji Electric Holding Co., Ltd. Semicoductor device and manufacturing method thereof
CN101310388A (zh) * 2005-10-19 2008-11-19 三菱电机株式会社 Mosfet以及mosfet的制造方法
WO2009019837A1 (ja) * 2007-08-07 2009-02-12 Panasonic Corporation 炭化珪素半導体素子およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760768A (zh) * 2011-04-28 2012-10-31 株式会社电装 碳化硅半导体器件
CN104871320A (zh) * 2012-12-28 2015-08-26 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN104871320B (zh) * 2012-12-28 2017-08-11 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN104969357A (zh) * 2013-02-05 2015-10-07 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
CN104969357B (zh) * 2013-02-05 2019-02-01 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
US10510843B2 (en) 2013-02-05 2019-12-17 Mitsubishi Electric Corporation Insulated gate silicon carbide semiconductor device and method for manufacturing same
CN106601641A (zh) * 2015-10-16 2017-04-26 富士电机株式会社 半导体装置的评价方法及半导体装置的评价装置
CN106601641B (zh) * 2015-10-16 2019-05-17 富士电机株式会社 半导体装置的评价方法及半导体装置的评价装置
CN113035948A (zh) * 2019-12-24 2021-06-25 珠海格力电器股份有限公司 功率器件、电力电子设备及功率器件的制作方法

Also Published As

Publication number Publication date
US9911818B2 (en) 2018-03-06
JP2011100967A (ja) 2011-05-19
US10475894B2 (en) 2019-11-12
US8563981B2 (en) 2013-10-22
US20140014972A1 (en) 2014-01-16
US20130168699A1 (en) 2013-07-04
US20160087046A1 (en) 2016-03-24
US9601582B2 (en) 2017-03-21
US11978778B2 (en) 2024-05-07
US9224825B2 (en) 2015-12-29
US20200411655A1 (en) 2020-12-31
US20180175152A1 (en) 2018-06-21
US20170154971A1 (en) 2017-06-01
US20200035798A1 (en) 2020-01-30
JP5721351B2 (ja) 2015-05-20
US20190267460A1 (en) 2019-08-29
US10446657B2 (en) 2019-10-15
US10797145B2 (en) 2020-10-06
US20220262912A1 (en) 2022-08-18
US11355609B2 (en) 2022-06-07
US8395162B2 (en) 2013-03-12
US20110017998A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
US11978778B2 (en) Semiconductor device
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10229994B2 (en) Semiconductor device
US8354715B2 (en) Semiconductor device and method of fabricating the same
US8796763B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8519476B2 (en) Method of forming a self-aligned charge balanced power DMOS
WO2013118437A1 (ja) 半導体装置及びその製造方法
US20070018243A1 (en) Semiconductor element and method of manufacturing the same
US20080035992A1 (en) Semiconductor device
US20110198616A1 (en) Semiconductor device and method for manufacturing same
KR20070000386A (ko) 반도체소자
US10622446B2 (en) Silicon carbide based power semiconductor device with low on voltage and high speed characteristics
US11031466B2 (en) Method of forming oxygen inserted Si-layers in power semiconductor devices
JP2018060923A (ja) 半導体装置および半導体装置の製造方法
US9048251B2 (en) Semiconductor device and method of manufacturing the same
US20230299192A1 (en) Semiconductor device, semiconductor device manufacturing method, inverter circuit, drive device, vehicle, and elevator
WO2022118976A1 (ja) 超接合半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110202