WO2006098005A1

WO2006098005A1 - 半導体装置及びその製造方法

Info

Publication number: WO2006098005A1
Application number: PCT/JP2005/004552
Authority: WO
Inventors: Katsuhiro Sato
Original assignee: Fujitsu Limited
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2006-09-21
Also published as: JPWO2006098005A1; US20080006861A1

Abstract

　カバー膜（１１）を形成した後、半導体基板（１）の背面の研磨を行う。次に、スパッタ法等により、半導体基板（１）の背面に、例えば厚さが２０ｎｍ～５０ｎｍ程度のアルミナ膜（１２）を形成する。このとき、アルミナ膜１２の形成方法及び厚さ等を調整することにより、半導体基板（１）の反り具合を調整することが可能である。このような方法によれば、アルミナ膜（１２）の形成方法及び厚さ等を調整することにより、半導体基板（１）の反り具合を調整してデータリテンション不良が生じにくくすることができる。また、アルミナ膜（１２）の存在により、半導体基板（１）の背面側からの水分等の侵入を抑制することができる。

Description

半導体装置及びその製造方法

技術分野

[0001] 本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。

背景技術

[0002] 従来、強誘電体キャパシタを備えた強誘電体メモリにおいては、データリテンション不良の回避及び耐湿性の向上が要求されている。

[0003] し力しながら、従来の構造では、十分にデータリテンション不良を回避しきれないことが現状である。また、今後、更に薄型化された場合に耐湿性を十分に確保できない虞がある。

[0004] 特許文献 1：特開 2003— 229542号公報

特許文献 2：特開 2003— 297947号公報

特許文献 3：特開 2001— 210798号公報

特許文献 4：特開 2001—111007号公報

発明の開示

[0005] 本発明の目的は、データリテンション不良をより確実に回避することができる半導体装置及びその製造方法を提供することにある。

[0006] これに対応すベぐ強誘電体キャパシタの上方に耐湿性の膜を設けるものが考えられる。しかし、これではデータリテンション特性が不十分な実験結果が得られた。本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

[0007] 本発明に係る半導体装置には、半導体基板と、前記半導体基板の上方に形成された強誘電体キャパシタと、前記半導体基板の背面に形成された膜と、が設けられている。

[0008] 本発明に係る半導体装置の製造方法では、半導体基板の上方に強誘電体キャパシタを形成した後、前記半導体基板の背面を研磨する。そして、前記半導体基板の平面に膜を形成する。

図面の簡単な説明

[0009] [図 1]図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2B]図 2Bは、図 2Aに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2C]図 2Cは、図 2Bに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2D]図 2Dは、図 2Cに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 2E]図 2Eは、図 2Dに引き続き、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

[図 3]図 3は、半導体基板の反り具合の変化を示す図である。

[図 4]図 4は、スイッチング電荷量の測定結果を示すグラフである。

[図 5A]図 5Aは、試料の構造を示す断面図である。

[図 5B]図 5Bは、他の試料の構造を示す断面図である。

発明を実施するための最良の形態

[0010] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図

1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

[0011] このメモリセルアレイには、一の方向に延びる複数本のビット線 103、並びにビット線 103が延びる方向に対して垂直な方向に延びる複数本のワード線 104及びプレート線 105が設けられている。また、これらのビット線 103、ワード線 104及びプレート線 105が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部） 101及び MOSトランジスタ (スイッチング部） 102が設けられている。 [0012] MOSトランジスタ 102のゲートはワード線 104に接続されている。また、 MOSトランジスタ 102の一方のソース'ドレインはビット線 103に接続され、他方のソース'ドレインは強誘電体キャパシタ 101の一方の電極に接続されている。そして、強誘電体キヤパシタ 101の他方の電極がプレート線 105に接続されている。なお、各ワード線 104 及びプレート線 105は、それらが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。同様に、各ビット線 103は、それが延びる方向と同一の方向に並ぶ複数個の MOSトランジスタ 102により共有されている。ワード線 1 04及びプレート線 105が延びる方向、ビット線 103が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線 103、ワード線 104及びプレート線 105の配置は、上述のものに限定されない。

[0013] このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ 1 01に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

[0014] 次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図 2A乃至図 2Eは、本発明の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を工程順に示す断面図である。

[0015] 本実施形態においては、先ず、図 2Aに示すように、 Si基板等の半導体基板 1の表面に、素子活性領域を区画する素子分離絶縁膜 2を、例えばロコス (LOCOS : Local Oxidation of

Silicon)法により形成する。次に、素子分離絶縁膜 2により区画された素子活性領域内及び上等に、複数のトランジスタ 3を形成する。複数のトランジスタ 3の一部が図 1 中の MOSトランジスタ 102に相当する。次いで、全面に、シリコン酸窒化膜 14を、 M OSFETを覆うようにして形成し、更に全面にシリコン酸ィ匕膜 4を層間絶縁膜として形成する。シリコン酸窒化膜 14は、シリコン酸ィ匕膜 4を形成する際のゲート絶縁膜等の水素劣化を防止するために形成されている。シリコン酸ィ匕膜 4としては、例えば、 CV D法により、厚さが 700nm程度の TEOS (tetraethylorthosilicate)膜を形成する。

[0016] その後、シリコン酸ィ匕膜 4上に、下部電極、 PZT膜等の強誘電体膜及び上部電極を備えた強誘電体キャパシタ 5を形成する。この強誘電体キャパシタ 5は図 1中の強誘電体キャパシタ 101に相当する。続いて、強誘電体キャパシタ 5を覆う層間絶縁膜 6を形成する。

[0017] 次に、図 2Bに示すように、層間絶縁膜 6上に、多層配線 7及び層間絶縁膜 8を形成する。そして、図 2Cに示すように、全面に Si酸化膜 9及び Si窒化膜 10を順次形成することにより、カバー膜 11を形成する。その後、パッド用の開口部（図示せず)をカバ一膜 11に形成する。

[0018] 次いで、図 2Dに示すように、半導体基板 1の背面の研磨を行う。これは、厚さの調整及び背面に付着した物質の除去を目的としたものである。

[0019] その後、図 2Eに示すように、スパッタ法等により、半導体基板 1の背面に、例えば厚さが 20nm— 50nm程度のアルミナ膜 12を形成する。このとき、アルミナ膜 12の形成方法及び厚さを調整することにより、半導体基板 1の反り具合を調整することが可能である。多くの場合、半導体素子が形成された表面が凸となるように反っているときょりも、表面が凹となるように反っているときの方が、良好な特性を得やすぐまた、データリテンション不良が生じにくい。

[0020] このような本実施形態によれば、アルミナ膜 12の形成方法及び厚さ等を調整することにより、半導体基板 1の反り具合を調整してデータリテンション不良が生じにくくすることができる。即ち、図 3に示すように、背面の研磨後に、トランジスタ 3等が形成されている半導体基板 1 (半導体ウェハ 20)の表面 21が凸、背面 22が凹となっている場合に、アルミナ膜 12を形成することにより、表面 21が凹、背面が凸となるように反り具合を調整することができる。また、アルミナ膜 12の存在により、半導体基板 1の背面側力もの水分等の侵入を抑制することができる。従って、半導体基板 1の薄型化の要請があった場合でも、それに伴う耐湿性の低下を抑制することができる。

[0021] 次に、本願発明者が行った実験の結果について説明する。ここでは、 3種類の強誘電体キャパシタのパターンを設定し、パターン毎に 2種類の試料を作製した。一方の試料 (ウェハ No. A)は、背面にアルミナ膜が形成されておらず、且つ表面が凸となつているものである。他方の試料（ウェハ No. B)は、この一方の試料に対して背面にァルミナ膜を形成し、表面を凹としたものである。そして、これらの試料に対してスィッチング電荷量 Q の測定を行った。この結果を図 4に示す。なお、パターン 1は、 1辺の長さが 50 μ mの正方形 (平面形状)である強誘電体キャパシタを配置したものである。パターン 2は、 1辺の長さが 1. 2 mの正方形 (平面形状)である複数の強誘電体キャパシタをアレイ状に配置したものである。パターン 3は、 1辺の長さが 1. の正方形 (平面形状)で複数の強誘電体キャパシタを千鳥格子状に配置したものである。

[0022] 図 4に示すように、本発明の実施形態に係るウェハ No. Bでは、ウェハ No. Aよりもばらつきが小さくなつた。

[0023] 本願発明者は、アルミナ膜と耐湿性との関係についても実験を行った。ここでは、 2 種類の試料を作製した。一方の試料は、図 5Aに示すように、強誘電体キャパシタ 5を覆うアルミナ膜 32及び層間絶縁膜 6中に介在するアルミナ膜 31を含むものである。他方の試料は、図 5Bに示すように、アルミナ膜 32を含むもののアルミナ膜 31を含まないものである。そして、これらの試料に対して信頼性に関する試験を行った。

[0024] この信頼性に関する試験では、気圧、温度及び湿度等の環境条件を 2種類設定し、夫々において上記 2種類の試料がどれだけの時間まで正常に動作し得る力、調査した。

[0025] 第 1の条件では、図 5Aに示す試料 (アルミナ膜 31あり）では、 168時間、 672時間のいずれの経過時間においても、作製した 5個の試料のすべてが正常に動作した。一方、図 5Bに示す試料 (アルミナ膜 31なし)では、 168時間経過した後の試験では、作製した 5個の試料のうち 1個が正常に動作しな力つた。また、 672時間経過した後の試験では、 3個の試料が正常に動作しな力つた。

[0026] 第 2の条件では、図 5Aに示す試料 (アルミナ膜 31あり）では、 168時間、 504時間のいずれの経過時間においても、作製した 22個の試料のすべてが正常に動作した。更に、 840時間の経過時間においても、作製した 7個の試料のすべてが正常に動作した。一方、図 5Bに示す試料 (アルミナ膜 31なし)では、 168時間経過した後の試験では、作製した 38個の試料のうち 3個が正常に動作しな力つた。また、 504時間経過した後の試験では、 15個の試料が正常に動作しな力つた。

[0027] これらの試験の結果より、アルミナ膜 31が存在することにより、耐湿性が高くなつていることが確認された。なお、アルミナ膜 31は半導体基板の表面側に形成されたものであるが、背面に形成されたアルミナ膜も同様に耐湿性の向上に寄与するものと思われる。

[0028] 次に、半導体基板の背面に形成する膜の種類及び厚さ等と反り具合の変化との関係にっ、て行った実験の結果にっ、て説明する。

[0029] ここでは、半導体基板の背面に膜を形成した後、半導体基板に作用している応力を光学的に測定した。この結果を表 1に示す。なお、表 1中の応力の値が負である場合は、半導体基板の表面が凸となり、正である場合は、表面が凹となっていた。

[0030] [表 1]

[0031] 表 1に示すように、半導体基板の背面にシリコン酸窒化膜又はシリコン窒化膜を形成した場合には、その膜厚に関係なく応力が負の値となった。即ち、表面が凸となり、山型の反りが生じた。一方、 A1膜を形成した場合には、応力が正の値となった。即ち、表面が凹となり、椀状の反りが生じた。

[0032] また、アルミナ膜を形成した場合には、膜厚及びァニールの有無によって反りの方向が相違した。例えば、同じ厚さ（20nm)のアルミナ膜を形成した場合には、アルミナ膜の形成後にァニールを行っていない試料では、応力の値が負となり表面が凸（山型）となったのに対し、アルミナ膜の形成後にァニールを行った試料では、応力の値が正となり表面が凹 (椀状)となった。また、ァニールを行わない場合でも、膜厚が 2 Onmの試料では、応力の値が負となり表面が凸（山型）となったのに対し、膜厚が 50 nmの試料では、応力の値が正となり表面が凹 (椀状)となった。

[0033] このように、半導体基板の背面に形成する膜の種類及び厚さ等に応じて反り具合を調整することができる。前述のように、多くの場合、半導体基板の表面が凹となって、山型に反っているときの方が良好な特性が得られるといわれている。但し、今後、椀状に反らせた方が好ましいといえるような状況が生じた場合にも、膜の種類及び厚さ等を適宜調整することにより対応することができる。

[0034] なお、強誘電体膜としては、 PZT(PbZr Ti O )膜、 PZT膜に La Ca Sr Si等

l-x X 3

を微量添加した膜等のベロブスカイト構造の化合物膜や、 (SrBi Ta Nb O )膜、

2 x l-x 9

Bi Ti O 膜等の Bi層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形

4 2 12

成方法は特に限定されるものではなぐゾルゲル法、スパッタ法、 MOCVD法等により強誘電体膜を形成することができる。

産業上の利用可能性

[0035] 以上詳述したように、本発明によれば、半導体基板の背面に形成された膜により半導体基板の反り具合が調整される。この結果、データリテンション不良をより確実に回避することができる。

Claims

請求の範囲

[I] 半導体基板と、

前記半導体基板の上方に形成された強誘電体キャパシタと、

前記半導体基板の背面に形成された膜と、

を有することを特徴とする半導体装置。

[2] 前記膜は、アルミナ膜、 Si酸窒化膜、 Si窒化膜及び A1膜からなる群カゝら選択された

1種であることを特徴とする請求項 1に記載の半導体装置。

[3] 前記膜は、厚さが 20nm乃至 50nmのアルミナ膜であることを特徴とする請求項 1に記載の半導体装置。

[4] 前記半導体基板は、表面が凹となるように反って、ることを特徴とする請求項 1に記載の半導体装置。

[5] 前記強誘電体キャパシタの上方に形成されたアルミナ膜を有することを特徴とする請求項 1に記載の半導体装置。

[6] 半導体基板の上方に強誘電体キャパシタを形成する工程と、

前記半導体基板の背面を研磨する工程と、

前記半導体基板の平面に膜を形成する工程と、

を有することを特徴とする半導体装置の製造方法。

[7] 前記膜として、アルミナ膜、 Si酸窒化膜、 Si窒化膜及び A1膜からなる群カゝら選択された 1種を形成することを特徴とする請求項 6に記載の半導体装置の製造方法。

[8] 前記膜として、厚さが 20nm乃至 50nmのアルミナ膜を形成することを特徴とする請求項 6に記載の半導体装置の製造方法。

[9] 前記膜を形成することにより、前記半導体基板を表面が凹となるように反らせることを特徴とする請求項 6に記載の半導体装置の製造方法。

[10] 前記強誘電体キャパシタを形成する工程と前記半導体基板の背面を研磨する工程との間に、前記強誘電体キャパシタの上方にアルミナ膜を形成する工程を有することを特徴とする請求項 6に記載の半導体装置の製造方法。

[II] 前記膜をスパッタ法により形成することを特徴とする請求項 6に記載の半導体装置の製造方法。前記膜を形成することにより、前記半導体基板を表面が凸となるように反らせることを特徴とする請求項 6に記載の半導体装置の製造方法。

前記膜を形成する工程の後に、ァニール処理を行う工程を有することを特徴とする請求項 6に記載の半導体装置の製造方法。