JP2004146551A - Ｐｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000007787 solid Substances 0.000 title abstract description 4
- 238000000034 method Methods 0.000 claims abstract description 28
- 230000008569 process Effects 0.000 claims abstract description 16
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical group [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 claims description 11
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000010287 polarization Effects 0.000 abstract description 15
- 230000006835 compression Effects 0.000 abstract description 3
- 238000007906 compression Methods 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 20
- 230000008859 change Effects 0.000 description 16
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 239000000758 substrate Substances 0.000 description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 238000000137 annealing Methods 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000002441 X-ray diffraction Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910020684 PbZr Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 208000005156 Dehydration Diseases 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000018044 dehydration Effects 0.000 description 1
- 238000006297 dehydration reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】Ｐｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法に関し、大きな分極値をプロセスアウトまで維持する。
【解決手段】固体電子装置を構成するＰｂ系ペロブスカイト強誘電体膜２のストレスを２７ＭＰａ以下の引張ストレス或いは圧縮ストレスとする。
【選択図】 図１
【解決手段】固体電子装置を構成するＰｂ系ペロブスカイト強誘電体膜２のストレスを２７ＭＰａ以下の引張ストレス或いは圧縮ストレスとする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法に関するものであり、特に、Ｐｂ系ペロブスカイト強誘電体膜のプロセス中の特性劣化を防止するための構成に特徴のあるＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有し、印加電圧の極性を反転すれば、 自発分極の極性も反転する。
【０００４】
この自発分極を検出することによって、情報を読み出すことができるため、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、 省電力で高速の書き込みができるという特長がある。
【０００５】
ところで、近年ＦｅＲＡＭにおいても微細化や低電圧化が要求されており、より大きな分極値が求められているが、正方晶構造を持つ強誘電体膜ＰＺＴは分極の方向が〈００１〉方向であるため、より大きな分極を得る為にはＰＺＴ膜を（００１）配向させることが必要である。
【０００６】
そして、近年ますます進む多層化プロセスにおいても強誘電体膜の劣化を抑えなければならないが、ＭＯＣＶＤ法を用いて強誘電体膜を成膜する際には、高温で強誘電体膜が結晶状態で成膜されることが多く、強誘電体膜の結晶化後に上部電極が成膜されるので、ここで、図９を参照して従来のＦｅＲＡＭの一例を説明する（例えば、特許文献１参照。）。
【０００７】
図９（ａ）参照
図９（ａ）は従来のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２３を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２４を形成したのち、素子形成領域にゲート絶縁膜２５を介してＷＳｉからなるゲート電極２６を形成し、このゲート電極２６をマスクとしてＡｓ等のイオンを注入することによってｎ− 型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２７を形成する。
【０００８】
次いで、全面にＳｉＯ２ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２８を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２ 膜等からなる第１層間絶縁膜３１を形成したのち、ｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３２，３３を形成する。
【０００９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３４及びＳｉＯ２ 膜３５を堆積させたのち、スパッタ法によって厚さが、例えば、２００ｎｍのＩｒからなる下部電極３６を形成し、次いで、例えば、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜３７を形成する。
【００１０】
次いで、再び、スパッタ法を用いてＰＺＴ膜３７上に厚さが、例えば、２００ｎｍのＩｒＯｘ からなる上部電極３８を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜３７が受けた損傷を回復したのち、上部電極３８乃至下部電極３６をパターニングすることによって強誘電体キャパシタを形成する。
【００１１】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９を設けたのち、Ｗプラグ３３に達するコンタクトホールを形成するとともに、上部電極３８に対するコンタクトホールを設け、次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）４０を形成する。
【００１２】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜４１を形成したのち、Ｗプラグ３２に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１３】
図９（ｂ）参照
図９（ｂ）は、図９（ａ）に示したメモリセルの等価回路図であり、ゲート電極２６はワード線４３に連なり、一方、強誘電体キャパシタは、ｎ＋ 型ソース領域２９と下部電極３６との間に接続され、下部電極３６は下部電極３６を構成するＩｒ配線層を介してプレート線（接地線）４４に接続されている。
また、この様なＲｅＲＡＭにおいては、ＩｒＯｘ に代えてＰｔによって上部電極を形成することも行われている。
【００１４】
【特許文献１】
特開２００１−７７３２８公報
【００１５】
【発明が解決しようとする課題】
しかし、（００１）配向を持つ正方晶ＰＺＴ膜は（１１１）配向を持つＰＺＴ膜等と比べてもプロセス劣化が大きく、大きな分極値をプロセスアウトまで維持できない問題があり、Ｐｔ上部電極の場合もＩｒＯｘ 上部電極の場合も同様である。
【００１６】
したがって、本発明は、大きな分極値をプロセスアウトまで維持することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号１，３，６は、夫々下部電極、上部電極、及び、層間絶縁膜である。
図１参照
上記の目的を達成するために、本発明は、Ｐｂ系ペロブスカイト強誘電体膜２を有する固体電子装置において、Ｐｂ系ペロブスカイト強誘電体膜２が２７ＭＰａ以下の引張ストレス或いは圧縮ストレスを有することを特徴とする。
【００１８】
この様に、２７ＭＰａ以下の引張（ｔｅｎｓｉｌｅ）ストレス或いは圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスを有するＰｂ系ペロブスカイト強誘電体膜２は、強誘電−常誘電相転移温度（キュリー温度）を通過しても強誘電−常誘電相転移を起こさないので、プロセス劣化が少なく、優れた残留分極を維持することができる。
【００１９】
この場合のＰｂ系ペロブスカイト強誘電体膜２は菱面体構造より正方晶構造が好適であり、且つ、主配向を正方晶構造の分極方向である（００１）配向とすることが必要となる。
なお、菱面体構造か正方晶構造かは、ＰＺＴを構成するＺｒ／Ｔｉ比で決定されるものであり、Ｔｉが多くなると正方晶構造となる。
【００２０】
また、このようなＰｂ系ペロブスカイト強誘電体膜２としては、ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ 或いはＰｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （但し、０＜ｘ，ｙ＜１、ＡはＬａ，Ｃａ，Ｓｒのいずれか）が典型的なものである。
【００２１】
また、このようなＰｂ系ペロブスカイト強誘電体膜２の用途としては、強誘電体メモリのキャパシタ誘電体膜２が典型的なものである。
【００２２】
また、本発明は、Ｐｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法において、ウェハ４上にＰｂ系ペロブスカイト強誘電体膜２を成膜したのち、２７ＭＰａを超えたストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないことを特徴とする。
【００２３】
２７ＭＰａを超えた引張ストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加した場合、主配向が（００１）配向から（１００）配向に変化し、電気的特性が劣化するので、２７ＭＰａを超えた引張ストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないようにプロセスを構成する必要がある。
即ち、キュリー温度以上の温度を印加する場合には、圧縮ストレス或いは２７ＭＰａ以下の引張ストレスが印加されるようにすれば良い。
【００２４】
圧縮ストレス或いは２７ＭＰａ以下の引張ストレスが印加されるようにするためには、ウエハの裏面にＰｂ系ペロブスカイト強誘電体膜２にかかるストレスを相殺するストレス制御膜５を設ければ良い。
【００２５】
また、このようなプロセスは、Ｐｂ系ペロブスカイト強誘電体膜２を、ＭＯＣＶＤ法によって成膜する場合に特に重要となる。
【００２６】
【発明の実施の形態】
ここで、本発明の第１の実施の形態の強誘電体キャパシタの製造工程を説明する前に、図２乃至図６を参照してキュリー温度を超える熱処理におけるＰＺＴ膜にかかるストレスと配向変化の相関を説明する。
【００２７】
上記の課題に基づいて、本発明者が鋭意研究した結果、多層化プロセスにおける加熱処理工程において、降温時に高温側からＰＺＴの強誘電−常誘電相転移温度（キュリー温度）を過ぎる時に相転移が発生し、それによって、分極値が低下するとの結論に至った。
【００２８】
ウェハ上に下部電極、ＰＺＴ膜、及び、ＸＲＤ（Ｘ線回折）測定用の大きな上部電極と、電気測定用の小さな上部電極を形成し、ＰＺＴ膜をパターニングすることなくダメージ回復の６５０℃における１時間のアニールを行った後にＰＺＴ膜の残留分極を測定したところ、ＩｒＯｘ 上部電極の場合には２０μＣ／ｃｍ２ 程度であり、Ｐｔ上部電極の場合には、６μＣ／ｃｍ２ 程度であった。
【００２９】
そこで、上部電極にＰｔを用いた試料で電気特性が大きく劣化している原因を調査するために、ＸＲＤ測定を用いてＰＺＴ（１００）／（００１）回折ピークを測定した。
【００３０】
図２参照
図２は、ＸＲＤ測定の結果を示す図であり、上部電極にＰｔを用いた試料では、６５０℃，１時間のアニールをすることで、ＰＺＴの配向が、分極に寄与する（００１）から（１００）に変わっており、これが電気特性劣化の原因と考えられる。
【００３１】
一方、上部電極にＩｒＯｘ を用いた試料では、この様な現象は観測されていない。
これは、ＰＺＴ膜にかかるストレスが両試料で異なっており、アニールをして高温側から強誘電−常誘電相転移温度、即ち、キュリー点を過ぎる時に、上部電極にＰｔを用いた試料のＰＺＴ膜には、より（１００）配向が安定になるようなストレスがかかっていると考えられる。
【００３２】
そこで、両試料のＰＺＴにかかるストレスを比較したところ、どちらも引張（ｔｅｎｓｉｌｅ）ストレスであったが、上部電極にＩｒＯｘ を用いた試料では２３ＭＰａであるのに対して、上部電極にＰｔを用いた試料では３５ＭＰａであった。
【００３３】
図３（ａ）及び（ｂ）参照
次に、図３に示すように小径のステージ１７上に上述の様に絶縁膜１２を介して下部電極１３、ＰＺＴ膜１４、ＸＲＤ測定用の上部電極１５、及び、電気的測定用の上部電極１６を形成したウェハ１１を載置・固定し、ウェハの周囲に圧力を印加し強制的にＰＺＴ膜１４にストレスを印加した状態で加熱ランプ１８によってランプアニールする実験を行った。
なお、図３（ａ）の場合は、引張（ｔｅｎｓｉｌｅ）ストレスであり、図３（ｂ）の場合は、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスである。
【００３４】
ＰＺＴ膜１４にかかるストレスを変えながら上記の現象が起こらないストレスを調べた結果、２７ＭＰａ以下の引張ストレスでは問題ないことが分った。
なお、ここで言う引張（ｔｅｎｓｉｌｅ）ストレスとは、膜の結晶格子が基板面内方向に伸ばされて、基板面垂直方向に縮んでいる状態を言い、一方、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスとは、その反対方向のストレスを言う。
【００３５】
次に、電気特性劣化の原因であるＰＺＴ膜の（００１）から（１００）への配向変化が可逆か不可逆か調べるために、図３に示すように強制的にＰＺＴ膜１４にストレスを印加した状態でランプアニールする実験を行った。
【００３６】
まず、上述の試料に強制ストレスを印加する前に、温度変化だけでこの配向状態が安定であるか調べるために、初期状態と、一度キュリー温度以上の５５０℃に持っていき再度室温に戻した状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００３７】
図４参照
図４は、圧力を印加しない場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、温度変化だけではＰＺＴ膜１４の配向変化は起こらず、現在の状態が安定であることが分かる。
なお、この場合、（１００）／（００１）回折ピークより変化が見やすい（２００）／（００２）回折ピークで調べたものである。
【００３８】
次に、ＰＺＴ膜１４に強制的にストレスを印加してｔｅｎｓｉｌｅ方向に５０ＭＰａかかるようにした状態で、一度キュリー温度以上の５５０℃に持っていき、再度室温に戻してストレス印加をなくした状態のＰＺＴ膜と初期状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００３９】
図５参照
図５は、５０ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、ＰＺＴ膜１４に引張ストレスを印加することで、簡単にＰＺＴ膜１４の配向は（００１）から（１００）へと変化した。
【００４０】
さらに、ＰＺＴ膜１４に強制的にストレスを印加してｃｏｍｐｒｅｓｓｉｖｅ方向に５００ＭＰａかかるようにした状態で、一度キュリー温度以上の５５０℃に持っていき、再度室温に戻してストレス印加をなくした状態のＰＺＴ膜と初期状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００４１】
図６参照
図６は、５００ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、ＰＺＴ膜１４に先程の１０倍である５００ＭＰａを圧縮ストレスとして印加しても、ＰＺＴ膜１４の配向は（１００）から（００１）へと変化しなかった。
【００４２】
即ち、実験に使用したＰＺＴ膜の主配向は（００１）であるが、アニールの前後で（１００）配向成分が変化していないので、ＰＺＴ膜の配向は（１００）から（００１）へと変化しなかったことが分かる。
仮に、（１００）から（００１）へと変化した場合には、アニール後に（１００）配向成分が減り、（００１）配向成分が増加した強度曲線が得られる。
【００４３】
このことは、ＰＺＴ膜の配向変化は（００１）から（１００）への一方通行であり、一度ＰＺＴ膜にストレスがかかった状態で熱処理を伴う工程を行うことにより配向が（００１）から（１００）に変化してしまうと元に戻らず、工程を経るごとにどんどん電気特性が劣化していくと考えられる。
【００４４】
この事情はＩｒＯｘ 上部電極の場合も同様であり、上述のようにダメージ回復の６５０℃，１時間のアニール直後におけるストレスは２３ＭＰａの引張ストレスであり、２７ＭＰａ以下の条件を満たしているが、最終工程までには２７ＭＰａ以上の引張ストレスになってしまう。
【００４５】
実際のキャパシタは図９に示すように、さらに多くの膜が積層され、多くの膜の積層の度にＰＺＴ膜にかかるストレスが変化するので、以上の結果からは、プロセスアウト（最終工程）まで、ＰＺＴ膜に２７ＭＰａの引張ストレスがかからないように成膜条件等を制御すれば良い。
【００４６】
しかし、最終工程までＰＺＴ膜にかかる引張ストレスを２７ＭＰａ以下に維持することは、製造コスト等を考慮した場合には現実的には困難であるので、以下において、図７を参照して、本発明の具体的な第１の実施の形態を説明する。
【００４７】
図７参照
図７は本発明の第１の実施の形態のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の裏面に厚さが、例えば、２μｍのストレス制御用のＳｉＯ２ 膜２２を形成したのち、表面側の所定領域にｐ型ウエル領域２３を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２４を形成し、次いで、素子形成領域にゲート絶縁膜２５を介してＷＳｉからなるゲート電極２６を形成し、このゲート電極２６をマスクとしてＡｓ等のイオンを注入することによってｎ− 型ＬＤＤ領域２７を形成する。
【００４８】
次いで、全面にＳｉＯ２ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２８を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２ 膜からなる第１層間絶縁膜３１を形成したのち、ｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３２，３３を形成する。
【００４９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３４及びＳｉＯ２ 膜３５を堆積させたのち、スパッタ法によって厚さが、例えば、２００ｎｍのＩｒからなる下部電極３６を形成し、次いで、例えば、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜３７を形成する。
【００５０】
次いで、再び、スパッタ法を用いてＰＺＴ膜３７上に厚さが、例えば、２００ｎｍのＰｔからなる上部電極３８を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜３７が受けた損傷を回復したのち、上部電極３８乃至下部電極３６をパターニングすることによって強誘電体キャパシタを形成する。
【００５１】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９を設けたのち、Ｗプラグ３３に達するコンタクトホールを形成するとともに、上部電極３８に対するコンタクトホールを設け、次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線４０を形成する。
【００５２】
最後に、全面に厚さが、例えば、１．５μｍのＴＥＯＳ−ＮＳＧ膜を堆積させたのちＣＭＰ（化学機械研磨）法によって平坦化して第３層間絶縁膜４１としたのち、Ｗプラグ３２に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成するとともに、ｎ型シリコン基板２１の裏面に設けたＳｉＯ２ 膜２２を除去することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００５３】
この様に、本発明の第１の実施の形態においては、最終工程に到るまでｎ型シリコン基板２１の裏面にＳｉＯ２ 膜２２設けているので、ＰＺＴ膜３７のストレスを圧縮方向に変えることができ、それによって、強誘電体キャパシタの電気特性の工程を経るごとの劣化を防止することができる。
【００５４】
次に、図８を参照して、本発明の第２の実施の形態のスタック型ＦｅＲＡＭを説明するが、この場合には、ｎ＋ 型ソース領域に接続するＷプラグに直接接するように強誘電体キャパシタを積層させたものであり、その他の構成は上述の第１の実施の形態のプレーナ型のＦｅＲＡＭと同様であるので、強誘電体キャパシタの構成のみ説明する。
【００５５】
図８参照
図８は、本発明の第２の実施の形態のスタック型ＦｅＲＡＭを強誘電体キャパシタ部の概略的断面図であり、上述の第１の実施の形態と全く同様にＷプラグ３２，３３を形成したのち、スパッタ法によってＩｒ膜を堆積させて厚さが、例えば、２００ｎｍのＩｒからなる下部電極５１を形成し、次いで、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜５２を形成する。
【００５６】
次いで、再び、スパッタ法を用いてＰＺＴ膜５２上に厚さが、例えば、２００ｎｍのＩｒＯｘ からなる上部電極５３を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜５２が受けた損傷を回復したのち、上部電極５３乃至下部電極５１をパターニングすることによって強誘電体キャパシタを形成する。
【００５７】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９及び厚さが、例えば、１．５μｍのＴＥＯＳ−ＮＳＧ膜を順次堆積させたのちＣＭＰ法によって平坦化して第３層間絶縁膜４１としたのち、Ｗプラグ３２及び上部電極５３に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成するとともに、上部電極５３に接続するプレート線５４を形成し、最後に、ｎ型シリコン基板２１の裏面に設けたＳｉＯ２ 膜２２を除去することによってスタック型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００５８】
この様に、本発明の第２の実施の形態においても、最終工程に到るまでｎ型シリコン基板２１の裏面にＳｉＯ２ 膜２２設けているので、ＰＺＴ膜５２のストレスを圧縮方向に変えることができ、それによって、強誘電体キャパシタの電気特性の工程を経るごとの劣化を防止することができる。
【００５９】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、ＰＺＴ膜のストレス制御層として、ＳｉＯ２ 膜を用いているが、ＳｉＯ２ 膜に限られるものではなく、ＰＺＴ膜のストレスをｃｏｍｐｒｅｓｓｉｖｅ方向に変える働きを持つコントロール層であれば、他の膜種でも良いものである。
【００６０】
また、その膜厚も２μｍである必要は無く、ＰＺＴ膜のストレスをｃｏｍｐｒｅｓｓｉｖｅ方向に変える働きを持つのに十分な膜厚であれば、厚さは自由に選択することが出来る。
【００６１】
また、上記の各実施の形態においては、強誘電体膜をＰＺＴ（ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ ）で構成しているが、ＰＺＴに限られるものではなく、ＰＺＴにＬａを添加したＰＬＺＴ（Ｐｂ１−ｙ Ｌａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ ）等の他のＰｂ系ペロブスカイト強誘電体、即ち、Ｐｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （Ａは、Ｌａ，Ｃａ，Ｓｒ）を用いても良いものである。
【００６２】
また、上記の第１の実施の形態においては上部電極としてＰｔを用いているが、ＩｒＯｘ を用いても良いものであり、ＩｒＯｘ を用いた場合にも従来の構成では、キュリー点を超える熱処理工程において膜にかかるストレスが２７ＭＰａを超えるので効果があるものである。
【００６３】
また、上記の第２の実施の形態においては上部電極としてＩｒＯｘ を用いているが、Ｐｔを用いても良いものであり、さらに、本発明においては、ストレス制御膜を設けているので、上部電極としてはＰｔ，ＩｒＯｘ 以外の各種の導電材料を用いても良く、また、多層構造としても良いものである。
【００６４】
また、上記の各実施の形態においては、基板の裏面にストレス制御層を設けているが、原理的にはストレス制御層は必ずしも必要ではなく、層間絶縁膜及び配線層の材料及び成膜条件を制御して、少なくとも、キュリー点を超える熱処理を伴う工程が終了するまでは、強誘電体膜に２７ＭＰａを超えるストレスがかからないように制御すれば良い。
【００６５】
また、上記の各実施の形態においては、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置を前提に説明しているが、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。
【００６６】
また、上記の各実施の形態においては、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置或いは誘電体デバイス等の固体電子装置におけるキャパシタとして使用しても良いものであり、さらには、ディスクリートデバイスとしてのキャパシタとしても良いものである。
【００６７】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） Ｐｂ系ペロブスカイト強誘電体膜２が２７ＭＰａ以下の引張ストレス或いは圧縮ストレスを有することを特徴とするＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記２） 上記Ｐｂ系ペロブスカイト強誘電体膜２は正方晶構造であり、且つ、主配向が（００１）配向であることを特徴とする付記１記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記３） 上記Ｐｂ系ペロブスカイト強誘電体膜２が、ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ 或いはＰｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （但し、０＜ｘ，ｙ＜１、ＡはＬａ，Ｃａ，Ｓｒのいずれか）のいずれかであることを特徴とする付記２記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記４） 上記Ｐｂ系ペロブスカイト強誘電体膜２が強誘電体メモリのキャパシタ誘電体膜を構成することを特徴とする付記３記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記５） ウェハ４上にＰｂ系ペロブスカイト強誘電体膜２を成膜したのち、２７ＭＰａを超えた引張ストレスを有する状態で、前記Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないことを特徴とするＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
（付記６） 上記ウエハの裏面に、上記Ｐｂ系ペロブスカイト強誘電体膜２にかかるストレスを相殺するストレス制御膜５を付けた状態で、少なくともＰｂ系ペロブスカイト強誘電体膜２の成膜後のプロセスを行うことを特徴とする付記５記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
（付記７） 上記Ｐｂ系ペロブスカイト強誘電体膜２を、ＭＯＣＶＤ法によって成膜することを特徴とする付記５または６に記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
【００６８】
【発明の効果】
本発明によれば、少なくとも、キュリー点を超える熱処理を伴う工程が終了するまでは、強誘電体膜に２７ＭＰａを超える引張ストレスがかからないようにしているので、プロセスアウトまで大きな分極値を維持することができ、それによって、強誘電体メモリ装置をはじめとする強誘電体キャパシタを構成要素とする電子デバイスの信頼性の向上或いは特性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】ＰＺＴ（１００）／（００１）回折ピークの変化を示す説明図である。
【図３】ストレス印加実験の説明図である。
【図４】圧力を印加しない場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図５】５０ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図６】５００ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図７】本発明の第１の実施の形態のプレーナ型ＦｅＲＡＭの概略的断面図である。
【図８】本発明の第２の実施の形態のスタック型ＦｅＲＡＭの概略的断面図である。
【図９】従来のプレーナ型ＦｅＲＡＭの説明図である。
【符号の説明】
１ 下部電極
２ Ｐｂ系ペロブスカイト強誘電体膜
３ 上部電極
４ ウェハ
５ ストレス制御膜
６ 層間絶縁膜
１１ ウェハ
１２ 絶縁膜
１３ 下部電極
１４ ＰＺＴ膜
１５ 上部電極
１６ 上部電極
１７ ステージ
１８ 加熱ランプ
２１ ｎ型シリコン基板
２２ ＳｉＯ２ 膜
２３ ｐ型ウエル領域
２４ 素子分離酸化膜
２５ ゲート絶縁膜
２６ ゲート電極
２７ ｎ− 型ＬＤＤ領域
２８ サイドウォール
２９ ｎ＋ 型ドレイン領域
３０ ｎ＋ 型ソース領域
３１ 第１層間絶縁膜
３２ Ｗプラグ
３３ Ｗプラグ
３４ ＳｉＮ膜
３５ ＳｉＯ２ 膜
３６ 下部電極
３７ ＰＺＴ膜
３８ 上部電極
３９ 第２層間絶縁膜
４０ 局所内部配線
４１ 第３層間絶縁膜
４２ ビット線
４３ ワード線
４４ プレート線
５１ 下部電極
５２ ＰＺＴ膜
５３ 上部電極
５４ プレート線
【発明の属する技術分野】
本発明はＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法に関するものであり、特に、Ｐｂ系ペロブスカイト強誘電体膜のプロセス中の特性劣化を防止するための構成に特徴のあるＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有し、印加電圧の極性を反転すれば、 自発分極の極性も反転する。
【０００４】
この自発分極を検出することによって、情報を読み出すことができるため、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、 省電力で高速の書き込みができるという特長がある。
【０００５】
ところで、近年ＦｅＲＡＭにおいても微細化や低電圧化が要求されており、より大きな分極値が求められているが、正方晶構造を持つ強誘電体膜ＰＺＴは分極の方向が〈００１〉方向であるため、より大きな分極を得る為にはＰＺＴ膜を（００１）配向させることが必要である。
【０００６】
そして、近年ますます進む多層化プロセスにおいても強誘電体膜の劣化を抑えなければならないが、ＭＯＣＶＤ法を用いて強誘電体膜を成膜する際には、高温で強誘電体膜が結晶状態で成膜されることが多く、強誘電体膜の結晶化後に上部電極が成膜されるので、ここで、図９を参照して従来のＦｅＲＡＭの一例を説明する（例えば、特許文献１参照。）。
【０００７】
図９（ａ）参照
図９（ａ）は従来のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の所定領域にｐ型ウエル領域２３を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２４を形成したのち、素子形成領域にゲート絶縁膜２５を介してＷＳｉからなるゲート電極２６を形成し、このゲート電極２６をマスクとしてＡｓ等のイオンを注入することによってｎ− 型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２７を形成する。
【０００８】
次いで、全面にＳｉＯ２ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２８を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２ 膜等からなる第１層間絶縁膜３１を形成したのち、ｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３２，３３を形成する。
【０００９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３４及びＳｉＯ２ 膜３５を堆積させたのち、スパッタ法によって厚さが、例えば、２００ｎｍのＩｒからなる下部電極３６を形成し、次いで、例えば、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜３７を形成する。
【００１０】
次いで、再び、スパッタ法を用いてＰＺＴ膜３７上に厚さが、例えば、２００ｎｍのＩｒＯｘ からなる上部電極３８を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜３７が受けた損傷を回復したのち、上部電極３８乃至下部電極３６をパターニングすることによって強誘電体キャパシタを形成する。
【００１１】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９を設けたのち、Ｗプラグ３３に達するコンタクトホールを形成するとともに、上部電極３８に対するコンタクトホールを設け、次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）４０を形成する。
【００１２】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜４１を形成したのち、Ｗプラグ３２に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１３】
図９（ｂ）参照
図９（ｂ）は、図９（ａ）に示したメモリセルの等価回路図であり、ゲート電極２６はワード線４３に連なり、一方、強誘電体キャパシタは、ｎ＋ 型ソース領域２９と下部電極３６との間に接続され、下部電極３６は下部電極３６を構成するＩｒ配線層を介してプレート線（接地線）４４に接続されている。
また、この様なＲｅＲＡＭにおいては、ＩｒＯｘ に代えてＰｔによって上部電極を形成することも行われている。
【００１４】
【特許文献１】
特開２００１−７７３２８公報
【００１５】
【発明が解決しようとする課題】
しかし、（００１）配向を持つ正方晶ＰＺＴ膜は（１１１）配向を持つＰＺＴ膜等と比べてもプロセス劣化が大きく、大きな分極値をプロセスアウトまで維持できない問題があり、Ｐｔ上部電極の場合もＩｒＯｘ 上部電極の場合も同様である。
【００１６】
したがって、本発明は、大きな分極値をプロセスアウトまで維持することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号１，３，６は、夫々下部電極、上部電極、及び、層間絶縁膜である。
図１参照
上記の目的を達成するために、本発明は、Ｐｂ系ペロブスカイト強誘電体膜２を有する固体電子装置において、Ｐｂ系ペロブスカイト強誘電体膜２が２７ＭＰａ以下の引張ストレス或いは圧縮ストレスを有することを特徴とする。
【００１８】
この様に、２７ＭＰａ以下の引張（ｔｅｎｓｉｌｅ）ストレス或いは圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスを有するＰｂ系ペロブスカイト強誘電体膜２は、強誘電−常誘電相転移温度（キュリー温度）を通過しても強誘電−常誘電相転移を起こさないので、プロセス劣化が少なく、優れた残留分極を維持することができる。
【００１９】
この場合のＰｂ系ペロブスカイト強誘電体膜２は菱面体構造より正方晶構造が好適であり、且つ、主配向を正方晶構造の分極方向である（００１）配向とすることが必要となる。
なお、菱面体構造か正方晶構造かは、ＰＺＴを構成するＺｒ／Ｔｉ比で決定されるものであり、Ｔｉが多くなると正方晶構造となる。
【００２０】
また、このようなＰｂ系ペロブスカイト強誘電体膜２としては、ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ 或いはＰｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （但し、０＜ｘ，ｙ＜１、ＡはＬａ，Ｃａ，Ｓｒのいずれか）が典型的なものである。
【００２１】
また、このようなＰｂ系ペロブスカイト強誘電体膜２の用途としては、強誘電体メモリのキャパシタ誘電体膜２が典型的なものである。
【００２２】
また、本発明は、Ｐｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法において、ウェハ４上にＰｂ系ペロブスカイト強誘電体膜２を成膜したのち、２７ＭＰａを超えたストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないことを特徴とする。
【００２３】
２７ＭＰａを超えた引張ストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加した場合、主配向が（００１）配向から（１００）配向に変化し、電気的特性が劣化するので、２７ＭＰａを超えた引張ストレスを有する状態で、Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないようにプロセスを構成する必要がある。
即ち、キュリー温度以上の温度を印加する場合には、圧縮ストレス或いは２７ＭＰａ以下の引張ストレスが印加されるようにすれば良い。
【００２４】
圧縮ストレス或いは２７ＭＰａ以下の引張ストレスが印加されるようにするためには、ウエハの裏面にＰｂ系ペロブスカイト強誘電体膜２にかかるストレスを相殺するストレス制御膜５を設ければ良い。
【００２５】
また、このようなプロセスは、Ｐｂ系ペロブスカイト強誘電体膜２を、ＭＯＣＶＤ法によって成膜する場合に特に重要となる。
【００２６】
【発明の実施の形態】
ここで、本発明の第１の実施の形態の強誘電体キャパシタの製造工程を説明する前に、図２乃至図６を参照してキュリー温度を超える熱処理におけるＰＺＴ膜にかかるストレスと配向変化の相関を説明する。
【００２７】
上記の課題に基づいて、本発明者が鋭意研究した結果、多層化プロセスにおける加熱処理工程において、降温時に高温側からＰＺＴの強誘電−常誘電相転移温度（キュリー温度）を過ぎる時に相転移が発生し、それによって、分極値が低下するとの結論に至った。
【００２８】
ウェハ上に下部電極、ＰＺＴ膜、及び、ＸＲＤ（Ｘ線回折）測定用の大きな上部電極と、電気測定用の小さな上部電極を形成し、ＰＺＴ膜をパターニングすることなくダメージ回復の６５０℃における１時間のアニールを行った後にＰＺＴ膜の残留分極を測定したところ、ＩｒＯｘ 上部電極の場合には２０μＣ／ｃｍ２ 程度であり、Ｐｔ上部電極の場合には、６μＣ／ｃｍ２ 程度であった。
【００２９】
そこで、上部電極にＰｔを用いた試料で電気特性が大きく劣化している原因を調査するために、ＸＲＤ測定を用いてＰＺＴ（１００）／（００１）回折ピークを測定した。
【００３０】
図２参照
図２は、ＸＲＤ測定の結果を示す図であり、上部電極にＰｔを用いた試料では、６５０℃，１時間のアニールをすることで、ＰＺＴの配向が、分極に寄与する（００１）から（１００）に変わっており、これが電気特性劣化の原因と考えられる。
【００３１】
一方、上部電極にＩｒＯｘ を用いた試料では、この様な現象は観測されていない。
これは、ＰＺＴ膜にかかるストレスが両試料で異なっており、アニールをして高温側から強誘電−常誘電相転移温度、即ち、キュリー点を過ぎる時に、上部電極にＰｔを用いた試料のＰＺＴ膜には、より（１００）配向が安定になるようなストレスがかかっていると考えられる。
【００３２】
そこで、両試料のＰＺＴにかかるストレスを比較したところ、どちらも引張（ｔｅｎｓｉｌｅ）ストレスであったが、上部電極にＩｒＯｘ を用いた試料では２３ＭＰａであるのに対して、上部電極にＰｔを用いた試料では３５ＭＰａであった。
【００３３】
図３（ａ）及び（ｂ）参照
次に、図３に示すように小径のステージ１７上に上述の様に絶縁膜１２を介して下部電極１３、ＰＺＴ膜１４、ＸＲＤ測定用の上部電極１５、及び、電気的測定用の上部電極１６を形成したウェハ１１を載置・固定し、ウェハの周囲に圧力を印加し強制的にＰＺＴ膜１４にストレスを印加した状態で加熱ランプ１８によってランプアニールする実験を行った。
なお、図３（ａ）の場合は、引張（ｔｅｎｓｉｌｅ）ストレスであり、図３（ｂ）の場合は、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスである。
【００３４】
ＰＺＴ膜１４にかかるストレスを変えながら上記の現象が起こらないストレスを調べた結果、２７ＭＰａ以下の引張ストレスでは問題ないことが分った。
なお、ここで言う引張（ｔｅｎｓｉｌｅ）ストレスとは、膜の結晶格子が基板面内方向に伸ばされて、基板面垂直方向に縮んでいる状態を言い、一方、圧縮（ｃｏｍｐｒｅｓｓｉｖｅ）ストレスとは、その反対方向のストレスを言う。
【００３５】
次に、電気特性劣化の原因であるＰＺＴ膜の（００１）から（１００）への配向変化が可逆か不可逆か調べるために、図３に示すように強制的にＰＺＴ膜１４にストレスを印加した状態でランプアニールする実験を行った。
【００３６】
まず、上述の試料に強制ストレスを印加する前に、温度変化だけでこの配向状態が安定であるか調べるために、初期状態と、一度キュリー温度以上の５５０℃に持っていき再度室温に戻した状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００３７】
図４参照
図４は、圧力を印加しない場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、温度変化だけではＰＺＴ膜１４の配向変化は起こらず、現在の状態が安定であることが分かる。
なお、この場合、（１００）／（００１）回折ピークより変化が見やすい（２００）／（００２）回折ピークで調べたものである。
【００３８】
次に、ＰＺＴ膜１４に強制的にストレスを印加してｔｅｎｓｉｌｅ方向に５０ＭＰａかかるようにした状態で、一度キュリー温度以上の５５０℃に持っていき、再度室温に戻してストレス印加をなくした状態のＰＺＴ膜と初期状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００３９】
図５参照
図５は、５０ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、ＰＺＴ膜１４に引張ストレスを印加することで、簡単にＰＺＴ膜１４の配向は（００１）から（１００）へと変化した。
【００４０】
さらに、ＰＺＴ膜１４に強制的にストレスを印加してｃｏｍｐｒｅｓｓｉｖｅ方向に５００ＭＰａかかるようにした状態で、一度キュリー温度以上の５５０℃に持っていき、再度室温に戻してストレス印加をなくした状態のＰＺＴ膜と初期状態のＰＺＴ膜のＰＺＴ（２００）／（００２）回折ピークを比較した。
【００４１】
図６参照
図６は、５００ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す図であり、ＰＺＴ膜１４に先程の１０倍である５００ＭＰａを圧縮ストレスとして印加しても、ＰＺＴ膜１４の配向は（１００）から（００１）へと変化しなかった。
【００４２】
即ち、実験に使用したＰＺＴ膜の主配向は（００１）であるが、アニールの前後で（１００）配向成分が変化していないので、ＰＺＴ膜の配向は（１００）から（００１）へと変化しなかったことが分かる。
仮に、（１００）から（００１）へと変化した場合には、アニール後に（１００）配向成分が減り、（００１）配向成分が増加した強度曲線が得られる。
【００４３】
このことは、ＰＺＴ膜の配向変化は（００１）から（１００）への一方通行であり、一度ＰＺＴ膜にストレスがかかった状態で熱処理を伴う工程を行うことにより配向が（００１）から（１００）に変化してしまうと元に戻らず、工程を経るごとにどんどん電気特性が劣化していくと考えられる。
【００４４】
この事情はＩｒＯｘ 上部電極の場合も同様であり、上述のようにダメージ回復の６５０℃，１時間のアニール直後におけるストレスは２３ＭＰａの引張ストレスであり、２７ＭＰａ以下の条件を満たしているが、最終工程までには２７ＭＰａ以上の引張ストレスになってしまう。
【００４５】
実際のキャパシタは図９に示すように、さらに多くの膜が積層され、多くの膜の積層の度にＰＺＴ膜にかかるストレスが変化するので、以上の結果からは、プロセスアウト（最終工程）まで、ＰＺＴ膜に２７ＭＰａの引張ストレスがかからないように成膜条件等を制御すれば良い。
【００４６】
しかし、最終工程までＰＺＴ膜にかかる引張ストレスを２７ＭＰａ以下に維持することは、製造コスト等を考慮した場合には現実的には困難であるので、以下において、図７を参照して、本発明の具体的な第１の実施の形態を説明する。
【００４７】
図７参照
図７は本発明の第１の実施の形態のプレーナ型ＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板２１の裏面に厚さが、例えば、２μｍのストレス制御用のＳｉＯ２ 膜２２を形成したのち、表面側の所定領域にｐ型ウエル領域２３を形成するとともに、ｎ型シリコン基板２１を選択酸化することによって素子分離酸化膜２４を形成し、次いで、素子形成領域にゲート絶縁膜２５を介してＷＳｉからなるゲート電極２６を形成し、このゲート電極２６をマスクとしてＡｓ等のイオンを注入することによってｎ− 型ＬＤＤ領域２７を形成する。
【００４８】
次いで、全面にＳｉＯ２ 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール２８を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２ 膜からなる第１層間絶縁膜３１を形成したのち、ｎ＋ 型ドレイン領域２９及びｎ＋ 型ソース領域３０に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ３２，３３を形成する。
【００４９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜３４及びＳｉＯ２ 膜３５を堆積させたのち、スパッタ法によって厚さが、例えば、２００ｎｍのＩｒからなる下部電極３６を形成し、次いで、例えば、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜３７を形成する。
【００５０】
次いで、再び、スパッタ法を用いてＰＺＴ膜３７上に厚さが、例えば、２００ｎｍのＰｔからなる上部電極３８を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜３７が受けた損傷を回復したのち、上部電極３８乃至下部電極３６をパターニングすることによって強誘電体キャパシタを形成する。
【００５１】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９を設けたのち、Ｗプラグ３３に達するコンタクトホールを形成するとともに、上部電極３８に対するコンタクトホールを設け、次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線４０を形成する。
【００５２】
最後に、全面に厚さが、例えば、１．５μｍのＴＥＯＳ−ＮＳＧ膜を堆積させたのちＣＭＰ（化学機械研磨）法によって平坦化して第３層間絶縁膜４１としたのち、Ｗプラグ３２に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成するとともに、ｎ型シリコン基板２１の裏面に設けたＳｉＯ２ 膜２２を除去することによってプレーナ型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００５３】
この様に、本発明の第１の実施の形態においては、最終工程に到るまでｎ型シリコン基板２１の裏面にＳｉＯ２ 膜２２設けているので、ＰＺＴ膜３７のストレスを圧縮方向に変えることができ、それによって、強誘電体キャパシタの電気特性の工程を経るごとの劣化を防止することができる。
【００５４】
次に、図８を参照して、本発明の第２の実施の形態のスタック型ＦｅＲＡＭを説明するが、この場合には、ｎ＋ 型ソース領域に接続するＷプラグに直接接するように強誘電体キャパシタを積層させたものであり、その他の構成は上述の第１の実施の形態のプレーナ型のＦｅＲＡＭと同様であるので、強誘電体キャパシタの構成のみ説明する。
【００５５】
図８参照
図８は、本発明の第２の実施の形態のスタック型ＦｅＲＡＭを強誘電体キャパシタ部の概略的断面図であり、上述の第１の実施の形態と全く同様にＷプラグ３２，３３を形成したのち、スパッタ法によってＩｒ膜を堆積させて厚さが、例えば、２００ｎｍのＩｒからなる下部電極５１を形成し、次いで、ＭＯＣＶＤ法を用いて、６２０℃において、厚さが、例えば、１２０ｎｍのＺｒ／Ｔｉ＝４０／６０組成の正方晶構造のＰＺＴ膜５２を形成する。
【００５６】
次いで、再び、スパッタ法を用いてＰＺＴ膜５２上に厚さが、例えば、２００ｎｍのＩｒＯｘ からなる上部電極５３を形成したのち、大気圧酸素雰囲気中において６５０℃で１時間程度の熱処理を行なってＰＺＴ膜５２が受けた損傷を回復したのち、上部電極５３乃至下部電極５１をパターニングすることによって強誘電体キャパシタを形成する。
【００５７】
次いで、全面に薄いＡｌ２ Ｏ３ からなる第２層間絶縁膜３９及び厚さが、例えば、１．５μｍのＴＥＯＳ−ＮＳＧ膜を順次堆積させたのちＣＭＰ法によって平坦化して第３層間絶縁膜４１としたのち、Ｗプラグ３２及び上部電極５３に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ＋ 型ドレイン領域２９に接続するビット線４２を形成するとともに、上部電極５３に接続するプレート線５４を形成し、最後に、ｎ型シリコン基板２１の裏面に設けたＳｉＯ２ 膜２２を除去することによってスタック型のＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００５８】
この様に、本発明の第２の実施の形態においても、最終工程に到るまでｎ型シリコン基板２１の裏面にＳｉＯ２ 膜２２設けているので、ＰＺＴ膜５２のストレスを圧縮方向に変えることができ、それによって、強誘電体キャパシタの電気特性の工程を経るごとの劣化を防止することができる。
【００５９】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、ＰＺＴ膜のストレス制御層として、ＳｉＯ２ 膜を用いているが、ＳｉＯ２ 膜に限られるものではなく、ＰＺＴ膜のストレスをｃｏｍｐｒｅｓｓｉｖｅ方向に変える働きを持つコントロール層であれば、他の膜種でも良いものである。
【００６０】
また、その膜厚も２μｍである必要は無く、ＰＺＴ膜のストレスをｃｏｍｐｒｅｓｓｉｖｅ方向に変える働きを持つのに十分な膜厚であれば、厚さは自由に選択することが出来る。
【００６１】
また、上記の各実施の形態においては、強誘電体膜をＰＺＴ（ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ ）で構成しているが、ＰＺＴに限られるものではなく、ＰＺＴにＬａを添加したＰＬＺＴ（Ｐｂ１−ｙ Ｌａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ ）等の他のＰｂ系ペロブスカイト強誘電体、即ち、Ｐｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （Ａは、Ｌａ，Ｃａ，Ｓｒ）を用いても良いものである。
【００６２】
また、上記の第１の実施の形態においては上部電極としてＰｔを用いているが、ＩｒＯｘ を用いても良いものであり、ＩｒＯｘ を用いた場合にも従来の構成では、キュリー点を超える熱処理工程において膜にかかるストレスが２７ＭＰａを超えるので効果があるものである。
【００６３】
また、上記の第２の実施の形態においては上部電極としてＩｒＯｘ を用いているが、Ｐｔを用いても良いものであり、さらに、本発明においては、ストレス制御膜を設けているので、上部電極としてはＰｔ，ＩｒＯｘ 以外の各種の導電材料を用いても良く、また、多層構造としても良いものである。
【００６４】
また、上記の各実施の形態においては、基板の裏面にストレス制御層を設けているが、原理的にはストレス制御層は必ずしも必要ではなく、層間絶縁膜及び配線層の材料及び成膜条件を制御して、少なくとも、キュリー点を超える熱処理を伴う工程が終了するまでは、強誘電体膜に２７ＭＰａを超えるストレスがかからないように制御すれば良い。
【００６５】
また、上記の各実施の形態においては、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置を前提に説明しているが、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。
【００６６】
また、上記の各実施の形態においては、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置或いは誘電体デバイス等の固体電子装置におけるキャパシタとして使用しても良いものであり、さらには、ディスクリートデバイスとしてのキャパシタとしても良いものである。
【００６７】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） Ｐｂ系ペロブスカイト強誘電体膜２が２７ＭＰａ以下の引張ストレス或いは圧縮ストレスを有することを特徴とするＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記２） 上記Ｐｂ系ペロブスカイト強誘電体膜２は正方晶構造であり、且つ、主配向が（００１）配向であることを特徴とする付記１記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記３） 上記Ｐｂ系ペロブスカイト強誘電体膜２が、ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ 或いはＰｂ１−ｙ Ａｙ Ｚｒｘ Ｔｉ１−ｘ Ｏ３ （但し、０＜ｘ，ｙ＜１、ＡはＬａ，Ｃａ，Ｓｒのいずれか）のいずれかであることを特徴とする付記２記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記４） 上記Ｐｂ系ペロブスカイト強誘電体膜２が強誘電体メモリのキャパシタ誘電体膜を構成することを特徴とする付記３記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置。
（付記５） ウェハ４上にＰｂ系ペロブスカイト強誘電体膜２を成膜したのち、２７ＭＰａを超えた引張ストレスを有する状態で、前記Ｐｂ系ペロブスカイト強誘電体膜２のキュリー温度以上の温度を印加しないことを特徴とするＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
（付記６） 上記ウエハの裏面に、上記Ｐｂ系ペロブスカイト強誘電体膜２にかかるストレスを相殺するストレス制御膜５を付けた状態で、少なくともＰｂ系ペロブスカイト強誘電体膜２の成膜後のプロセスを行うことを特徴とする付記５記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
（付記７） 上記Ｐｂ系ペロブスカイト強誘電体膜２を、ＭＯＣＶＤ法によって成膜することを特徴とする付記５または６に記載のＰｂ系ペロブスカイト強誘電体膜２を有する固体電子装置の製造方法。
【００６８】
【発明の効果】
本発明によれば、少なくとも、キュリー点を超える熱処理を伴う工程が終了するまでは、強誘電体膜に２７ＭＰａを超える引張ストレスがかからないようにしているので、プロセスアウトまで大きな分極値を維持することができ、それによって、強誘電体メモリ装置をはじめとする強誘電体キャパシタを構成要素とする電子デバイスの信頼性の向上或いは特性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】ＰＺＴ（１００）／（００１）回折ピークの変化を示す説明図である。
【図３】ストレス印加実験の説明図である。
【図４】圧力を印加しない場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図５】５０ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図６】５００ＭＰａの圧力を印加した場合のＰＺＴ（２００）／（００２）回折ピークの変化を示す説明図である。
【図７】本発明の第１の実施の形態のプレーナ型ＦｅＲＡＭの概略的断面図である。
【図８】本発明の第２の実施の形態のスタック型ＦｅＲＡＭの概略的断面図である。
【図９】従来のプレーナ型ＦｅＲＡＭの説明図である。
【符号の説明】
１ 下部電極
２ Ｐｂ系ペロブスカイト強誘電体膜
３ 上部電極
４ ウェハ
５ ストレス制御膜
６ 層間絶縁膜
１１ ウェハ
１２ 絶縁膜
１３ 下部電極
１４ ＰＺＴ膜
１５ 上部電極
１６ 上部電極
１７ ステージ
１８ 加熱ランプ
２１ ｎ型シリコン基板
２２ ＳｉＯ２ 膜
２３ ｐ型ウエル領域
２４ 素子分離酸化膜
２５ ゲート絶縁膜
２６ ゲート電極
２７ ｎ− 型ＬＤＤ領域
２８ サイドウォール
２９ ｎ＋ 型ドレイン領域
３０ ｎ＋ 型ソース領域
３１ 第１層間絶縁膜
３２ Ｗプラグ
３３ Ｗプラグ
３４ ＳｉＮ膜
３５ ＳｉＯ２ 膜
３６ 下部電極
３７ ＰＺＴ膜
３８ 上部電極
３９ 第２層間絶縁膜
４０ 局所内部配線
４１ 第３層間絶縁膜
４２ ビット線
４３ ワード線
４４ プレート線
５１ 下部電極
５２ ＰＺＴ膜
５３ 上部電極
５４ プレート線
Claims (5)
- Ｐｂ系ペロブスカイト強誘電体膜が２７ＭＰａ以下の引張ストレス或いは圧縮ストレスを有することを特徴とするＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置。
- 上記Ｐｂ系ペロブスカイト強誘電体膜は正方晶構造であり、且つ、主配向が（００１）配向であることを特徴とする請求項１記載のＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置。
- ウェハ上にＰｂ系ペロブスカイト強誘電体膜を成膜したのち、２７ＭＰａを超えた引張ストレスを有する状態で、前記Ｐｂ系ペロブスカイト強誘電体膜のキュリー温度以上の温度を印加しないことを特徴とするＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置の製造方法。
- 上記ウエハの裏面に、上記Ｐｂ系ペロブスカイト強誘電体膜にかかるストレスを相殺するストレス制御膜を付けた状態で、少なくともＰｂ系ペロブスカイト強誘電体膜の成膜後のプロセスを行うことを特徴とする請求項３記載のＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置の製造方法。
- 上記Ｐｂ系ペロブスカイト強誘電体膜を、ＭＯＣＶＤ法によって成膜することを特徴とする請求項３または４に記載のＰｂ系ペロブスカイト強誘電体膜を有する固体電子装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004146551A true JP2004146551A (ja) | 2004-05-20 |
Family
ID=32455066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002309165A Pending JP2004146551A (ja) | 2002-10-24 | 2002-10-24 | Ｐｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004146551A (ja) |
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