JPH0878636A - キャパシタを有する半導体装置の製造方法 - Google Patents

キャパシタを有する半導体装置の製造方法

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JPH0878636A
JPH0878636A JP6207033A JP20703394A JPH0878636A JP H0878636 A JPH0878636 A JP H0878636A JP 6207033 A JP6207033 A JP 6207033A JP 20703394 A JP20703394 A JP 20703394A JP H0878636 A JPH0878636 A JP H0878636A
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JP
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film
forming
dielectric
substrate
lower electrode
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JP6207033A
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English (en)
Inventor
Kazuaki Takai
一章 高井
Hideyuki Noshiro
英之 能代
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 (修正有) 【目的】 ゾルゲル法を用いてキャパシタ誘電体膜を形
成する半導体装置の製造方法に関し、リーク電流が少な
い半導体装置を作成することのできる製造方法を提供す
る。 【構成】 基板上に下部電極2を形成する工程と、有機
誘電体原料を有機溶媒に溶解した液体状原料を下部電極
上に塗布し、誘電体膜3を形成する工程と、前記誘電体
膜を揮発成分が蒸発する温度より高く、かつ誘電体が結
晶化する温度より低い温度で仮焼成する工程と、前記誘
電体膜上に上部電極4を形成する工程と、前記上部電極
を形成した基板を前記誘電体が結晶化する温度以上の温
度で本焼成する工程とを含む半導体装置の製造方法が提
供される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、キャパシタを有する半
導体装置の製造方法に関し、特にゾルゲル法を用いてキ
ャパシタ誘電体膜を形成する半導体装置の製造方法に関
する。
【0002】ここで、「ゾルゲル法」とは、有機金属を
有機溶媒中に溶解した原料(必ずしもゾルないしゲルに
なっていることを要しないが、通例に従い、これをゾル
ゲル原料と呼ぶ)を基板上に塗布し、その後アニールを
行なって結晶化した膜を得る成膜法である。一般に、ア
ニールはゾルゲル原料から有機溶媒および有機基が蒸発
する温度より高く、かつ結晶化が生じる温度よりも低い
温度でアニールを行なう仮焼成と膜が結晶化する温度以
上でアニールを行なう本焼成とを組み合わせて行なう。
【0003】
【従来の技術】半導体装置において、キャパシタはDR
AMやノイズフィルタ等のフィルタ回路に用いられてい
る。近年、半導体集積回路装置の微細化に伴い、キャパ
シタも微細化が求められている。
【0004】狭い面積で高い容量を実現するため、比誘
電率の高い誘電体材料を用いたキャパシタを半導体装置
に集積化することが研究されている。このため、半導体
基板上に高品質の誘電体膜を成膜する技術の開発が望ま
れている。
【0005】高誘電率薄膜は、スパッタリング、CV
D、MBE、ゾルゲル法等で成膜される。特に、ゾルゲ
ル法は低コストで高いスループットを実現できる成膜法
であり、近年注目を集めている。
【0006】図7を参照して、従来技術によるゾルゲル
法の誘電体膜成膜技術を説明する。図7(A)に示すよ
うに、Si基板51上に、たとえば厚さ約100nmの
Ta膜52と厚さ約100nmのPt膜53とを積層す
る。Ta膜52は主にPt膜の下地に対する密着性を向
上させる機能を有する。Pt膜53が主に下部電極の役
割を果たす。この下部電極53上に誘電体原料の有機化
合物を有機溶媒中に溶解したゾルゲル原料をスピン塗布
し、誘電体層54を作成する。なお、この段階では誘電
体層54は誘電体原料の有機化合物であり、目的とする
高誘電率の誘電体とはなっていない。
【0007】図7(B)に示すように、基板51を加熱
し、誘電体層54からまず有機溶媒を蒸発させ、さらに
誘電体原料の有機化合物の有機基を離脱させる。十分高
温で焼成すると、誘電体原料の結晶化が進み、誘電体層
54は結晶化し、高い誘電率を有する誘電体層54aに
変化する。しかし、結晶化する際、誘電体層54a内で
結晶粒が成長し、誘電体層は結晶粒の集合となってしま
う。
【0008】結晶粒の集合となった誘電体層54aは、
図に示すように、大小の結晶粒の集合であり、表面が凹
凸状になってしまう。すなわち、厚さが不均一な誘電体
層が形成されている。
【0009】図7(C)に示すように、誘電体層54a
表面上に上部電極55を成膜する。図に示すように、誘
電体層54aは厚さが不均一であり、上部電極55は下
部電極52と種々の距離で対向する。したがって、上部
電極55と下部電極53間の距離が短い所でリーク電流
が生じやすい。このようにして作成したキャパシタのリ
ーク電流が大きくなってしまう。
【0010】
【発明が解決しようとする課題】従来技術によれば、半
導体基板上に高誘電率薄膜を用いたキャパシタを作成す
ると、キャパシタのリーク電流が大きくなりやすい。
【0011】本発明の目的は、リーク電流が少ない半導
体装置を作成することのできる製造方法を提供すること
である。
【0012】
【課題を解決するための手段】本発明の一観点によれ
ば、基板上に下部電極を形成する工程と、有機誘電体原
料を有機溶媒に溶解した液体状原料下部電極上に塗布
し、誘電体膜を形成する工程と、前記誘電体膜を揮発成
分が蒸発する温度より高く、かつ誘電体が結晶化する温
度より低い温度で仮焼成する工程と、前記誘電体膜上に
上部電極を形成する工程と、前記上部電極を形成した基
板を前記誘電体が結晶化する温度以上の温度で本焼成す
る工程とを含む半導体装置の製造方法が提供される。
【0013】本発明の他の観点によれば、基板上に、厚
さ1−20nmのTiまたはTaの密着膜を形成する工
程と、前記密着膜上にPt下部電極膜を形成する工程
と、前記下部電極膜上にゾルゲル法により誘電体膜を形
成する工程と、前記誘電体膜上に上部電極を形成する工
程とを含む半導体装置の製造方法が提供される。
【0014】本発明のさらに他の観点によれば、基板の
表面および裏面上にTiまたはTaの密着膜を形成する
工程と、基板表面の密着膜上にPt下部電極膜を形成す
る工程と、前記下部電極膜上にゾルゲル法により誘電体
膜を形成する工程と、前記誘電体膜上に上部電極を形成
する工程とを含む半導体装置の製造方法が提供される。
【0015】本発明の他の観点によれば、基板表面を粗
面化する工程と、前記粗面化した基板表面上にPt下部
電極膜を形成する工程と、前記下部電極膜上にゾルゲル
法により誘電体膜を形成する工程と、前記誘電体膜上に
上部電極を形成する工程とを含む半導体装置の製造方法
が提供される。
【0016】本発明の他の観点によれば、基板上にTi
またはTaの密着膜を形成する工程と、前記密着膜上に
Pt下部電極膜を形成する工程と、前記下部電極膜上に
ゾルゲル法により第1誘電体膜を形成する工程であっ
て、同時に前記密着膜を完全に酸化する工程と、前記第
1誘電体膜上にさらにゾルゲル法により第2誘電体膜を
形成する工程と、前記第1誘電体膜、第2誘電体膜を含
む誘電体膜上に上部電極を形成する工程とを含む半導体
装置の製造方法が提供される。
【0017】本発明の他の観点によれば、基板上にTi
酸化物またはTa酸化物の密着層を形成する工程と、前
記密着膜上にPt下部電極膜を形成する工程と、前記下
部電極膜上にゾルゲル法により誘電体膜を形成する工程
と、前記誘電体膜上に上部電極を形成する工程とを含む
半導体装置の製造方法が提供される。
【0018】
【作用】本発明者らは、従来技術によるキャパシタのリ
ークが大きくなる原因は、(1)従来知られていた誘電
体層結晶化の際の結晶粒の成長により表面凹凸のみでな
く、(2)基板と下部電極の密着を保つためのTaもし
くはTi層がアニールの際酸化され、基板が反ってしま
い、そのため誘電体層にひび割れが生じることにもある
ことを見出した。
【0019】誘電体膜を形成した後、仮焼成を行ない、
本焼成を行なう前に上部電極を形成することにより、本
焼成における誘電体膜の結晶化が上部電極によって規制
され、焼成後の誘電体膜の表面が平滑化される。厚さが
均一化された誘電体膜が形成できるため、リーク電流が
減少する。
【0020】基板と下部電極間に挟まれる密着膜の厚さ
を制限することにより、密着膜が酸化した時の体積膨張
が制限され、基板の反りが低減する。このため、下部電
極上に形成する誘電体膜のひび割れが低減し、リーク電
流が低減する。
【0021】密着膜を基板の表面および裏面上に形成す
ることにより、密着膜が酸化した時に発生する応力が基
板の両面で生じ、基板の反りが低減する。したがって、
誘電体膜の反りも低減し、リーク電流が低減する。
【0022】基板表面を粗面化し、密着膜を設けず、直
接下部電極を形成することにより、基板の反りを低減す
ることができる。粗面化により下部電極と基板との密着
力が増し、下部電極剥離の問題は減少する。このように
して、リーク電流を低減することができる。
【0023】下部電極上にゾルゲル法により第1誘電体
膜を形成し、密着膜を完全に酸化することにより、基板
の反りを発生させてしまう。第1誘電体膜の上に、さら
にゾルゲル法により第2誘電体膜を形成すると、基板は
もはや大きな変形(反り)を生じず、第2誘電体膜に発
生する割れは減少する。このため、リーク電流を減少す
ることができる。
【0024】密着膜として、初めから酸化物を堆積する
ことにより、密着膜が酸化することによる体積膨張を回
避することができる。したがって、基板の反りが防止さ
れ、リーク電流が低減する。
【0025】
【実施例】図1(A)−1(C)を参照して、本発明の
実施例によるキャパシタを有する半導体装置の製造方法
を説明する。
【0026】図1(A)に示すように、基板1の上に下
部電極2を形成し、その上に有機誘電体原料を有機溶媒
に溶解したゾルゲル液をスピン塗布し、誘電体層3を形
成する。
【0027】なお、基板1としては、Si基板11の表
面上にSi酸化膜12を形成したものや、Si酸化膜1
2の存在しないSi基板を用いることができる。下部電
極2は、酸化ルテニウムRuO2 、酸化イリジウムIr
2 等の導電性酸化物やPt等の耐酸化性金属を用いる
ことができる。誘電体層3は、チタン酸ストロンチウム
(ST)、チタン酸ストロンチウムバリウム(BS
T)、チタン酸ジルコン酸鉛(PZT)、チタン酸ジル
コン酸鉛ランタン(PLZT)等を用いることができ
る。誘電体層3のスピン塗布後、仮焼成を行ない、揮発
成分を蒸発させる。なお、一回のスピン塗布、仮焼成に
よっては十分な膜厚の誘電体層を得られない場合は、ス
ピン塗布、仮焼成を必要回数繰り返す。
【0028】図1(B)に示すように、仮焼成した誘電
体層3の上に上部電極4を形成する。上部電極4も、下
部電極と同様の材料で形成することができる。図1
(C)に示すように、上部電極4を形成した後、基板を
加熱し、本焼成を行なう。仮焼成した誘電体層3は、こ
の本焼成によって結晶化するが、上面を上部電極4によ
って覆われているため、結晶化による原子、分子の移動
が制約され、上面は平坦なまま保たれる。このような仮
焼成、本焼成をどのような条件で行なえばよいかを調べ
るため、以下に述べる実験を行なった。
【0029】図2を参照して焼成による誘電体膜の変化
の様子を説明する。図2(A)は、ゾルゲル原料を加熱
すると、その重量がどのように変化するかを示したグラ
フである。横軸にアニール温度を℃で示し、縦軸に重量
変化を%で示す。重量変化が−10%とは、ゾルゲル原
料の重量が10%減少することを示す。
【0030】図中曲線aに示すように、アニール温度が
高くなれば、重量変化の絶対値は増大し、ゾルゲル原料
の重量は減少する。まず、常温から120℃程度の温度
領域においては、曲線a1に示すように、重量は温度の
増加と共に急激に減少する。これはゾルゲル原料中の有
機溶媒が蒸発することによるものと考えられる。
【0031】アニール温度が120℃から240℃程度
の領域においては、曲線a2に示すように、温度変化に
対する重量変化は緩やかになっている。これは、有機溶
媒がほぼ蒸発し尽くし、有機金属の有機基は未だ脱離し
にくい温度領域であるためと考えられる。
【0032】アニール温度が約300℃程度以上になる
と、曲線a3に示すように、重量変化は再び大きくな
る。この温度領域においては、有機金属の有機基が脱離
するためと考えられる。
【0033】約320℃以上の温度領域においては、曲
線a4に示すように、重量変化は極めて小さくなる。こ
の温度領域においては、有機溶媒および有機金属の有機
基がほぼ脱離し終わり、アニールによって蒸発する成分
が減少するためと考えられる。
【0034】図2(B)は、アニール温度と比誘電率の
関係を示すグラフである。横軸はアニール温度を℃で示
し、縦軸は比誘電率を示す。図に示すように、アニール
温度が650℃を越えると、比誘電率は著しく増大を始
める。アニール温度が700℃以上では、比誘電率の増
大傾向は幾分弱まる。
【0035】図2(A)、(B)から判るように、仮焼
成としては結晶化を生じない650℃以下の温度で、か
つ揮発成分は蒸発させる約300℃以上の温度が好まし
い。より好ましくは、約320℃以上、約650℃以下
の温度で仮焼成を行なう。本焼成は、結晶化を積極的に
促進する650℃以上の温度、さらに好ましくは700
℃以上の温度とすることが好ましい。本焼成の上限温度
は、半導体装置の他の構成要素によって定まる場合が多
い。たとえば、下部電極の劣化を抑えるためには、85
0℃以下とすることが好ましい。
【0036】なお、この結果は高純度化学株式会社製の
BST用ゾルゲル原料を用いた場合のものである。よっ
て、ゾルゲル原料を変更することにより、仮焼成および
本焼成の適切な温度範囲は変わる可能性がある。しか
し、今回と同様の方法を用いることにより、適切な温度
範囲を決定することができる。
【0037】本実施例の効果を確認するため、サンプル
を作成してリーク電流を測定した。Si基板11として
は、(001)面を有するSi基板を用い、この上に熱
酸化によって200nmの酸化膜12を形成した。下部
電極2としては、厚さ100nmのTa膜と厚さ100
nmのPt膜を積層した。なお、下部電極としての機能
を果たすのはPt膜であり、Ta膜は下地の酸化膜12
とPt膜との密着性を向上させるために用いる密着膜と
して機能する。
【0038】下部電極2上にBa0.7 Sr0.3 TiO3
を形成するためのゾルゲル原料をスピンコート法で塗布
した。このゾルゲル原料は、Ba、Sr、Tiの有機金
属を有機溶媒に溶かしたもので、高純度化学株式会社よ
り入手可能なものである。組成は、Ba:Sr:Ti=
0.7:0.3:1.0である。
【0039】この後の製造工程を、比較例を含めて3種
類実験した。サンプルAは、誘電体膜3を成膜後、50
0℃、60分間の仮焼成、および700℃、60分間の
本焼成を行ない、その後、上部電極4を形成した。
【0040】サンプルBは、誘電体膜3を形成した後、
上部電極を形成した。その後、500℃、60分間の仮
焼成および700℃、60分間の本焼成を行なった。サ
ンプルCは、誘電体膜3を成膜後、500℃、60分間
の仮焼成を行ない、その後、上部電極4を形成した。最
後に、700℃、60分間の本焼成を行なった。各サン
プルの上部電極は、DCスパッタ法で成膜したPt膜と
した。また、焼成のアニール工程は全て酸素雰囲気中で
行なった。
【0041】これら3種類のサンプルのリーク電流を測
定した。測定方法は、下部電極をグランドに落とし、上
部電極に電圧を加えた。測定結果を〔表1〕に示す。
【0042】
【表1】 上記実施例に従い、仮焼成と本焼成の間に上部電極を形
成したサンプルCのリーク電流は、従来例によるサンプ
ルAのリーク電流よりも2桁半少なく、リーク電流が著
しく減少したことが判る。なお、上部電極形成後に仮焼
成、本焼成を行なったサンプルBは、誘電体膜からの有
機溶媒や有機基の蒸発により、積層構造がボロボロにな
っていた。このため、リーク電流も従来技術よりもさら
に3桁も悪いものであった。
【0043】なお、焼成のアニール工程の前に上部電極
を形成する本実施例の場合、アニール工程で電極が酸化
され、絶縁体になるのを防ぐ必要がある。このため、電
極は酸化されにくい金属もしくは導電性酸化物とするこ
とが好ましい。上述の実施例のように、Ptを用いる
か、導電性酸化物であるRuO2 、IrO2 等を採用す
ることができる。
【0044】また、上述の実施例においては、誘電体薄
膜の誘電体としてBa0.7 Sr0.3TiO3 を用いた
が、結晶化する際、表面が凹凸となる他の誘電体薄膜を
用いた時も、同様の効果が得られる。たとえば、チタン
酸ストロンチウム、ジルコン酸チタン酸鉛、ジルコン酸
チタン酸鉛ランタン、他の組成のチタン酸ストロンチウ
ムバリウム等を用いることができる。
【0045】図3(A)、(B)は、以上説明した誘電
体膜を用いるキャパシタの応用例を示す。図3(A)は
DRAMのメモリセルの構成を示し、図3(B)は汎用
キャパシタの構成を示す。
【0046】図3(A)において、p型半導体基板11
の表面上にゲート酸化膜13が形成され、その上に多結
晶シリコンのゲート電極14が形成されている。このゲ
ート電極14と自己整合した位置に、n+ 型のソース/
ドレイン15、16が形成されている。ソース/ドレイ
ン領域15には、ビット線18が接続され、ソース/ド
レイン領域16には上述の実施例で説明したキャパシタ
Cが接続される。キャパシタCは、下部電極2、誘電体
膜3、上部電極4を含んで形成される。なお、キャパシ
タCおよびビット線18はSiO2 等で形成された層間
絶縁膜12上に配置されている。
【0047】このようなDRAMセルにおいて、高誘電
率薄膜を用いたキャパシタCを用いることにより、キャ
パシタの占有面積を減少させることが可能となる。した
がって、メモリセルの占有面積を減少させ、集積密度を
向上させることができる。
【0048】図3(B)は、汎用キャパシタの構成例を
示す。Si基板11表面上にSiO 2 膜12が形成され
ている。このSiO2 膜の上に、下部電極2、誘電体膜
3、上部電極4が積層されてキャパシタを構成してい
る。
【0049】なお、下部電極は図中右側に延在し、コン
タクト領域を形成している。また、上部電極4は左側に
延在し、同様のコンタクト領域を形成している。たとえ
ば、移動体通信等に用いる半導体集積回路装置において
は、外部よりノイズが侵入する可能性が高い。このよう
な外部ノイズを吸収するためには、高い容量を有するキ
ャパシタを信号入力端子に接続することが好ましい。
【0050】また、種々の半導体集積回路装置におい
て、外部と接続されたパッド2は、サージ電圧等の高い
電圧ノイズが印加される可能性が高い。このような場
合、図3(B)に示すようなキャパシタを配線やパッド
に接続することにより、入来するノイズ電圧を吸収する
ことができる。もちろん、ノイズカット用のみに限ら
ず、フィルタ回路のC成分等、他の容量素子として用い
ることもできる。
【0051】なお、上述の実験において、下部電極とし
て耐酸化性の高いPtを用いた。Ptは、SiやSiO
2 への密着性が悪い。このため、Si基板上やSiO2
絶縁膜上に直接Pt膜を形成すると剥離しやすい。Pt
膜を確実に基板上に形成するため、下部電極を積層構造
とし、下層に密着用のTa膜を用いた。なお、Taの代
わりにTiを用いることもできる。
【0052】本発明者は、このような構成において、新
たな問題が発生することを見い出した。図8(A)に示
すように、Si基板61上に密着膜としてTa膜62を
形成し、その上に下部電極としてPt膜63を形成し
た。Pt膜63上に誘電体膜64をスピン塗布し、その
後、誘電体膜の焼成を行なった。
【0053】図8(B)に示すように、焼成後のSi基
板61は誘電体膜側を凸に反ってしまう。この原因を究
明すると、Ta膜62が酸化雰囲気中の焼成で酸化し、
TaOx となり、体積が膨張していることが判った。こ
のTa膜62の体積膨張により、基板上側を膨張させる
応力が働いて、基板が上に凸に反るものと考えられる。
【0054】ところで、このような基板の反りが生じる
と、焼成後の誘電体膜64aは図に示すようにひび割れ
が生じやすい。誘電体膜64aにひび割れが生じると、
その上に上部電極を形成した時、ひび割れ部で上部電極
と下部電極間の距離が減少し、リーク電流を増大させて
しまう。
【0055】図4(A)、(B)、(C)は、本発明の
他の実施例による半導体装置の製造方法を説明するため
の概略断面図である。図4(A)において、半導体基板
11上にSiO2 等の絶縁膜12が形成され、その上に
Ta等の密着膜21が形成されている。密着膜21上に
はPt等の下部電極2、誘電体膜3、上部電極4が積層
されている。
【0056】誘電体膜3を酸素雰囲気中で焼成する際、
Ta膜21が酸化することによって基板の反りが生じる
ものと考えられる。基板の反りは、Ta膜21の体積膨
張に依存する。Ta膜21が薄ければ生じる応力は少な
く、基板の反りが制限されるであろう。そこで、Ta膜
の厚さとリーク電流との関係を調べた。
【0057】図5は、Ta膜の厚さと結果として得られ
るキャパシタのリーク電流密度との関係を示すグラフで
ある。図中横軸にTa膜の厚さをnmで示し、縦軸にリ
ーク電流密度をA/cm2 で示す。
【0058】図に示すように、Ta膜の厚さが薄くなる
と、リーク電流密度は減少している。Ta膜の厚さ20
nmにおいて、リーク電流密度は最低値を示し、その両
側では変化の様子が著しく異なっている。すなわち、T
a膜の厚さが20nm以下であれば、リーク電流密度を
著しく小さくすることができる。なお、Ta膜は密着膜
としての機能を果たす必要があり、その厚さは1nm以
上あることが必要である。
【0059】すなわち、図4(A)に示す密着膜21の
厚さTを1−20nmの範囲に設定することにより、誘
電体膜3を焼成しても基板11の反りを抑制し、リーク
電流を最小限に制限することができるものと考えられ
る。
【0060】図4(B)は、他の実施例による製造方法
を示す。酸化膜12を備えたSi基板11の表面上に密
着膜21を形成するのみでなく、Si基板の裏面にも同
様の密着膜22を形成する。その後、表面上に前述の実
施例同様、下部電極2、誘電体膜3、上部電極4を形成
する。
【0061】誘電体膜3の焼成の際、密着膜21、22
が酸化し、体積膨張を生じると、基板11の表面および
裏面でほぼ同等の伸張応力が発生する。基板の両面で応
力が発生するため、これらの応力はお互いに相殺し、大
きな基板11の反りは発生しない。片面にのみTa膜を
形成した場合と較べ、基板11の反りが低減するため、
誘電体膜3のひび割れは低減し、リーク電流が減少す
る。
【0062】図4(C)は、本発明の他の実施例による
半導体装置の製造方法を概略的に示す。基板の反りは、
下部電極と半導体基板との間に密着膜を設けることに起
因している。密着膜は、Pt膜と基板との密着性が悪い
ために用いる。もし、Pt膜が基板に十分な力を以て密
着すれば、密着膜を設ける必要はなくなる。
【0063】Si基板11の上に酸化膜12aを形成し
た後、酸化膜表面をプラズマに曝したり、極めて薄い弗
酸水溶液に浸すことにより、酸化膜12a表面を粗面化
する。この粗面化した表面上にPt膜で形成した下部電
極2を形成する。基板表面が粗面化しているため、Pt
膜と基板との結合力が強まり、下部電極が基板から剥離
することが低減する。
【0064】図4(A)、(B)、(C)に示す構成を
作成するには、Si基板11上にSiO2 膜12を熱酸
化等によって形成し、その後、上述の密着膜を形成する
か、酸化膜12の表面を粗面化する。その後、表面上に
下部電極、誘電体膜を形成し、誘電体膜の仮焼成、本焼
成を行なう。その後、上部電極4を作成する。
【0065】図6は、本発明の他の実施例による半導体
装置の製造方法を概略的に示す。図6(A)に示すよう
に、前述の実施例同様Si基板11の表面上にTaの密
着膜21を形成し、さらにその上にPtの下部電極2を
形成する。下部電極2上にまず薄い誘電体層3aをゾル
ゲル法により形成する。
【0066】図6(B)に示すように、薄い誘電体膜3
aを形成した基板に結晶化を生じさせる焼成を行なう。
薄い誘電体膜3aが完全に結晶化する温度でアニールす
ると、密着膜21も酸化が進行し、Ta膜がTaOx
21aとなる。密着膜21aは、酸化により体積が膨張
し、図に示すような応力が発生し、基板に反りが発生す
る。この反りにより、薄い誘電体膜3aはひび割れを生
じる。
【0067】図6(C)に示すように、薄い誘電体膜3
aの上に、全体が所望の厚さとなるように、さらに誘電
体膜3bをゾルゲル法により形成する。なお、この工程
においては、密着膜21は既に完全に酸化が進行してい
ることに注意されたい。誘電体膜3bを結晶化させる焼
成工程を行なっても、密着膜はほとんど新たな酸化を生
じないため、基板の反りは変化しない。したがって、薄
い誘電体膜3aの上に形成した誘電体膜3bにはひび割
れが生じにくい。誘電体膜3b上に上部電極を形成すれ
ば、リーク電流の少ないキャパシタが得られる。
【0068】さらに、図4(A)の構成において、密着
膜21としてTaやTiの酸化膜を用いれば、その後、
誘電体膜の焼成を酸素雰囲気中で行なっても、密着膜が
さらに酸化することはない。したがって、誘電体膜には
ひび割れが生じにくい。この場合は、図6(A)−
(C)に示す実施例と同様な効果が得られる他、基板の
反りも生じない効果が得られる。
【0069】これらの実施例の効果を確認するため、以
下に示す実験を行なった。誘電体膜としては、Ba0.7
Sr0.3 TiO3 を用いた。Si基板11としては、
(001)面を有するSi基板を用い、その表面上に熱
酸化によって厚さ200nmの酸化膜12を形成した。
その上に厚さはそれぞれ100nmとしたTa密着膜2
1、Pt下部電極2をDCスパッタ法で成膜した。ま
た、Ta密着膜の代わりにTa酸化物膜を密着膜として
用いる場合は、Taをターゲットとし、酸素雰囲気中で
リアクティブDCスパッタリングによりTa酸化物膜を
成膜した。
【0070】誘電体膜はゾルゲル原料をスピン塗布する
ことによって形成した。なお、このゾルゲル原料の仮焼
成は600℃で行ない、本焼成は700℃で行なった。
ゾルゲル原料の濃度〔有機金属/(有機金属+溶媒)〕
は、10wt%のものと1wt%のものを使い分けて用
いた。なお、誘電体膜の形成において、ゾルゲル原料は
2回塗りした。
【0071】サンプルD(従来例) Si基板の酸化膜上に厚さ100nmのTa膜と厚さ1
00nmのPt膜を積層し、その上に10wt%のゾル
ゲル原料を塗布し、仮焼成を行ない、次に10wt%の
ゾルゲルを再び塗布し、仮焼成を行ない、その後、本焼
成を行なった。
【0072】サンプルE Si基板の酸化膜上に厚さを10−80nmの範囲で変
化させたTa膜を形成し、その上に厚さ100nmのP
t膜を形成した。このように形成した下部電極上に、1
0wt%の誘電体ゾルゲル原料を塗布し、仮焼成を行な
い、再び10wt%のゾルゲル原料を塗布し、仮焼成を
行ない、次に本焼成を行なった。
【0073】サンプルF Si基板の酸化膜上および裏面上に厚さ100nmのT
a膜を形成し、表面のTa膜の上に厚さ100nmのP
t膜下部電極を形成した。この下部電極上に10wt%
のゾルゲル原料を塗布し、仮焼成を行ない、再び10w
t%のゾルゲル原料を塗布し、仮焼成を行ない、最後に
本焼成を行なった。
【0074】サンプルG Si基板の酸化膜表面を粗面化し、その上に厚さ100
nmのPt膜を直接形成した。この下部電極上に10w
t%のゾルゲル原料を塗布し、仮焼成を行ない、再び1
0wt%のゾルゲル原料を塗布し、仮焼成を行なった
後、本焼成を行なった。
【0075】サンプルH Si基板の酸化膜上に厚さ100nmのTa膜を形成
し、その上に厚さ100nmのPt膜を形成した。この
ように形成した下部電極上に10wt%のゾルゲル原料
を塗布し、仮焼成、本焼成を行なって完全に結晶化させ
た。その後、再び10wt%のゾルゲル原料を塗布し、
仮焼成を行ない、続いて本焼成を行なった。
【0076】サンプルI Si基板の酸化膜上に厚さ100nmのTa膜を形成
し、その上に厚さ100nmのPt膜を形成した。この
下部電極上に1wt%のゾルゲル原料を塗布し、完全に
結晶化させるアニール処理を行なった。その後、10w
t%のゾルゲル原料を塗布し、仮焼成、本焼成を行なっ
た。
【0077】サンプルJ Si基板の酸化膜上に密着層として厚さ100nmのT
2 5 をスパッタリングにより成膜し、その上に厚さ
100nmのPt膜をスパッタリングで形成した。この
下部電極上に10wt%のゾルゲル原料を塗布し、仮焼
成を行ない、再び10wt%のゾルゲル原料を塗布し、
仮焼成を行ない、最後に本焼成を行なった。
【0078】これらのサンプルの上に、上部電極を形成
し、リーク電流および容量密度を測定した。リーク電流
は+5V印加時のリーク電流で測定した。また、容量密
度は、印加電圧0V、周波数100kHzの時の容量密
度を測定した。測定結果を以下の〔表2〕に示す。
【0079】
【表2】 なお、サンプルIの容量密度が高いが、これは初めの誘
電体薄膜を作成する際、濃度の薄い原料を用いたため、
誘電体膜自体が薄いことに起因する。したがって、容量
密度に関しては各サンプルで差は見い出せない。
【0080】リーク電流は、従来技術によるサンプルD
の値と較べ、他の実施例によるサンプルのリーク電流は
少なくとも1桁半、サンプルE以外は2桁以上の向上を
示している。
【0081】このように、基板の反り自身を低減する
か、基板に反りが生じてもひび割れを生じない誘電体膜
を形成することにより、リーク電流を減少できることが
判る。このようにして作成したキャパシタは、図3に示
すような半導体装置に集積化することができる。
【0082】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、図
1、2に示す実施例と、図4、5、6に示す実施例とを
組み合わせることもできる。その他、種々の変更、改
良、組み合わせ等が可能なことは当業者に自明であろ
う。
【0083】
【発明の効果】以上説明したように、本発明によれば、
半導体装置に集積化したキャパシタのリーク電流を低減
することができる。このため、高性能の半導体装置を提
供することができる。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の製造方法を
説明するための概略断面図である。
【図2】図1の実施例における焼成による誘電体膜の変
化を説明するためのグラフである。
【図3】図1の実施例により作成されるキャパシタの応
用例を示す概略断面である。
【図4】本発明の他の実施例によるキャパシタの製造方
法を説明するための概略断面図である。
【図5】Ta膜の厚さに対するリーク電流密度の変化を
示すグラフである。
【図6】本発明の他の実施例による半導体装置の製造方
法を説明するための概略断面図である。
【図7】従来技術による半導体装置の製造方法を説明す
るための概略断面図である。
【図8】本発明者の実験により解明したリーク電流の原
因を説明するための概略断面図である。
【符号の説明】
1 基板(11 Si基板、12 酸化膜) 2 下部電極 3 誘電体膜 4 上部電極 21、22 密着膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 21/822

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 (a)下部電極を形成する工程と、 (b)有機誘電体原料を有機溶媒に溶解した液体状原料
    を下部電極上に塗布し、誘電体膜を形成する工程と、 (c)前記誘電体膜を揮発成分が蒸発する温度より高
    く、かつ誘電体が結晶化する温度より低い温度で仮焼成
    する工程と、 (d)前記誘電体膜上に上部電極を形成する工程と、 (e)前記誘電体が結晶化する温度以上の温度で本焼成
    する工程とを含む半導体装置の製造方法。
  2. 【請求項2】 前記工程(b)と工程(c)を複数回繰
    り返す請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 前記誘電体が、チタン酸ストロンチウ
    ム、チタン酸ストロンチウムバリウム、チタン酸ジルコ
    ン酸鉛、チタン酸ジルコン酸鉛ランタンから成る群より
    選択した少なくとも1種である請求項1ないし2記載の
    半導体装置の製造方法。
  4. 【請求項4】 前記上部電極を導電性酸化物または耐酸
    化性金属で形成する請求項1〜3のいずれかに記載の半
    導体装置の製造方法。
  5. 【請求項5】 前記上部電極をRuO2 、IrO2 また
    はPtで形成する請求項4記載の半導体装置の製造方
    法。
  6. 【請求項6】 前記下部電極は、表面を粗面化した基板
    上に形成するものであり、前記工程(a)で基板表面上
    にPt膜を堆積する請求項1記載の半導体装置の製造方
    法。
  7. 【請求項7】 基板上に、厚さ1−20nmのTiまた
    はTaの密着膜を形成する工程と、 前記密着膜上にPt下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
    る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
    体装置の製造方法。
  8. 【請求項8】 基板の表面および裏面上にTiまたはT
    aの密着膜を形成する工程と、 基板表面の密着膜上にPt下部電極膜を形成する工程
    と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
    る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
    体装置の製造方法。
  9. 【請求項9】 基板表面を粗面化する工程と、 前記粗面化した基板表面上にPt下部電極膜を形成する
    工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
    る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
    体装置の製造方法。
  10. 【請求項10】 基板上にTiまたはTaの密着膜を形
    成する工程と、 前記密着膜上にPt下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により第1誘電体膜を形
    成する工程であって、同時に前記密着膜を完全に酸化す
    る工程と、 前記第1誘電体膜上にさらにゾルゲル法により第2誘電
    体膜を形成する工程と、 前記第1誘電体膜、第2誘電体膜を含む誘電体膜上に上
    部電極を形成する工程とを含む半導体装置の製造方法。
  11. 【請求項11】 前記第1誘電体膜を形成するためのゾ
    ルゲル原料の濃度を前記第2誘電体膜を形成するための
    ゾルゲル原料の濃度より薄く設定した請求項10記載の
    半導体装置の製造方法。
  12. 【請求項12】 基板上にTi酸化物またはTa酸化物
    の密着層を形成する工程と、 前記密着膜上にPt下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
    る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
    体装置の製造方法。
  13. 【請求項13】 前記誘電体がチタン酸ストロンチウ
    ム、チタン酸ストロンチウムバリウム、チタン酸ジルコ
    ン酸鉛、チタン酸ジルコン酸鉛ランタンから成る群より
    選択した少なくとも1種である請求項7〜12のいずれ
    かに記載の半導体装置の製造方法。
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