JPH0878636A - キャパシタを有する半導体装置の製造方法 - Google Patents
キャパシタを有する半導体装置の製造方法Info
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- JPH0878636A JPH0878636A JP6207033A JP20703394A JPH0878636A JP H0878636 A JPH0878636 A JP H0878636A JP 6207033 A JP6207033 A JP 6207033A JP 20703394 A JP20703394 A JP 20703394A JP H0878636 A JPH0878636 A JP H0878636A
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Landscapes
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- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ゾルゲル法を用いてキャパシタ誘電体膜を形
成する半導体装置の製造方法に関し、リーク電流が少な
い半導体装置を作成することのできる製造方法を提供す
る。 【構成】 基板上に下部電極２を形成する工程と、有機
誘電体原料を有機溶媒に溶解した液体状原料を下部電極
上に塗布し、誘電体膜３を形成する工程と、前記誘電体
膜を揮発成分が蒸発する温度より高く、かつ誘電体が結
晶化する温度より低い温度で仮焼成する工程と、前記誘
電体膜上に上部電極４を形成する工程と、前記上部電極
を形成した基板を前記誘電体が結晶化する温度以上の温
度で本焼成する工程とを含む半導体装置の製造方法が提
供される。
成する半導体装置の製造方法に関し、リーク電流が少な
い半導体装置を作成することのできる製造方法を提供す
る。 【構成】 基板上に下部電極２を形成する工程と、有機
誘電体原料を有機溶媒に溶解した液体状原料を下部電極
上に塗布し、誘電体膜３を形成する工程と、前記誘電体
膜を揮発成分が蒸発する温度より高く、かつ誘電体が結
晶化する温度より低い温度で仮焼成する工程と、前記誘
電体膜上に上部電極４を形成する工程と、前記上部電極
を形成した基板を前記誘電体が結晶化する温度以上の温
度で本焼成する工程とを含む半導体装置の製造方法が提
供される。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタを有する半
導体装置の製造方法に関し、特にゾルゲル法を用いてキ
ャパシタ誘電体膜を形成する半導体装置の製造方法に関
する。
導体装置の製造方法に関し、特にゾルゲル法を用いてキ
ャパシタ誘電体膜を形成する半導体装置の製造方法に関
する。
【０００２】ここで、「ゾルゲル法」とは、有機金属を
有機溶媒中に溶解した原料（必ずしもゾルないしゲルに
なっていることを要しないが、通例に従い、これをゾル
ゲル原料と呼ぶ）を基板上に塗布し、その後アニールを
行なって結晶化した膜を得る成膜法である。一般に、ア
ニールはゾルゲル原料から有機溶媒および有機基が蒸発
する温度より高く、かつ結晶化が生じる温度よりも低い
温度でアニールを行なう仮焼成と膜が結晶化する温度以
上でアニールを行なう本焼成とを組み合わせて行なう。
有機溶媒中に溶解した原料（必ずしもゾルないしゲルに
なっていることを要しないが、通例に従い、これをゾル
ゲル原料と呼ぶ）を基板上に塗布し、その後アニールを
行なって結晶化した膜を得る成膜法である。一般に、ア
ニールはゾルゲル原料から有機溶媒および有機基が蒸発
する温度より高く、かつ結晶化が生じる温度よりも低い
温度でアニールを行なう仮焼成と膜が結晶化する温度以
上でアニールを行なう本焼成とを組み合わせて行なう。
【０００３】
【従来の技術】半導体装置において、キャパシタはＤＲ
ＡＭやノイズフィルタ等のフィルタ回路に用いられてい
る。近年、半導体集積回路装置の微細化に伴い、キャパ
シタも微細化が求められている。
ＡＭやノイズフィルタ等のフィルタ回路に用いられてい
る。近年、半導体集積回路装置の微細化に伴い、キャパ
シタも微細化が求められている。
【０００４】狭い面積で高い容量を実現するため、比誘
電率の高い誘電体材料を用いたキャパシタを半導体装置
に集積化することが研究されている。このため、半導体
基板上に高品質の誘電体膜を成膜する技術の開発が望ま
れている。
電率の高い誘電体材料を用いたキャパシタを半導体装置
に集積化することが研究されている。このため、半導体
基板上に高品質の誘電体膜を成膜する技術の開発が望ま
れている。
【０００５】高誘電率薄膜は、スパッタリング、ＣＶ
Ｄ、ＭＢＥ、ゾルゲル法等で成膜される。特に、ゾルゲ
ル法は低コストで高いスループットを実現できる成膜法
であり、近年注目を集めている。
Ｄ、ＭＢＥ、ゾルゲル法等で成膜される。特に、ゾルゲ
ル法は低コストで高いスループットを実現できる成膜法
であり、近年注目を集めている。
【０００６】図７を参照して、従来技術によるゾルゲル
法の誘電体膜成膜技術を説明する。図７（Ａ）に示すよ
うに、Ｓｉ基板５１上に、たとえば厚さ約１００ｎｍの
Ｔａ膜５２と厚さ約１００ｎｍのＰｔ膜５３とを積層す
る。Ｔａ膜５２は主にＰｔ膜の下地に対する密着性を向
上させる機能を有する。Ｐｔ膜５３が主に下部電極の役
割を果たす。この下部電極５３上に誘電体原料の有機化
合物を有機溶媒中に溶解したゾルゲル原料をスピン塗布
し、誘電体層５４を作成する。なお、この段階では誘電
体層５４は誘電体原料の有機化合物であり、目的とする
高誘電率の誘電体とはなっていない。
法の誘電体膜成膜技術を説明する。図７（Ａ）に示すよ
うに、Ｓｉ基板５１上に、たとえば厚さ約１００ｎｍの
Ｔａ膜５２と厚さ約１００ｎｍのＰｔ膜５３とを積層す
る。Ｔａ膜５２は主にＰｔ膜の下地に対する密着性を向
上させる機能を有する。Ｐｔ膜５３が主に下部電極の役
割を果たす。この下部電極５３上に誘電体原料の有機化
合物を有機溶媒中に溶解したゾルゲル原料をスピン塗布
し、誘電体層５４を作成する。なお、この段階では誘電
体層５４は誘電体原料の有機化合物であり、目的とする
高誘電率の誘電体とはなっていない。
【０００７】図７（Ｂ）に示すように、基板５１を加熱
し、誘電体層５４からまず有機溶媒を蒸発させ、さらに
誘電体原料の有機化合物の有機基を離脱させる。十分高
温で焼成すると、誘電体原料の結晶化が進み、誘電体層
５４は結晶化し、高い誘電率を有する誘電体層５４ａに
変化する。しかし、結晶化する際、誘電体層５４ａ内で
結晶粒が成長し、誘電体層は結晶粒の集合となってしま
う。
し、誘電体層５４からまず有機溶媒を蒸発させ、さらに
誘電体原料の有機化合物の有機基を離脱させる。十分高
温で焼成すると、誘電体原料の結晶化が進み、誘電体層
５４は結晶化し、高い誘電率を有する誘電体層５４ａに
変化する。しかし、結晶化する際、誘電体層５４ａ内で
結晶粒が成長し、誘電体層は結晶粒の集合となってしま
う。
【０００８】結晶粒の集合となった誘電体層５４ａは、
図に示すように、大小の結晶粒の集合であり、表面が凹
凸状になってしまう。すなわち、厚さが不均一な誘電体
層が形成されている。
図に示すように、大小の結晶粒の集合であり、表面が凹
凸状になってしまう。すなわち、厚さが不均一な誘電体
層が形成されている。
【０００９】図７（Ｃ）に示すように、誘電体層５４ａ
表面上に上部電極５５を成膜する。図に示すように、誘
電体層５４ａは厚さが不均一であり、上部電極５５は下
部電極５２と種々の距離で対向する。したがって、上部
電極５５と下部電極５３間の距離が短い所でリーク電流
が生じやすい。このようにして作成したキャパシタのリ
ーク電流が大きくなってしまう。
表面上に上部電極５５を成膜する。図に示すように、誘
電体層５４ａは厚さが不均一であり、上部電極５５は下
部電極５２と種々の距離で対向する。したがって、上部
電極５５と下部電極５３間の距離が短い所でリーク電流
が生じやすい。このようにして作成したキャパシタのリ
ーク電流が大きくなってしまう。
【００１０】
【発明が解決しようとする課題】従来技術によれば、半
導体基板上に高誘電率薄膜を用いたキャパシタを作成す
ると、キャパシタのリーク電流が大きくなりやすい。
導体基板上に高誘電率薄膜を用いたキャパシタを作成す
ると、キャパシタのリーク電流が大きくなりやすい。
【００１１】本発明の目的は、リーク電流が少ない半導
体装置を作成することのできる製造方法を提供すること
である。
体装置を作成することのできる製造方法を提供すること
である。
【００１２】
【課題を解決するための手段】本発明の一観点によれ
ば、基板上に下部電極を形成する工程と、有機誘電体原
料を有機溶媒に溶解した液体状原料下部電極上に塗布
し、誘電体膜を形成する工程と、前記誘電体膜を揮発成
分が蒸発する温度より高く、かつ誘電体が結晶化する温
度より低い温度で仮焼成する工程と、前記誘電体膜上に
上部電極を形成する工程と、前記上部電極を形成した基
板を前記誘電体が結晶化する温度以上の温度で本焼成す
る工程とを含む半導体装置の製造方法が提供される。
ば、基板上に下部電極を形成する工程と、有機誘電体原
料を有機溶媒に溶解した液体状原料下部電極上に塗布
し、誘電体膜を形成する工程と、前記誘電体膜を揮発成
分が蒸発する温度より高く、かつ誘電体が結晶化する温
度より低い温度で仮焼成する工程と、前記誘電体膜上に
上部電極を形成する工程と、前記上部電極を形成した基
板を前記誘電体が結晶化する温度以上の温度で本焼成す
る工程とを含む半導体装置の製造方法が提供される。
【００１３】本発明の他の観点によれば、基板上に、厚
さ１−２０ｎｍのＴｉまたはＴａの密着膜を形成する工
程と、前記密着膜上にＰｔ下部電極膜を形成する工程
と、前記下部電極膜上にゾルゲル法により誘電体膜を形
成する工程と、前記誘電体膜上に上部電極を形成する工
程とを含む半導体装置の製造方法が提供される。
さ１−２０ｎｍのＴｉまたはＴａの密着膜を形成する工
程と、前記密着膜上にＰｔ下部電極膜を形成する工程
と、前記下部電極膜上にゾルゲル法により誘電体膜を形
成する工程と、前記誘電体膜上に上部電極を形成する工
程とを含む半導体装置の製造方法が提供される。
【００１４】本発明のさらに他の観点によれば、基板の
表面および裏面上にＴｉまたはＴａの密着膜を形成する
工程と、基板表面の密着膜上にＰｔ下部電極膜を形成す
る工程と、前記下部電極膜上にゾルゲル法により誘電体
膜を形成する工程と、前記誘電体膜上に上部電極を形成
する工程とを含む半導体装置の製造方法が提供される。
表面および裏面上にＴｉまたはＴａの密着膜を形成する
工程と、基板表面の密着膜上にＰｔ下部電極膜を形成す
る工程と、前記下部電極膜上にゾルゲル法により誘電体
膜を形成する工程と、前記誘電体膜上に上部電極を形成
する工程とを含む半導体装置の製造方法が提供される。
【００１５】本発明の他の観点によれば、基板表面を粗
面化する工程と、前記粗面化した基板表面上にＰｔ下部
電極膜を形成する工程と、前記下部電極膜上にゾルゲル
法により誘電体膜を形成する工程と、前記誘電体膜上に
上部電極を形成する工程とを含む半導体装置の製造方法
が提供される。
面化する工程と、前記粗面化した基板表面上にＰｔ下部
電極膜を形成する工程と、前記下部電極膜上にゾルゲル
法により誘電体膜を形成する工程と、前記誘電体膜上に
上部電極を形成する工程とを含む半導体装置の製造方法
が提供される。
【００１６】本発明の他の観点によれば、基板上にＴｉ
またはＴａの密着膜を形成する工程と、前記密着膜上に
Ｐｔ下部電極膜を形成する工程と、前記下部電極膜上に
ゾルゲル法により第１誘電体膜を形成する工程であっ
て、同時に前記密着膜を完全に酸化する工程と、前記第
１誘電体膜上にさらにゾルゲル法により第２誘電体膜を
形成する工程と、前記第１誘電体膜、第２誘電体膜を含
む誘電体膜上に上部電極を形成する工程とを含む半導体
装置の製造方法が提供される。
またはＴａの密着膜を形成する工程と、前記密着膜上に
Ｐｔ下部電極膜を形成する工程と、前記下部電極膜上に
ゾルゲル法により第１誘電体膜を形成する工程であっ
て、同時に前記密着膜を完全に酸化する工程と、前記第
１誘電体膜上にさらにゾルゲル法により第２誘電体膜を
形成する工程と、前記第１誘電体膜、第２誘電体膜を含
む誘電体膜上に上部電極を形成する工程とを含む半導体
装置の製造方法が提供される。
【００１７】本発明の他の観点によれば、基板上にＴｉ
酸化物またはＴａ酸化物の密着層を形成する工程と、前
記密着膜上にＰｔ下部電極膜を形成する工程と、前記下
部電極膜上にゾルゲル法により誘電体膜を形成する工程
と、前記誘電体膜上に上部電極を形成する工程とを含む
半導体装置の製造方法が提供される。
酸化物またはＴａ酸化物の密着層を形成する工程と、前
記密着膜上にＰｔ下部電極膜を形成する工程と、前記下
部電極膜上にゾルゲル法により誘電体膜を形成する工程
と、前記誘電体膜上に上部電極を形成する工程とを含む
半導体装置の製造方法が提供される。
【００１８】
【作用】本発明者らは、従来技術によるキャパシタのリ
ークが大きくなる原因は、（１）従来知られていた誘電
体層結晶化の際の結晶粒の成長により表面凹凸のみでな
く、（２）基板と下部電極の密着を保つためのＴａもし
くはＴｉ層がアニールの際酸化され、基板が反ってしま
い、そのため誘電体層にひび割れが生じることにもある
ことを見出した。
ークが大きくなる原因は、（１）従来知られていた誘電
体層結晶化の際の結晶粒の成長により表面凹凸のみでな
く、（２）基板と下部電極の密着を保つためのＴａもし
くはＴｉ層がアニールの際酸化され、基板が反ってしま
い、そのため誘電体層にひび割れが生じることにもある
ことを見出した。
【００１９】誘電体膜を形成した後、仮焼成を行ない、
本焼成を行なう前に上部電極を形成することにより、本
焼成における誘電体膜の結晶化が上部電極によって規制
され、焼成後の誘電体膜の表面が平滑化される。厚さが
均一化された誘電体膜が形成できるため、リーク電流が
減少する。
本焼成を行なう前に上部電極を形成することにより、本
焼成における誘電体膜の結晶化が上部電極によって規制
され、焼成後の誘電体膜の表面が平滑化される。厚さが
均一化された誘電体膜が形成できるため、リーク電流が
減少する。
【００２０】基板と下部電極間に挟まれる密着膜の厚さ
を制限することにより、密着膜が酸化した時の体積膨張
が制限され、基板の反りが低減する。このため、下部電
極上に形成する誘電体膜のひび割れが低減し、リーク電
流が低減する。
を制限することにより、密着膜が酸化した時の体積膨張
が制限され、基板の反りが低減する。このため、下部電
極上に形成する誘電体膜のひび割れが低減し、リーク電
流が低減する。
【００２１】密着膜を基板の表面および裏面上に形成す
ることにより、密着膜が酸化した時に発生する応力が基
板の両面で生じ、基板の反りが低減する。したがって、
誘電体膜の反りも低減し、リーク電流が低減する。
ることにより、密着膜が酸化した時に発生する応力が基
板の両面で生じ、基板の反りが低減する。したがって、
誘電体膜の反りも低減し、リーク電流が低減する。
【００２２】基板表面を粗面化し、密着膜を設けず、直
接下部電極を形成することにより、基板の反りを低減す
ることができる。粗面化により下部電極と基板との密着
力が増し、下部電極剥離の問題は減少する。このように
して、リーク電流を低減することができる。
接下部電極を形成することにより、基板の反りを低減す
ることができる。粗面化により下部電極と基板との密着
力が増し、下部電極剥離の問題は減少する。このように
して、リーク電流を低減することができる。
【００２３】下部電極上にゾルゲル法により第１誘電体
膜を形成し、密着膜を完全に酸化することにより、基板
の反りを発生させてしまう。第１誘電体膜の上に、さら
にゾルゲル法により第２誘電体膜を形成すると、基板は
もはや大きな変形（反り）を生じず、第２誘電体膜に発
生する割れは減少する。このため、リーク電流を減少す
ることができる。
膜を形成し、密着膜を完全に酸化することにより、基板
の反りを発生させてしまう。第１誘電体膜の上に、さら
にゾルゲル法により第２誘電体膜を形成すると、基板は
もはや大きな変形（反り）を生じず、第２誘電体膜に発
生する割れは減少する。このため、リーク電流を減少す
ることができる。
【００２４】密着膜として、初めから酸化物を堆積する
ことにより、密着膜が酸化することによる体積膨張を回
避することができる。したがって、基板の反りが防止さ
れ、リーク電流が低減する。
ことにより、密着膜が酸化することによる体積膨張を回
避することができる。したがって、基板の反りが防止さ
れ、リーク電流が低減する。
【００２５】
【実施例】図１（Ａ）−１（Ｃ）を参照して、本発明の
実施例によるキャパシタを有する半導体装置の製造方法
を説明する。
実施例によるキャパシタを有する半導体装置の製造方法
を説明する。
【００２６】図１（Ａ）に示すように、基板１の上に下
部電極２を形成し、その上に有機誘電体原料を有機溶媒
に溶解したゾルゲル液をスピン塗布し、誘電体層３を形
成する。
部電極２を形成し、その上に有機誘電体原料を有機溶媒
に溶解したゾルゲル液をスピン塗布し、誘電体層３を形
成する。
【００２７】なお、基板１としては、Ｓｉ基板１１の表
面上にＳｉ酸化膜１２を形成したものや、Ｓｉ酸化膜１
２の存在しないＳｉ基板を用いることができる。下部電
極２は、酸化ルテニウムＲｕＯ2 、酸化イリジウムＩｒ
Ｏ2 等の導電性酸化物やＰｔ等の耐酸化性金属を用いる
ことができる。誘電体層３は、チタン酸ストロンチウム
（ＳＴ）、チタン酸ストロンチウムバリウム（ＢＳ
Ｔ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジル
コン酸鉛ランタン（ＰＬＺＴ）等を用いることができ
る。誘電体層３のスピン塗布後、仮焼成を行ない、揮発
成分を蒸発させる。なお、一回のスピン塗布、仮焼成に
よっては十分な膜厚の誘電体層を得られない場合は、ス
ピン塗布、仮焼成を必要回数繰り返す。
面上にＳｉ酸化膜１２を形成したものや、Ｓｉ酸化膜１
２の存在しないＳｉ基板を用いることができる。下部電
極２は、酸化ルテニウムＲｕＯ2 、酸化イリジウムＩｒ
Ｏ2 等の導電性酸化物やＰｔ等の耐酸化性金属を用いる
ことができる。誘電体層３は、チタン酸ストロンチウム
（ＳＴ）、チタン酸ストロンチウムバリウム（ＢＳ
Ｔ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジル
コン酸鉛ランタン（ＰＬＺＴ）等を用いることができ
る。誘電体層３のスピン塗布後、仮焼成を行ない、揮発
成分を蒸発させる。なお、一回のスピン塗布、仮焼成に
よっては十分な膜厚の誘電体層を得られない場合は、ス
ピン塗布、仮焼成を必要回数繰り返す。
【００２８】図１（Ｂ）に示すように、仮焼成した誘電
体層３の上に上部電極４を形成する。上部電極４も、下
部電極と同様の材料で形成することができる。図１
（Ｃ）に示すように、上部電極４を形成した後、基板を
加熱し、本焼成を行なう。仮焼成した誘電体層３は、こ
の本焼成によって結晶化するが、上面を上部電極４によ
って覆われているため、結晶化による原子、分子の移動
が制約され、上面は平坦なまま保たれる。このような仮
焼成、本焼成をどのような条件で行なえばよいかを調べ
るため、以下に述べる実験を行なった。
体層３の上に上部電極４を形成する。上部電極４も、下
部電極と同様の材料で形成することができる。図１
（Ｃ）に示すように、上部電極４を形成した後、基板を
加熱し、本焼成を行なう。仮焼成した誘電体層３は、こ
の本焼成によって結晶化するが、上面を上部電極４によ
って覆われているため、結晶化による原子、分子の移動
が制約され、上面は平坦なまま保たれる。このような仮
焼成、本焼成をどのような条件で行なえばよいかを調べ
るため、以下に述べる実験を行なった。
【００２９】図２を参照して焼成による誘電体膜の変化
の様子を説明する。図２（Ａ）は、ゾルゲル原料を加熱
すると、その重量がどのように変化するかを示したグラ
フである。横軸にアニール温度を℃で示し、縦軸に重量
変化を％で示す。重量変化が−１０％とは、ゾルゲル原
料の重量が１０％減少することを示す。
の様子を説明する。図２（Ａ）は、ゾルゲル原料を加熱
すると、その重量がどのように変化するかを示したグラ
フである。横軸にアニール温度を℃で示し、縦軸に重量
変化を％で示す。重量変化が−１０％とは、ゾルゲル原
料の重量が１０％減少することを示す。
【００３０】図中曲線ａに示すように、アニール温度が
高くなれば、重量変化の絶対値は増大し、ゾルゲル原料
の重量は減少する。まず、常温から１２０℃程度の温度
領域においては、曲線ａ１に示すように、重量は温度の
増加と共に急激に減少する。これはゾルゲル原料中の有
機溶媒が蒸発することによるものと考えられる。
高くなれば、重量変化の絶対値は増大し、ゾルゲル原料
の重量は減少する。まず、常温から１２０℃程度の温度
領域においては、曲線ａ１に示すように、重量は温度の
増加と共に急激に減少する。これはゾルゲル原料中の有
機溶媒が蒸発することによるものと考えられる。
【００３１】アニール温度が１２０℃から２４０℃程度
の領域においては、曲線ａ２に示すように、温度変化に
対する重量変化は緩やかになっている。これは、有機溶
媒がほぼ蒸発し尽くし、有機金属の有機基は未だ脱離し
にくい温度領域であるためと考えられる。
の領域においては、曲線ａ２に示すように、温度変化に
対する重量変化は緩やかになっている。これは、有機溶
媒がほぼ蒸発し尽くし、有機金属の有機基は未だ脱離し
にくい温度領域であるためと考えられる。
【００３２】アニール温度が約３００℃程度以上になる
と、曲線ａ３に示すように、重量変化は再び大きくな
る。この温度領域においては、有機金属の有機基が脱離
するためと考えられる。
と、曲線ａ３に示すように、重量変化は再び大きくな
る。この温度領域においては、有機金属の有機基が脱離
するためと考えられる。
【００３３】約３２０℃以上の温度領域においては、曲
線ａ４に示すように、重量変化は極めて小さくなる。こ
の温度領域においては、有機溶媒および有機金属の有機
基がほぼ脱離し終わり、アニールによって蒸発する成分
が減少するためと考えられる。
線ａ４に示すように、重量変化は極めて小さくなる。こ
の温度領域においては、有機溶媒および有機金属の有機
基がほぼ脱離し終わり、アニールによって蒸発する成分
が減少するためと考えられる。
【００３４】図２（Ｂ）は、アニール温度と比誘電率の
関係を示すグラフである。横軸はアニール温度を℃で示
し、縦軸は比誘電率を示す。図に示すように、アニール
温度が６５０℃を越えると、比誘電率は著しく増大を始
める。アニール温度が７００℃以上では、比誘電率の増
大傾向は幾分弱まる。
関係を示すグラフである。横軸はアニール温度を℃で示
し、縦軸は比誘電率を示す。図に示すように、アニール
温度が６５０℃を越えると、比誘電率は著しく増大を始
める。アニール温度が７００℃以上では、比誘電率の増
大傾向は幾分弱まる。
【００３５】図２（Ａ）、（Ｂ）から判るように、仮焼
成としては結晶化を生じない６５０℃以下の温度で、か
つ揮発成分は蒸発させる約３００℃以上の温度が好まし
い。より好ましくは、約３２０℃以上、約６５０℃以下
の温度で仮焼成を行なう。本焼成は、結晶化を積極的に
促進する６５０℃以上の温度、さらに好ましくは７００
℃以上の温度とすることが好ましい。本焼成の上限温度
は、半導体装置の他の構成要素によって定まる場合が多
い。たとえば、下部電極の劣化を抑えるためには、８５
０℃以下とすることが好ましい。
成としては結晶化を生じない６５０℃以下の温度で、か
つ揮発成分は蒸発させる約３００℃以上の温度が好まし
い。より好ましくは、約３２０℃以上、約６５０℃以下
の温度で仮焼成を行なう。本焼成は、結晶化を積極的に
促進する６５０℃以上の温度、さらに好ましくは７００
℃以上の温度とすることが好ましい。本焼成の上限温度
は、半導体装置の他の構成要素によって定まる場合が多
い。たとえば、下部電極の劣化を抑えるためには、８５
０℃以下とすることが好ましい。
【００３６】なお、この結果は高純度化学株式会社製の
ＢＳＴ用ゾルゲル原料を用いた場合のものである。よっ
て、ゾルゲル原料を変更することにより、仮焼成および
本焼成の適切な温度範囲は変わる可能性がある。しか
し、今回と同様の方法を用いることにより、適切な温度
範囲を決定することができる。
ＢＳＴ用ゾルゲル原料を用いた場合のものである。よっ
て、ゾルゲル原料を変更することにより、仮焼成および
本焼成の適切な温度範囲は変わる可能性がある。しか
し、今回と同様の方法を用いることにより、適切な温度
範囲を決定することができる。
【００３７】本実施例の効果を確認するため、サンプル
を作成してリーク電流を測定した。Ｓｉ基板１１として
は、（００１）面を有するＳｉ基板を用い、この上に熱
酸化によって２００ｎｍの酸化膜１２を形成した。下部
電極２としては、厚さ１００ｎｍのＴａ膜と厚さ１００
ｎｍのＰｔ膜を積層した。なお、下部電極としての機能
を果たすのはＰｔ膜であり、Ｔａ膜は下地の酸化膜１２
とＰｔ膜との密着性を向上させるために用いる密着膜と
して機能する。
を作成してリーク電流を測定した。Ｓｉ基板１１として
は、（００１）面を有するＳｉ基板を用い、この上に熱
酸化によって２００ｎｍの酸化膜１２を形成した。下部
電極２としては、厚さ１００ｎｍのＴａ膜と厚さ１００
ｎｍのＰｔ膜を積層した。なお、下部電極としての機能
を果たすのはＰｔ膜であり、Ｔａ膜は下地の酸化膜１２
とＰｔ膜との密着性を向上させるために用いる密着膜と
して機能する。
【００３８】下部電極２上にＢａ0.7 Ｓｒ0.3 ＴｉＯ3
を形成するためのゾルゲル原料をスピンコート法で塗布
した。このゾルゲル原料は、Ｂａ、Ｓｒ、Ｔｉの有機金
属を有機溶媒に溶かしたもので、高純度化学株式会社よ
り入手可能なものである。組成は、Ｂａ：Ｓｒ：Ｔｉ＝
０．７：０．３：１．０である。
を形成するためのゾルゲル原料をスピンコート法で塗布
した。このゾルゲル原料は、Ｂａ、Ｓｒ、Ｔｉの有機金
属を有機溶媒に溶かしたもので、高純度化学株式会社よ
り入手可能なものである。組成は、Ｂａ：Ｓｒ：Ｔｉ＝
０．７：０．３：１．０である。
【００３９】この後の製造工程を、比較例を含めて３種
類実験した。サンプルＡは、誘電体膜３を成膜後、５０
０℃、６０分間の仮焼成、および７００℃、６０分間の
本焼成を行ない、その後、上部電極４を形成した。
類実験した。サンプルＡは、誘電体膜３を成膜後、５０
０℃、６０分間の仮焼成、および７００℃、６０分間の
本焼成を行ない、その後、上部電極４を形成した。
【００４０】サンプルＢは、誘電体膜３を形成した後、
上部電極を形成した。その後、５００℃、６０分間の仮
焼成および７００℃、６０分間の本焼成を行なった。サ
ンプルＣは、誘電体膜３を成膜後、５００℃、６０分間
の仮焼成を行ない、その後、上部電極４を形成した。最
後に、７００℃、６０分間の本焼成を行なった。各サン
プルの上部電極は、ＤＣスパッタ法で成膜したＰｔ膜と
した。また、焼成のアニール工程は全て酸素雰囲気中で
行なった。
上部電極を形成した。その後、５００℃、６０分間の仮
焼成および７００℃、６０分間の本焼成を行なった。サ
ンプルＣは、誘電体膜３を成膜後、５００℃、６０分間
の仮焼成を行ない、その後、上部電極４を形成した。最
後に、７００℃、６０分間の本焼成を行なった。各サン
プルの上部電極は、ＤＣスパッタ法で成膜したＰｔ膜と
した。また、焼成のアニール工程は全て酸素雰囲気中で
行なった。
【００４１】これら３種類のサンプルのリーク電流を測
定した。測定方法は、下部電極をグランドに落とし、上
部電極に電圧を加えた。測定結果を〔表１〕に示す。
定した。測定方法は、下部電極をグランドに落とし、上
部電極に電圧を加えた。測定結果を〔表１〕に示す。
【００４２】
【表１】 上記実施例に従い、仮焼成と本焼成の間に上部電極を形
成したサンプルＣのリーク電流は、従来例によるサンプ
ルＡのリーク電流よりも２桁半少なく、リーク電流が著
しく減少したことが判る。なお、上部電極形成後に仮焼
成、本焼成を行なったサンプルＢは、誘電体膜からの有
機溶媒や有機基の蒸発により、積層構造がボロボロにな
っていた。このため、リーク電流も従来技術よりもさら
に３桁も悪いものであった。
成したサンプルＣのリーク電流は、従来例によるサンプ
ルＡのリーク電流よりも２桁半少なく、リーク電流が著
しく減少したことが判る。なお、上部電極形成後に仮焼
成、本焼成を行なったサンプルＢは、誘電体膜からの有
機溶媒や有機基の蒸発により、積層構造がボロボロにな
っていた。このため、リーク電流も従来技術よりもさら
に３桁も悪いものであった。
【００４３】なお、焼成のアニール工程の前に上部電極
を形成する本実施例の場合、アニール工程で電極が酸化
され、絶縁体になるのを防ぐ必要がある。このため、電
極は酸化されにくい金属もしくは導電性酸化物とするこ
とが好ましい。上述の実施例のように、Ｐｔを用いる
か、導電性酸化物であるＲｕＯ2 、ＩｒＯ2 等を採用す
ることができる。
を形成する本実施例の場合、アニール工程で電極が酸化
され、絶縁体になるのを防ぐ必要がある。このため、電
極は酸化されにくい金属もしくは導電性酸化物とするこ
とが好ましい。上述の実施例のように、Ｐｔを用いる
か、導電性酸化物であるＲｕＯ2 、ＩｒＯ2 等を採用す
ることができる。
【００４４】また、上述の実施例においては、誘電体薄
膜の誘電体としてＢａ0.7 Ｓｒ0.3ＴｉＯ3 を用いた
が、結晶化する際、表面が凹凸となる他の誘電体薄膜を
用いた時も、同様の効果が得られる。たとえば、チタン
酸ストロンチウム、ジルコン酸チタン酸鉛、ジルコン酸
チタン酸鉛ランタン、他の組成のチタン酸ストロンチウ
ムバリウム等を用いることができる。
膜の誘電体としてＢａ0.7 Ｓｒ0.3ＴｉＯ3 を用いた
が、結晶化する際、表面が凹凸となる他の誘電体薄膜を
用いた時も、同様の効果が得られる。たとえば、チタン
酸ストロンチウム、ジルコン酸チタン酸鉛、ジルコン酸
チタン酸鉛ランタン、他の組成のチタン酸ストロンチウ
ムバリウム等を用いることができる。
【００４５】図３（Ａ）、（Ｂ）は、以上説明した誘電
体膜を用いるキャパシタの応用例を示す。図３（Ａ）は
ＤＲＡＭのメモリセルの構成を示し、図３（Ｂ）は汎用
キャパシタの構成を示す。
体膜を用いるキャパシタの応用例を示す。図３（Ａ）は
ＤＲＡＭのメモリセルの構成を示し、図３（Ｂ）は汎用
キャパシタの構成を示す。
【００４６】図３（Ａ）において、ｐ型半導体基板１１
の表面上にゲート酸化膜１３が形成され、その上に多結
晶シリコンのゲート電極１４が形成されている。このゲ
ート電極１４と自己整合した位置に、ｎ+ 型のソース／
ドレイン１５、１６が形成されている。ソース／ドレイ
ン領域１５には、ビット線１８が接続され、ソース／ド
レイン領域１６には上述の実施例で説明したキャパシタ
Ｃが接続される。キャパシタＣは、下部電極２、誘電体
膜３、上部電極４を含んで形成される。なお、キャパシ
タＣおよびビット線１８はＳｉＯ2 等で形成された層間
絶縁膜１２上に配置されている。
の表面上にゲート酸化膜１３が形成され、その上に多結
晶シリコンのゲート電極１４が形成されている。このゲ
ート電極１４と自己整合した位置に、ｎ+ 型のソース／
ドレイン１５、１６が形成されている。ソース／ドレイ
ン領域１５には、ビット線１８が接続され、ソース／ド
レイン領域１６には上述の実施例で説明したキャパシタ
Ｃが接続される。キャパシタＣは、下部電極２、誘電体
膜３、上部電極４を含んで形成される。なお、キャパシ
タＣおよびビット線１８はＳｉＯ2 等で形成された層間
絶縁膜１２上に配置されている。
【００４７】このようなＤＲＡＭセルにおいて、高誘電
率薄膜を用いたキャパシタＣを用いることにより、キャ
パシタの占有面積を減少させることが可能となる。した
がって、メモリセルの占有面積を減少させ、集積密度を
向上させることができる。
率薄膜を用いたキャパシタＣを用いることにより、キャ
パシタの占有面積を減少させることが可能となる。した
がって、メモリセルの占有面積を減少させ、集積密度を
向上させることができる。
【００４８】図３（Ｂ）は、汎用キャパシタの構成例を
示す。Ｓｉ基板１１表面上にＳｉＯ 2 膜１２が形成され
ている。このＳｉＯ2 膜の上に、下部電極２、誘電体膜
３、上部電極４が積層されてキャパシタを構成してい
る。
示す。Ｓｉ基板１１表面上にＳｉＯ 2 膜１２が形成され
ている。このＳｉＯ2 膜の上に、下部電極２、誘電体膜
３、上部電極４が積層されてキャパシタを構成してい
る。
【００４９】なお、下部電極は図中右側に延在し、コン
タクト領域を形成している。また、上部電極４は左側に
延在し、同様のコンタクト領域を形成している。たとえ
ば、移動体通信等に用いる半導体集積回路装置において
は、外部よりノイズが侵入する可能性が高い。このよう
な外部ノイズを吸収するためには、高い容量を有するキ
ャパシタを信号入力端子に接続することが好ましい。
タクト領域を形成している。また、上部電極４は左側に
延在し、同様のコンタクト領域を形成している。たとえ
ば、移動体通信等に用いる半導体集積回路装置において
は、外部よりノイズが侵入する可能性が高い。このよう
な外部ノイズを吸収するためには、高い容量を有するキ
ャパシタを信号入力端子に接続することが好ましい。
【００５０】また、種々の半導体集積回路装置におい
て、外部と接続されたパッド２は、サージ電圧等の高い
電圧ノイズが印加される可能性が高い。このような場
合、図３（Ｂ）に示すようなキャパシタを配線やパッド
に接続することにより、入来するノイズ電圧を吸収する
ことができる。もちろん、ノイズカット用のみに限ら
ず、フィルタ回路のＣ成分等、他の容量素子として用い
ることもできる。
て、外部と接続されたパッド２は、サージ電圧等の高い
電圧ノイズが印加される可能性が高い。このような場
合、図３（Ｂ）に示すようなキャパシタを配線やパッド
に接続することにより、入来するノイズ電圧を吸収する
ことができる。もちろん、ノイズカット用のみに限ら
ず、フィルタ回路のＣ成分等、他の容量素子として用い
ることもできる。
【００５１】なお、上述の実験において、下部電極とし
て耐酸化性の高いＰｔを用いた。Ｐｔは、ＳｉやＳｉＯ
2 への密着性が悪い。このため、Ｓｉ基板上やＳｉＯ2
絶縁膜上に直接Ｐｔ膜を形成すると剥離しやすい。Ｐｔ
膜を確実に基板上に形成するため、下部電極を積層構造
とし、下層に密着用のＴａ膜を用いた。なお、Ｔａの代
わりにＴｉを用いることもできる。
て耐酸化性の高いＰｔを用いた。Ｐｔは、ＳｉやＳｉＯ
2 への密着性が悪い。このため、Ｓｉ基板上やＳｉＯ2
絶縁膜上に直接Ｐｔ膜を形成すると剥離しやすい。Ｐｔ
膜を確実に基板上に形成するため、下部電極を積層構造
とし、下層に密着用のＴａ膜を用いた。なお、Ｔａの代
わりにＴｉを用いることもできる。
【００５２】本発明者は、このような構成において、新
たな問題が発生することを見い出した。図８（Ａ）に示
すように、Ｓｉ基板６１上に密着膜としてＴａ膜６２を
形成し、その上に下部電極としてＰｔ膜６３を形成し
た。Ｐｔ膜６３上に誘電体膜６４をスピン塗布し、その
後、誘電体膜の焼成を行なった。
たな問題が発生することを見い出した。図８（Ａ）に示
すように、Ｓｉ基板６１上に密着膜としてＴａ膜６２を
形成し、その上に下部電極としてＰｔ膜６３を形成し
た。Ｐｔ膜６３上に誘電体膜６４をスピン塗布し、その
後、誘電体膜の焼成を行なった。
【００５３】図８（Ｂ）に示すように、焼成後のＳｉ基
板６１は誘電体膜側を凸に反ってしまう。この原因を究
明すると、Ｔａ膜６２が酸化雰囲気中の焼成で酸化し、
ＴａＯx となり、体積が膨張していることが判った。こ
のＴａ膜６２の体積膨張により、基板上側を膨張させる
応力が働いて、基板が上に凸に反るものと考えられる。
板６１は誘電体膜側を凸に反ってしまう。この原因を究
明すると、Ｔａ膜６２が酸化雰囲気中の焼成で酸化し、
ＴａＯx となり、体積が膨張していることが判った。こ
のＴａ膜６２の体積膨張により、基板上側を膨張させる
応力が働いて、基板が上に凸に反るものと考えられる。
【００５４】ところで、このような基板の反りが生じる
と、焼成後の誘電体膜６４ａは図に示すようにひび割れ
が生じやすい。誘電体膜６４ａにひび割れが生じると、
その上に上部電極を形成した時、ひび割れ部で上部電極
と下部電極間の距離が減少し、リーク電流を増大させて
しまう。
と、焼成後の誘電体膜６４ａは図に示すようにひび割れ
が生じやすい。誘電体膜６４ａにひび割れが生じると、
その上に上部電極を形成した時、ひび割れ部で上部電極
と下部電極間の距離が減少し、リーク電流を増大させて
しまう。
【００５５】図４（Ａ）、（Ｂ）、（Ｃ）は、本発明の
他の実施例による半導体装置の製造方法を説明するため
の概略断面図である。図４（Ａ）において、半導体基板
１１上にＳｉＯ2 等の絶縁膜１２が形成され、その上に
Ｔａ等の密着膜２１が形成されている。密着膜２１上に
はＰｔ等の下部電極２、誘電体膜３、上部電極４が積層
されている。
他の実施例による半導体装置の製造方法を説明するため
の概略断面図である。図４（Ａ）において、半導体基板
１１上にＳｉＯ2 等の絶縁膜１２が形成され、その上に
Ｔａ等の密着膜２１が形成されている。密着膜２１上に
はＰｔ等の下部電極２、誘電体膜３、上部電極４が積層
されている。
【００５６】誘電体膜３を酸素雰囲気中で焼成する際、
Ｔａ膜２１が酸化することによって基板の反りが生じる
ものと考えられる。基板の反りは、Ｔａ膜２１の体積膨
張に依存する。Ｔａ膜２１が薄ければ生じる応力は少な
く、基板の反りが制限されるであろう。そこで、Ｔａ膜
の厚さとリーク電流との関係を調べた。
Ｔａ膜２１が酸化することによって基板の反りが生じる
ものと考えられる。基板の反りは、Ｔａ膜２１の体積膨
張に依存する。Ｔａ膜２１が薄ければ生じる応力は少な
く、基板の反りが制限されるであろう。そこで、Ｔａ膜
の厚さとリーク電流との関係を調べた。
【００５７】図５は、Ｔａ膜の厚さと結果として得られ
るキャパシタのリーク電流密度との関係を示すグラフで
ある。図中横軸にＴａ膜の厚さをｎｍで示し、縦軸にリ
ーク電流密度をＡ／ｃｍ2 で示す。
るキャパシタのリーク電流密度との関係を示すグラフで
ある。図中横軸にＴａ膜の厚さをｎｍで示し、縦軸にリ
ーク電流密度をＡ／ｃｍ2 で示す。
【００５８】図に示すように、Ｔａ膜の厚さが薄くなる
と、リーク電流密度は減少している。Ｔａ膜の厚さ２０
ｎｍにおいて、リーク電流密度は最低値を示し、その両
側では変化の様子が著しく異なっている。すなわち、Ｔ
ａ膜の厚さが２０ｎｍ以下であれば、リーク電流密度を
著しく小さくすることができる。なお、Ｔａ膜は密着膜
としての機能を果たす必要があり、その厚さは１ｎｍ以
上あることが必要である。
と、リーク電流密度は減少している。Ｔａ膜の厚さ２０
ｎｍにおいて、リーク電流密度は最低値を示し、その両
側では変化の様子が著しく異なっている。すなわち、Ｔ
ａ膜の厚さが２０ｎｍ以下であれば、リーク電流密度を
著しく小さくすることができる。なお、Ｔａ膜は密着膜
としての機能を果たす必要があり、その厚さは１ｎｍ以
上あることが必要である。
【００５９】すなわち、図４（Ａ）に示す密着膜２１の
厚さＴを１−２０ｎｍの範囲に設定することにより、誘
電体膜３を焼成しても基板１１の反りを抑制し、リーク
電流を最小限に制限することができるものと考えられ
る。
厚さＴを１−２０ｎｍの範囲に設定することにより、誘
電体膜３を焼成しても基板１１の反りを抑制し、リーク
電流を最小限に制限することができるものと考えられ
る。
【００６０】図４（Ｂ）は、他の実施例による製造方法
を示す。酸化膜１２を備えたＳｉ基板１１の表面上に密
着膜２１を形成するのみでなく、Ｓｉ基板の裏面にも同
様の密着膜２２を形成する。その後、表面上に前述の実
施例同様、下部電極２、誘電体膜３、上部電極４を形成
する。
を示す。酸化膜１２を備えたＳｉ基板１１の表面上に密
着膜２１を形成するのみでなく、Ｓｉ基板の裏面にも同
様の密着膜２２を形成する。その後、表面上に前述の実
施例同様、下部電極２、誘電体膜３、上部電極４を形成
する。
【００６１】誘電体膜３の焼成の際、密着膜２１、２２
が酸化し、体積膨張を生じると、基板１１の表面および
裏面でほぼ同等の伸張応力が発生する。基板の両面で応
力が発生するため、これらの応力はお互いに相殺し、大
きな基板１１の反りは発生しない。片面にのみＴａ膜を
形成した場合と較べ、基板１１の反りが低減するため、
誘電体膜３のひび割れは低減し、リーク電流が減少す
る。
が酸化し、体積膨張を生じると、基板１１の表面および
裏面でほぼ同等の伸張応力が発生する。基板の両面で応
力が発生するため、これらの応力はお互いに相殺し、大
きな基板１１の反りは発生しない。片面にのみＴａ膜を
形成した場合と較べ、基板１１の反りが低減するため、
誘電体膜３のひび割れは低減し、リーク電流が減少す
る。
【００６２】図４（Ｃ）は、本発明の他の実施例による
半導体装置の製造方法を概略的に示す。基板の反りは、
下部電極と半導体基板との間に密着膜を設けることに起
因している。密着膜は、Ｐｔ膜と基板との密着性が悪い
ために用いる。もし、Ｐｔ膜が基板に十分な力を以て密
着すれば、密着膜を設ける必要はなくなる。
半導体装置の製造方法を概略的に示す。基板の反りは、
下部電極と半導体基板との間に密着膜を設けることに起
因している。密着膜は、Ｐｔ膜と基板との密着性が悪い
ために用いる。もし、Ｐｔ膜が基板に十分な力を以て密
着すれば、密着膜を設ける必要はなくなる。
【００６３】Ｓｉ基板１１の上に酸化膜１２ａを形成し
た後、酸化膜表面をプラズマに曝したり、極めて薄い弗
酸水溶液に浸すことにより、酸化膜１２ａ表面を粗面化
する。この粗面化した表面上にＰｔ膜で形成した下部電
極２を形成する。基板表面が粗面化しているため、Ｐｔ
膜と基板との結合力が強まり、下部電極が基板から剥離
することが低減する。
た後、酸化膜表面をプラズマに曝したり、極めて薄い弗
酸水溶液に浸すことにより、酸化膜１２ａ表面を粗面化
する。この粗面化した表面上にＰｔ膜で形成した下部電
極２を形成する。基板表面が粗面化しているため、Ｐｔ
膜と基板との結合力が強まり、下部電極が基板から剥離
することが低減する。
【００６４】図４（Ａ）、（Ｂ）、（Ｃ）に示す構成を
作成するには、Ｓｉ基板１１上にＳｉＯ2 膜１２を熱酸
化等によって形成し、その後、上述の密着膜を形成する
か、酸化膜１２の表面を粗面化する。その後、表面上に
下部電極、誘電体膜を形成し、誘電体膜の仮焼成、本焼
成を行なう。その後、上部電極４を作成する。
作成するには、Ｓｉ基板１１上にＳｉＯ2 膜１２を熱酸
化等によって形成し、その後、上述の密着膜を形成する
か、酸化膜１２の表面を粗面化する。その後、表面上に
下部電極、誘電体膜を形成し、誘電体膜の仮焼成、本焼
成を行なう。その後、上部電極４を作成する。
【００６５】図６は、本発明の他の実施例による半導体
装置の製造方法を概略的に示す。図６（Ａ）に示すよう
に、前述の実施例同様Ｓｉ基板１１の表面上にＴａの密
着膜２１を形成し、さらにその上にＰｔの下部電極２を
形成する。下部電極２上にまず薄い誘電体層３ａをゾル
ゲル法により形成する。
装置の製造方法を概略的に示す。図６（Ａ）に示すよう
に、前述の実施例同様Ｓｉ基板１１の表面上にＴａの密
着膜２１を形成し、さらにその上にＰｔの下部電極２を
形成する。下部電極２上にまず薄い誘電体層３ａをゾル
ゲル法により形成する。
【００６６】図６（Ｂ）に示すように、薄い誘電体膜３
ａを形成した基板に結晶化を生じさせる焼成を行なう。
薄い誘電体膜３ａが完全に結晶化する温度でアニールす
ると、密着膜２１も酸化が進行し、Ｔａ膜がＴａＯx 膜
２１ａとなる。密着膜２１ａは、酸化により体積が膨張
し、図に示すような応力が発生し、基板に反りが発生す
る。この反りにより、薄い誘電体膜３ａはひび割れを生
じる。
ａを形成した基板に結晶化を生じさせる焼成を行なう。
薄い誘電体膜３ａが完全に結晶化する温度でアニールす
ると、密着膜２１も酸化が進行し、Ｔａ膜がＴａＯx 膜
２１ａとなる。密着膜２１ａは、酸化により体積が膨張
し、図に示すような応力が発生し、基板に反りが発生す
る。この反りにより、薄い誘電体膜３ａはひび割れを生
じる。
【００６７】図６（Ｃ）に示すように、薄い誘電体膜３
ａの上に、全体が所望の厚さとなるように、さらに誘電
体膜３ｂをゾルゲル法により形成する。なお、この工程
においては、密着膜２１は既に完全に酸化が進行してい
ることに注意されたい。誘電体膜３ｂを結晶化させる焼
成工程を行なっても、密着膜はほとんど新たな酸化を生
じないため、基板の反りは変化しない。したがって、薄
い誘電体膜３ａの上に形成した誘電体膜３ｂにはひび割
れが生じにくい。誘電体膜３ｂ上に上部電極を形成すれ
ば、リーク電流の少ないキャパシタが得られる。
ａの上に、全体が所望の厚さとなるように、さらに誘電
体膜３ｂをゾルゲル法により形成する。なお、この工程
においては、密着膜２１は既に完全に酸化が進行してい
ることに注意されたい。誘電体膜３ｂを結晶化させる焼
成工程を行なっても、密着膜はほとんど新たな酸化を生
じないため、基板の反りは変化しない。したがって、薄
い誘電体膜３ａの上に形成した誘電体膜３ｂにはひび割
れが生じにくい。誘電体膜３ｂ上に上部電極を形成すれ
ば、リーク電流の少ないキャパシタが得られる。
【００６８】さらに、図４（Ａ）の構成において、密着
膜２１としてＴａやＴｉの酸化膜を用いれば、その後、
誘電体膜の焼成を酸素雰囲気中で行なっても、密着膜が
さらに酸化することはない。したがって、誘電体膜には
ひび割れが生じにくい。この場合は、図６（Ａ）−
（Ｃ）に示す実施例と同様な効果が得られる他、基板の
反りも生じない効果が得られる。
膜２１としてＴａやＴｉの酸化膜を用いれば、その後、
誘電体膜の焼成を酸素雰囲気中で行なっても、密着膜が
さらに酸化することはない。したがって、誘電体膜には
ひび割れが生じにくい。この場合は、図６（Ａ）−
（Ｃ）に示す実施例と同様な効果が得られる他、基板の
反りも生じない効果が得られる。
【００６９】これらの実施例の効果を確認するため、以
下に示す実験を行なった。誘電体膜としては、Ｂａ0.7
Ｓｒ0.3 ＴｉＯ3 を用いた。Ｓｉ基板１１としては、
（００１）面を有するＳｉ基板を用い、その表面上に熱
酸化によって厚さ２００ｎｍの酸化膜１２を形成した。
その上に厚さはそれぞれ１００ｎｍとしたＴａ密着膜２
１、Ｐｔ下部電極２をＤＣスパッタ法で成膜した。ま
た、Ｔａ密着膜の代わりにＴａ酸化物膜を密着膜として
用いる場合は、Ｔａをターゲットとし、酸素雰囲気中で
リアクティブＤＣスパッタリングによりＴａ酸化物膜を
成膜した。
下に示す実験を行なった。誘電体膜としては、Ｂａ0.7
Ｓｒ0.3 ＴｉＯ3 を用いた。Ｓｉ基板１１としては、
（００１）面を有するＳｉ基板を用い、その表面上に熱
酸化によって厚さ２００ｎｍの酸化膜１２を形成した。
その上に厚さはそれぞれ１００ｎｍとしたＴａ密着膜２
１、Ｐｔ下部電極２をＤＣスパッタ法で成膜した。ま
た、Ｔａ密着膜の代わりにＴａ酸化物膜を密着膜として
用いる場合は、Ｔａをターゲットとし、酸素雰囲気中で
リアクティブＤＣスパッタリングによりＴａ酸化物膜を
成膜した。
【００７０】誘電体膜はゾルゲル原料をスピン塗布する
ことによって形成した。なお、このゾルゲル原料の仮焼
成は６００℃で行ない、本焼成は７００℃で行なった。
ゾルゲル原料の濃度〔有機金属／（有機金属＋溶媒）〕
は、１０ｗｔ％のものと１ｗｔ％のものを使い分けて用
いた。なお、誘電体膜の形成において、ゾルゲル原料は
２回塗りした。
ことによって形成した。なお、このゾルゲル原料の仮焼
成は６００℃で行ない、本焼成は７００℃で行なった。
ゾルゲル原料の濃度〔有機金属／（有機金属＋溶媒）〕
は、１０ｗｔ％のものと１ｗｔ％のものを使い分けて用
いた。なお、誘電体膜の形成において、ゾルゲル原料は
２回塗りした。
【００７１】サンプルＤ（従来例） Ｓｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜と厚さ１
００ｎｍのＰｔ膜を積層し、その上に１０ｗｔ％のゾル
ゲル原料を塗布し、仮焼成を行ない、次に１０ｗｔ％の
ゾルゲルを再び塗布し、仮焼成を行ない、その後、本焼
成を行なった。
００ｎｍのＰｔ膜を積層し、その上に１０ｗｔ％のゾル
ゲル原料を塗布し、仮焼成を行ない、次に１０ｗｔ％の
ゾルゲルを再び塗布し、仮焼成を行ない、その後、本焼
成を行なった。
【００７２】サンプルＥ Ｓｉ基板の酸化膜上に厚さを１０−８０ｎｍの範囲で変
化させたＴａ膜を形成し、その上に厚さ１００ｎｍのＰ
ｔ膜を形成した。このように形成した下部電極上に、１
０ｗｔ％の誘電体ゾルゲル原料を塗布し、仮焼成を行な
い、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を
行ない、次に本焼成を行なった。
化させたＴａ膜を形成し、その上に厚さ１００ｎｍのＰ
ｔ膜を形成した。このように形成した下部電極上に、１
０ｗｔ％の誘電体ゾルゲル原料を塗布し、仮焼成を行な
い、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を
行ない、次に本焼成を行なった。
【００７３】サンプルＦ Ｓｉ基板の酸化膜上および裏面上に厚さ１００ｎｍのＴ
ａ膜を形成し、表面のＴａ膜の上に厚さ１００ｎｍのＰ
ｔ膜下部電極を形成した。この下部電極上に１０ｗｔ％
のゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成を行ない、最後に
本焼成を行なった。
ａ膜を形成し、表面のＴａ膜の上に厚さ１００ｎｍのＰ
ｔ膜下部電極を形成した。この下部電極上に１０ｗｔ％
のゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成を行ない、最後に
本焼成を行なった。
【００７４】サンプルＧ Ｓｉ基板の酸化膜表面を粗面化し、その上に厚さ１００
ｎｍのＰｔ膜を直接形成した。この下部電極上に１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成を行ない、再び１
０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行なった
後、本焼成を行なった。
ｎｍのＰｔ膜を直接形成した。この下部電極上に１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成を行ない、再び１
０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行なった
後、本焼成を行なった。
【００７５】サンプルＨ Ｓｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜を形成
し、その上に厚さ１００ｎｍのＰｔ膜を形成した。この
ように形成した下部電極上に１０ｗｔ％のゾルゲル原料
を塗布し、仮焼成、本焼成を行なって完全に結晶化させ
た。その後、再び１０ｗｔ％のゾルゲル原料を塗布し、
仮焼成を行ない、続いて本焼成を行なった。
し、その上に厚さ１００ｎｍのＰｔ膜を形成した。この
ように形成した下部電極上に１０ｗｔ％のゾルゲル原料
を塗布し、仮焼成、本焼成を行なって完全に結晶化させ
た。その後、再び１０ｗｔ％のゾルゲル原料を塗布し、
仮焼成を行ない、続いて本焼成を行なった。
【００７６】サンプルＩ Ｓｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜を形成
し、その上に厚さ１００ｎｍのＰｔ膜を形成した。この
下部電極上に１ｗｔ％のゾルゲル原料を塗布し、完全に
結晶化させるアニール処理を行なった。その後、１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成、本焼成を行なっ
た。
し、その上に厚さ１００ｎｍのＰｔ膜を形成した。この
下部電極上に１ｗｔ％のゾルゲル原料を塗布し、完全に
結晶化させるアニール処理を行なった。その後、１０ｗ
ｔ％のゾルゲル原料を塗布し、仮焼成、本焼成を行なっ
た。
【００７７】サンプルＪ Ｓｉ基板の酸化膜上に密着層として厚さ１００ｎｍのＴ
ａ2 Ｏ5 をスパッタリングにより成膜し、その上に厚さ
１００ｎｍのＰｔ膜をスパッタリングで形成した。この
下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼
成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、
仮焼成を行ない、最後に本焼成を行なった。
ａ2 Ｏ5 をスパッタリングにより成膜し、その上に厚さ
１００ｎｍのＰｔ膜をスパッタリングで形成した。この
下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼
成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、
仮焼成を行ない、最後に本焼成を行なった。
【００７８】これらのサンプルの上に、上部電極を形成
し、リーク電流および容量密度を測定した。リーク電流
は＋５Ｖ印加時のリーク電流で測定した。また、容量密
度は、印加電圧０Ｖ、周波数１００ｋＨｚの時の容量密
度を測定した。測定結果を以下の〔表２〕に示す。
し、リーク電流および容量密度を測定した。リーク電流
は＋５Ｖ印加時のリーク電流で測定した。また、容量密
度は、印加電圧０Ｖ、周波数１００ｋＨｚの時の容量密
度を測定した。測定結果を以下の〔表２〕に示す。
【００７９】
【表２】 なお、サンプルＩの容量密度が高いが、これは初めの誘
電体薄膜を作成する際、濃度の薄い原料を用いたため、
誘電体膜自体が薄いことに起因する。したがって、容量
密度に関しては各サンプルで差は見い出せない。
電体薄膜を作成する際、濃度の薄い原料を用いたため、
誘電体膜自体が薄いことに起因する。したがって、容量
密度に関しては各サンプルで差は見い出せない。
【００８０】リーク電流は、従来技術によるサンプルＤ
の値と較べ、他の実施例によるサンプルのリーク電流は
少なくとも１桁半、サンプルＥ以外は２桁以上の向上を
示している。
の値と較べ、他の実施例によるサンプルのリーク電流は
少なくとも１桁半、サンプルＥ以外は２桁以上の向上を
示している。
【００８１】このように、基板の反り自身を低減する
か、基板に反りが生じてもひび割れを生じない誘電体膜
を形成することにより、リーク電流を減少できることが
判る。このようにして作成したキャパシタは、図３に示
すような半導体装置に集積化することができる。
か、基板に反りが生じてもひび割れを生じない誘電体膜
を形成することにより、リーク電流を減少できることが
判る。このようにして作成したキャパシタは、図３に示
すような半導体装置に集積化することができる。
【００８２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、図
１、２に示す実施例と、図４、５、６に示す実施例とを
組み合わせることもできる。その他、種々の変更、改
良、組み合わせ等が可能なことは当業者に自明であろ
う。
本発明はこれらに制限されるものではない。例えば、図
１、２に示す実施例と、図４、５、６に示す実施例とを
組み合わせることもできる。その他、種々の変更、改
良、組み合わせ等が可能なことは当業者に自明であろ
う。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
半導体装置に集積化したキャパシタのリーク電流を低減
することができる。このため、高性能の半導体装置を提
供することができる。
半導体装置に集積化したキャパシタのリーク電流を低減
することができる。このため、高性能の半導体装置を提
供することができる。
【図１】本発明の実施例による半導体装置の製造方法を
説明するための概略断面図である。
説明するための概略断面図である。
【図２】図１の実施例における焼成による誘電体膜の変
化を説明するためのグラフである。
化を説明するためのグラフである。
【図３】図１の実施例により作成されるキャパシタの応
用例を示す概略断面である。
用例を示す概略断面である。
【図４】本発明の他の実施例によるキャパシタの製造方
法を説明するための概略断面図である。
法を説明するための概略断面図である。
【図５】Ｔａ膜の厚さに対するリーク電流密度の変化を
示すグラフである。
示すグラフである。
【図６】本発明の他の実施例による半導体装置の製造方
法を説明するための概略断面図である。
法を説明するための概略断面図である。
【図７】従来技術による半導体装置の製造方法を説明す
るための概略断面図である。
るための概略断面図である。
【図８】本発明者の実験により解明したリーク電流の原
因を説明するための概略断面図である。
因を説明するための概略断面図である。
１ 基板（１１ Ｓｉ基板、１２ 酸化膜） ２ 下部電極 ３ 誘電体膜 ４ 上部電極 ２１、２２ 密着膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822
Claims (13)
- 【請求項１】 （ａ）下部電極を形成する工程と、 （ｂ）有機誘電体原料を有機溶媒に溶解した液体状原料
を下部電極上に塗布し、誘電体膜を形成する工程と、 （ｃ）前記誘電体膜を揮発成分が蒸発する温度より高
く、かつ誘電体が結晶化する温度より低い温度で仮焼成
する工程と、 （ｄ）前記誘電体膜上に上部電極を形成する工程と、 （ｅ）前記誘電体が結晶化する温度以上の温度で本焼成
する工程とを含む半導体装置の製造方法。 - 【請求項２】 前記工程（ｂ）と工程（ｃ）を複数回繰
り返す請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記誘電体が、チタン酸ストロンチウ
ム、チタン酸ストロンチウムバリウム、チタン酸ジルコ
ン酸鉛、チタン酸ジルコン酸鉛ランタンから成る群より
選択した少なくとも１種である請求項１ないし２記載の
半導体装置の製造方法。 - 【請求項４】 前記上部電極を導電性酸化物または耐酸
化性金属で形成する請求項１〜３のいずれかに記載の半
導体装置の製造方法。 - 【請求項５】 前記上部電極をＲｕＯ2 、ＩｒＯ2 また
はＰｔで形成する請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記下部電極は、表面を粗面化した基板
上に形成するものであり、前記工程（ａ）で基板表面上
にＰｔ膜を堆積する請求項１記載の半導体装置の製造方
法。 - 【請求項７】 基板上に、厚さ１−２０ｎｍのＴｉまた
はＴａの密着膜を形成する工程と、 前記密着膜上にＰｔ下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
体装置の製造方法。 - 【請求項８】 基板の表面および裏面上にＴｉまたはＴ
ａの密着膜を形成する工程と、 基板表面の密着膜上にＰｔ下部電極膜を形成する工程
と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
体装置の製造方法。 - 【請求項９】 基板表面を粗面化する工程と、 前記粗面化した基板表面上にＰｔ下部電極膜を形成する
工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
体装置の製造方法。 - 【請求項１０】 基板上にＴｉまたはＴａの密着膜を形
成する工程と、 前記密着膜上にＰｔ下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により第１誘電体膜を形
成する工程であって、同時に前記密着膜を完全に酸化す
る工程と、 前記第１誘電体膜上にさらにゾルゲル法により第２誘電
体膜を形成する工程と、 前記第１誘電体膜、第２誘電体膜を含む誘電体膜上に上
部電極を形成する工程とを含む半導体装置の製造方法。 - 【請求項１１】 前記第１誘電体膜を形成するためのゾ
ルゲル原料の濃度を前記第２誘電体膜を形成するための
ゾルゲル原料の濃度より薄く設定した請求項１０記載の
半導体装置の製造方法。 - 【請求項１２】 基板上にＴｉ酸化物またはＴａ酸化物
の密着層を形成する工程と、 前記密着膜上にＰｔ下部電極膜を形成する工程と、 前記下部電極膜上にゾルゲル法により誘電体膜を形成す
る工程と、 前記誘電体膜上に上部電極を形成する工程とを含む半導
体装置の製造方法。 - 【請求項１３】 前記誘電体がチタン酸ストロンチウ
ム、チタン酸ストロンチウムバリウム、チタン酸ジルコ
ン酸鉛、チタン酸ジルコン酸鉛ランタンから成る群より
選択した少なくとも１種である請求項７〜１２のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207033A JPH0878636A (ja) | 1994-08-31 | 1994-08-31 | キャパシタを有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207033A JPH0878636A (ja) | 1994-08-31 | 1994-08-31 | キャパシタを有する半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001249374A Division JP3654352B2 (ja) | 2001-08-20 | 2001-08-20 | キャパシタを有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878636A true JPH0878636A (ja) | 1996-03-22 |
Family
ID=16533097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207033A Pending JPH0878636A (ja) | 1994-08-31 | 1994-08-31 | キャパシタを有する半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JPH0878636A (ja) |
Cited By (9)
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|---|---|---|---|---|
| WO2000072373A1 (en) * | 1999-05-25 | 2000-11-30 | Forskarpatent I Uppsala Ab | Method for manufacturing nanostructured thin film electrodes |
| JP2002076822A (ja) * | 2000-08-28 | 2002-03-15 | Kyocera Corp | 圧電薄膜フィルタ |
| JP2004146551A (ja) * | 2002-10-24 | 2004-05-20 | Fujitsu Ltd | Ｐｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法 |
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| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
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| EP1758153A2 (en) | 2005-08-24 | 2007-02-28 | Tokyo Electron Limited | Perovskite type capacitor and method of manufacturing the same |
| US7223665B2 (en) | 2003-09-04 | 2007-05-29 | Murata Manufacturing Co., Ltd. | Method for manufacturing dielectric thin film capacitor |
| US7816150B2 (en) | 2006-11-13 | 2010-10-19 | Fujitsu Semiconductor Limited | Fabrication process of semiconductor device |
-
1994
- 1994-08-31 JP JP6207033A patent/JPH0878636A/ja active Pending
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