JP3654352B2

JP3654352B2 - キャパシタを有する半導体装置の製造方法

Info

Publication number: JP3654352B2
Application number: JP2001249374A
Authority: JP
Inventors: 一章高井; 英之能代
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-20
Filing date: 2001-08-20
Publication date: 2005-06-02
Anticipated expiration: 2020-06-02
Also published as: JP2002151662A

Description

【０００１】
【産業上の利用分野】
本発明は、キャパシタを有する半導体装置の製造方法に関し、特にゾルゲル法を用いてキャパシタ誘電体膜を形成する半導体装置の製造方法に関する。
【０００２】
ここで、「ゾルゲル法」とは、有機金属を有機溶媒中に溶解した原料（必ずしもゾルないしゲルになっていることを要しないが、通例に従い、これをゾルゲル原料と呼ぶ）を基板上に塗布し、その後アニールを行なって結晶化した膜を得る成膜法である。一般に、アニールはゾルゲル原料から有機溶媒および有機基が蒸発する温度より高く、かつ結晶化が生じる温度よりも低い温度でアニールを行なう仮焼成と膜が結晶化する温度以上でアニールを行なう本焼成とを組み合わせて行なう。
【０００３】
【従来の技術】
半導体装置において、キャパシタはＤＲＡＭやノイズフィルタ等のフィルタ回路に用いられている。近年、半導体集積回路装置の微細化に伴い、キャパシタも微細化が求められている。
【０００４】
狭い面積で高い容量を実現するため、比誘電率の高い誘電体材料を用いたキャパシタを半導体装置に集積化することが研究されている。このため、半導体基板上に高品質の誘電体膜を成膜する技術の開発が望まれている。
高誘電率薄膜は、スパッタリング、ＣＶＤ、ＭＢＥ、ゾルゲル法等で成膜される。特に、ゾルゲル法は低コストで高いスループットを実現できる成膜法であり、近年注目を集めている。
【０００５】
図７を参照して、従来技術によるゾルゲル法の誘電体膜成膜技術を説明する。図７（Ａ）に示すように、Ｓｉ基板５１上に、たとえば厚さ約１００ｎｍのＴａ膜５２と厚さ約１００ｎｍのＰｔ膜５３とを積層する。Ｔａ膜５２は主にＰｔ膜の下地に対する密着性を向上させる機能を有する。Ｐｔ膜５３が主に下部電極の役割を果たす。この下部電極５３上に誘電体原料の有機化合物を有機溶媒中に溶解したゾルゲル原料をスピン塗布し、誘電体層５４を作成する。なお、この段階では誘電体層５４は誘電体原料の有機化合物であり、目的とする高誘電率の誘電体とはなっていない。
【０００６】
図７（Ｂ）に示すように、基板５１を加熱し、誘電体層５４からまず有機溶媒を蒸発させ、さらに誘電体原料の有機化合物の有機基を離脱させる。十分高温で焼成すると、誘電体原料の結晶化が進み、誘電体層５４は結晶化し、高い誘電率を有する誘電体層５４ａに変化する。しかし、結晶化する際、誘電体層５４ａ内で結晶粒が成長し、誘電体層は結晶粒の集合となってしまう。
結晶粒の集合となった誘電体層５４ａは、図に示すように、大小の結晶粒の集合であり、表面が凹凸状になってしまう。すなわち、厚さが不均一な誘電体層が形成されている。
【０００７】
図７（Ｃ）に示すように、誘電体層５４ａ表面上に上部電極５５を成膜する。図に示すように、誘電体層５４ａは厚さが不均一であり、上部電極５５は下部電極５２と種々の距離で対向する。したがって、上部電極５５と下部電極５３間の距離が短い所でリーク電流が生じやすい。このようにして作成したキャパシタのリーク電流が大きくなってしまう。
【０００８】
【発明が解決しようとする課題】
従来技術によれば、半導体基板上に高誘電率薄膜を用いたキャパシタを作成すると、キャパシタのリーク電流が大きくなりやすい。
【０００９】
本発明の目的は、リーク電流が少ない半導体装置を作成することのできる製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によれば、基板の表面および裏面上にＴｉまたはＴａの密着膜を形成する工程と、基板表面の密着膜上にＰｔ下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程とを含む半導体装置の製造方法が提供される。
【００１２】
本発明のさらに他の観点によれば、基板上にＴｉ酸化物またはＴａ酸化物の密着層を形成する工程と、前記密着膜上にＰｔ下部電極膜を形成する工程と、前記下部電極膜上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程とを含む半導体装置の製造方法が提供される。
【００１３】
本発明の他の観点によれば、基板上にＴｉまたはＴａの密着膜を形成する工程と、前記密着膜上にＰｔ下部電極膜を形成する工程と、前記下部電極膜上にゾルゲル法により第１誘電体膜を形成する工程であって、同時に前記密着膜を完全に酸化する工程と、前記第１誘電体膜上にさらにゾルゲル法により第２誘電体膜を形成する工程と、前記第１誘電体膜、第２誘電体膜を含む誘電体膜上に上部電極を形成する工程とを含む半導体装置の製造方法が提供される。
【００１４】
【作用】
本発明者らは、従来技術によるキャパシタのリークが大きくなる原因は、（１）従来知られていた誘電体層結晶化の際の結晶粒の成長により表面凹凸のみでなく、（２）基板と下部電極の密着を保つためのＴａもしくはＴｉ層がアニールの際酸化され、基板が反ってしまい、そのため誘電体層にひび割れが生じることにもあることを見出した。
【００１５】
密着膜を基板の表面および裏面上に形成することにより、密着膜が酸化した時に発生する応力が基板の両面で生じ、基板の反りが低減する。したがって、誘電体膜の反りも低減し、リーク電流が低減する。
【００１７】
下部電極上にゾルゲル法により第１誘電体膜を形成し、密着膜を完全に酸化すると、基板の反りを発生させてしまう。第１誘電体膜の上に、さらにゾルゲル法により第２誘電体膜を形成すると、基板はもはや大きな変形（反り）を生じず、第２誘電体膜に発生する割れは減少する。このため、リーク電流を減少することができる。
【００１８】
密着膜として、初めから酸化物を堆積することにより、密着膜が酸化することによる体積膨張を回避することができる。したがって、基板の反りが防止され、リーク電流が低減する。
【００１９】
【実施例】
図１（Ａ）−１（Ｃ）を参照して、本発明の実施例によるキャパシタを有する半導体装置の製造方法を説明する。
図１（Ａ）に示すように、基板１の上に下部電極２を形成し、その上に有機誘電体原料を有機溶媒に溶解したゾルゲル液をスピン塗布し、誘電体層３を形成する。
【００２０】
なお、基板１としては、Ｓｉ基板１１の表面上にＳｉ酸化膜１２を形成したものや、Ｓｉ酸化膜１２の存在しないＳｉ基板を用いることができる。下部電極２は、酸化ルテニウムＲｕＯ₂、酸化イリジウムＩｒＯ₂等の導電性酸化物やＰｔ等の耐酸化性金属を用いることができる。誘電体層３は、チタン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウムバリウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸鉛ランタン（ＰＬＺＴ）等を用いることができる。誘電体層３のスピン塗布後、仮焼成を行ない、揮発成分を蒸発させる。なお、一回のスピン塗布、仮焼成によっては十分な膜厚の誘電体層を得られない場合は、スピン塗布、仮焼成を必要回数繰り返す。
【００２１】
図１（Ｂ）に示すように、仮焼成した誘電体層３の上に上部電極４を形成する。上部電極４も、下部電極と同様の材料で形成することができる。図１（Ｃ）に示すように、上部電極４を形成した後、基板を加熱し、本焼成を行なう。仮焼成した誘電体層３は、この本焼成によって結晶化するが、上面を上部電極４によって覆われているため、結晶化による原子、分子の移動が制約され、上面は平坦なまま保たれる。このような仮焼成、本焼成をどのような条件で行なえばよいかを調べるため、以下に述べる実験を行なった。
【００２２】
図２を参照して焼成による誘電体膜の変化の様子を説明する。図２（Ａ）は、ゾルゲル原料を加熱すると、その重量がどのように変化するかを示したグラフである。横軸にアニール温度を℃で示し、縦軸に重量変化を％で示す。重量変化が−１０％とは、ゾルゲル原料の重量が１０％減少することを示す。
【００２３】
図中曲線ａに示すように、アニール温度が高くなれば、重量変化の絶対値は増大し、ゾルゲル原料の重量は減少する。まず、常温から１２０℃程度の温度領域においては、曲線ａ１に示すように、重量は温度の増加と共に急激に減少する。これはゾルゲル原料中の有機溶媒が蒸発することによるものと考えられる。
【００２４】
アニール温度が１２０℃から２４０℃程度の領域においては、曲線ａ２に示すように、温度変化に対する重量変化は緩やかになっている。これは、有機溶媒がほぼ蒸発し尽くし、有機金属の有機基は未だ脱離しにくい温度領域であるためと考えられる。
【００２５】
アニール温度が約３００℃程度以上になると、曲線ａ３に示すように、重量変化は再び大きくなる。この温度領域においては、有機金属の有機基が脱離するためと考えられる。
【００２６】
約３２０℃以上の温度領域においては、曲線ａ４に示すように、重量変化は極めて小さくなる。この温度領域においては、有機溶媒および有機金属の有機基がほぼ脱離し終わり、アニールによって蒸発する成分が減少するためと考えられる。図２（Ｂ）は、アニール温度と比誘電率の関係を示すグラフである。横軸はアニール温度を℃で示し、縦軸は比誘電率を示す。図に示すように、アニール温度が６５０℃を越えると、比誘電率は著しく増大を始める。アニール温度が７００℃以上では、比誘電率の増大傾向は幾分弱まる。
【００２７】
図２（Ａ）、（Ｂ）から判るように、仮焼成としては結晶化を生じない６５０℃以下の温度で、かつ揮発成分は蒸発させる約３００℃以上の温度が好ましい。より好ましくは、約３２０℃以上、約６５０℃以下の温度で仮焼成を行なう。本焼成は、結晶化を積極的に促進する６５０℃以上の温度、さらに好ましくは７００℃以上の温度とすることが好ましい。本焼成の上限温度は、半導体装置の他の構成要素によって定まる場合が多い。たとえば、下部電極の劣化を抑えるためには、８５０℃以下とすることが好ましい。
【００２８】
なお、この結果は高純度化学株式会社製のＢＳＴ用ゾルゲル原料を用いた場合のものである。よって、ゾルゲル原料を変更することにより、仮焼成および本焼成の適切な温度範囲は変わる可能性がある。しかし、今回と同様の方法を用いることにより、適切な温度範囲を決定することができる。
【００２９】
本実施例の効果を確認するため、サンプルを作成してリーク電流を測定した。Ｓｉ基板１１としては、（００１）面を有するＳｉ基板を用い、この上に熱酸化によって２００ｎｍの酸化膜１２を形成した。下部電極２としては、厚さ１００ｎｍのＴａ膜と厚さ１００ｎｍのＰｔ膜を積層した。なお、下部電極としての機能を果たすのはＰｔ膜であり、Ｔａ膜は下地の酸化膜１２とＰｔ膜との密着性を向上させるために用いる密着膜として機能する。
【００３０】
下部電極２上にＢａ_0.7Ｓｒ_0.3ＴｉＯ₃を形成するためのゾルゲル原料をスピンコート法で塗布した。このゾルゲル原料は、Ｂａ、Ｓｒ、Ｔｉの有機金属を有機溶媒に溶かしたもので、高純度化学株式会社より入手可能なものである。組成は、Ｂａ：Ｓｒ：Ｔｉ＝０．７：０．３：１．０である。
【００３１】
この後の製造工程を、比較例を含めて３種類実験した。サンプルＡは、誘電体膜３を成膜後、５００℃、６０分間の仮焼成、および７００℃、６０分間の本焼成を行ない、その後、上部電極４を形成した。
サンプルＢは、誘電体膜３を形成した後、上部電極を形成した。その後、５００℃、６０分間の仮焼成および７００℃、６０分間の本焼成を行なった。サンプルＣは、誘電体膜３を成膜後、５００℃、６０分間の仮焼成を行ない、その後、上部電極４を形成した。最後に、７００℃、６０分間の本焼成を行なった。各サンプルの上部電極は、ＤＣスパッタ法で成膜したＰｔ膜とした。また、焼成のアニール工程は全て酸素雰囲気中で行なった。
【００３２】
これら３種類のサンプルのリーク電流を測定した。測定方法は、下部電極をグランドに落とし、上部電極に電圧を加えた。測定結果を〔表１〕に示す。
【００３３】
【表１】

【００３４】
上記実施例に従い、仮焼成と本焼成の間に上部電極を形成したサンプルＣのリーク電流は、従来例によるサンプルＡのリーク電流よりも２桁半少なく、リーク電流が著しく減少したことが判る。なお、上部電極形成後に仮焼成、本焼成を行なったサンプルＢは、誘電体膜からの有機溶媒や有機基の蒸発により、積層構造がボロボロになっていた。このため、リーク電流も従来技術よりもさらに３桁も悪いものであった。
【００３５】
なお、焼成のアニール工程の前に上部電極を形成する本実施例の場合、アニール工程で電極が酸化され、絶縁体になるのを防ぐ必要がある。このため、電極は酸化されにくい金属もしくは導電性酸化物とすることが好ましい。上述の実施例のように、Ｐｔを用いるか、導電性酸化物であるＲｕＯ₂、ＩｒＯ₂等を採用することができる。
【００３６】
また、上述の実施例においては、誘電体薄膜の誘電体としてＢａ_0.7Ｓｒ_0.3ＴｉＯ₃を用いたが、結晶化する際、表面が凹凸となる他の誘電体薄膜を用いた時も、同様の効果が得られる。たとえば、チタン酸ストロンチウム、ジルコン酸チタン酸鉛、ジルコン酸チタン酸鉛ランタン、他の組成のチタン酸ストロンチウムバリウム等を用いることができる。
【００３７】
図３（Ａ）、（Ｂ）は、以上説明した誘電体膜を用いるキャパシタの応用例を示す。図３（Ａ）はＤＲＡＭのメモリセルの構成を示し、図３（Ｂ）は汎用キャパシタの構成を示す。
【００３８】
図３（Ａ）において、ｐ型半導体基板１１の表面上にゲート酸化膜１３が形成され、その上に多結晶シリコンのゲート電極１４が形成されている。このゲート電極１４と自己整合した位置に、ｎ⁺型のソース／ドレイン１５、１６が形成されている。ソース／ドレイン領域１５には、ビット線１８が接続され、ソース／ドレイン領域１６には上述の実施例で説明したキャパシタＣが接続される。キャパシタＣは、下部電極２、誘電体膜３、上部電極４を含んで形成される。なお、キャパシタＣおよびビット線１８はＳｉＯ₂等で形成された層間絶縁膜１２上に配置されている。
【００３９】
このようなＤＲＡＭセルにおいて、高誘電率薄膜を用いたキャパシタＣを用いることにより、キャパシタの占有面積を減少させることが可能となる。したがって、メモリセルの占有面積を減少させ、集積密度を向上させることができる。
図３（Ｂ）は、汎用キャパシタの構成例を示す。Ｓｉ基板１１表面上にＳｉＯ₂膜１２が形成されている。このＳｉＯ₂膜の上に、下部電極２、誘電体膜３、上部電極４が積層されてキャパシタを構成している。
【００４０】
なお、下部電極は図中右側に延在し、コンタクト領域を形成している。また、上部電極４は左側に延在し、同様のコンタクト領域を形成している。たとえば、移動体通信等に用いる半導体集積回路装置においては、外部よりノイズが侵入する可能性が高い。このような外部ノイズを吸収するためには、高い容量を有するキャパシタを信号入力端子に接続することが好ましい。
【００４１】
また、種々の半導体集積回路装置において、外部と接続されたパッド２は、サージ電圧等の高い電圧ノイズが印加される可能性が高い。このような場合、図３（Ｂ）に示すようなキャパシタを配線やパッドに接続することにより、入来するノイズ電圧を吸収することができる。もちろん、ノイズカット用のみに限らず、フィルタ回路のＣ成分等、他の容量素子として用いることもできる。
【００４２】
なお、上述の実験において、下部電極として耐酸化性の高いＰｔを用いた。Ｐｔは、ＳｉやＳｉＯ₂への密着性が悪い。このため、Ｓｉ基板上やＳｉＯ₂絶縁膜上に直接Ｐｔ膜を形成すると剥離しやすい。Ｐｔ膜を確実に基板上に形成するため、下部電極を積層構造とし、下層に密着用のＴａ膜を用いた。なお、Ｔａの代わりにＴｉを用いることもできる。
【００４３】
本発明者は、このような構成において、新たな問題が発生することを見い出した。図８（Ａ）に示すように、Ｓｉ基板６１上に密着膜としてＴａ膜６２を形成し、その上に下部電極としてＰｔ膜６３を形成した。Ｐｔ膜６３上に誘電体膜６４をスピン塗布し、その後、誘電体膜の焼成を行なった。
【００４４】
図８（Ｂ）に示すように、焼成後のＳｉ基板６１は誘電体膜側を凸に反ってしまう。この原因を究明すると、Ｔａ膜６２が酸化雰囲気中の焼成で酸化し、ＴａＯ_xとなり、体積が膨張していることが判った。このＴａ膜６２の体積膨張により、基板上側を膨張させる応力が働いて、基板が上に凸に反るものと考えられる。ところで、このような基板の反りが生じると、焼成後の誘電体膜６４ａは図に示すようにひび割れが生じやすい。誘電体膜６４ａにひび割れが生じると、その上に上部電極を形成した時、ひび割れ部で上部電極と下部電極間の距離が減少し、リーク電流を増大させてしまう。
【００４５】
図４（Ａ）、（Ｂ）、（Ｃ）は、本発明の他の実施例による半導体装置の製造方法を説明するための概略断面図である。図４（Ａ）において、半導体基板１１上にＳｉＯ₂等の絶縁膜１２が形成され、その上にＴａ等の密着膜２１が形成されている。密着膜２１上にはＰｔ等の下部電極２、誘電体膜３、上部電極４が積層されている。
【００４６】
誘電体膜３を酸素雰囲気中で焼成する際、Ｔａ膜２１が酸化することによって基板の反りが生じるものと考えられる。基板の反りは、Ｔａ膜２１の体積膨張に依存する。Ｔａ膜２１が薄ければ生じる応力は少なく、基板の反りが制限されるであろう。そこで、Ｔａ膜の厚さとリーク電流との関係を調べた。
図５は、Ｔａ膜の厚さと結果として得られるキャパシタのリーク電流密度との関係を示すグラフである。図中横軸にＴａ膜の厚さをｎｍで示し、縦軸にリーク電流密度をＡ／ｃｍ²で示す。
【００４７】
図に示すように、Ｔａ膜の厚さが薄くなると、リーク電流密度は減少している。Ｔａ膜の厚さ２０ｎｍにおいて、リーク電流密度は最低値を示し、その両側では変化の様子が著しく異なっている。すなわち、Ｔａ膜の厚さが２０ｎｍ以下であれば、リーク電流密度を著しく小さくすることができる。なお、Ｔａ膜は密着膜としての機能を果たす必要があり、その厚さは１ｎｍ以上あることが必要である。
【００４８】
すなわち、図４（Ａ）に示す密着膜２１の厚さＴを１−２０ｎｍの範囲に設定することにより、誘電体膜３を焼成しても基板１１の反りを抑制し、リーク電流を最小限に制限することができるものと考えられる。
【００４９】
図４（Ｂ）は、他の実施例による製造方法を示す。酸化膜１２を備えたＳｉ基板１１の表面上に密着膜２１を形成するのみでなく、Ｓｉ基板の裏面にも同様の密着膜２２を形成する。その後、表面上に前述の実施例同様、下部電極２、誘電体膜３、上部電極４を形成する。
【００５０】
誘電体膜３の焼成の際、密着膜２１、２２が酸化し、体積膨張を生じると、基板１１の表面および裏面でほぼ同等の伸張応力が発生する。基板の両面で応力が発生するため、これらの応力はお互いに相殺し、大きな基板１１の反りは発生しない。片面にのみＴａ膜を形成した場合と較べ、基板１１の反りが低減するため、誘電体膜３のひび割れは低減し、リーク電流が減少する。
【００５１】
図４（Ｃ）は、本発明の他の実施例による半導体装置の製造方法を概略的に示す。基板の反りは、下部電極と半導体基板との間に密着膜を設けることに起因している。密着膜は、Ｐｔ膜と基板との密着性が悪いために用いる。もし、Ｐｔ膜が基板に十分な力を以て密着すれば、密着膜を設ける必要はなくなる。
Ｓｉ基板１１の上に酸化膜１２ａを形成した後、酸化膜表面をプラズマに曝したり、極めて薄い弗酸水溶液に浸すことにより、酸化膜１２ａ表面を粗面化する。
【００５２】
この粗面化した表面上にＰｔ膜で形成した下部電極２を形成する。基板表面が粗面化しているため、Ｐｔ膜と基板との結合力が強まり、下部電極が基板から剥離することが低減する。
【００５３】
図４（Ａ）、（Ｂ）、（Ｃ）に示す構成を作成するには、Ｓｉ基板１１上にＳｉＯ₂膜１２を熱酸化等によって形成し、その後、上述の密着膜を形成するか、酸化膜１２の表面を粗面化する。その後、表面上に下部電極、誘電体膜を形成し、誘電体膜の仮焼成、本焼成を行なう。その後、上部電極４を作成する。
【００５４】
図６は、本発明の他の実施例による半導体装置の製造方法を概略的に示す。図６（Ａ）に示すように、前述の実施例同様Ｓｉ基板１１の表面上にＴａの密着膜２１を形成し、さらにその上にＰｔの下部電極２を形成する。下部電極２上にまず薄い誘電体層３ａをゾルゲル法により形成する。
【００５５】
図６（Ｂ）に示すように、薄い誘電体膜３ａを形成した基板に結晶化を生じさせる焼成を行なう。薄い誘電体膜３ａが完全に結晶化する温度でアニールすると、密着膜２１も酸化が進行し、Ｔａ膜がＴａＯ_x膜２１ａとなる。密着膜２１ａは、酸化により体積が膨張し、図に示すような応力が発生し、基板に反りが発生する。この反りにより、薄い誘電体膜３ａはひび割れを生じる。
【００５６】
図６（Ｃ）に示すように、薄い誘電体膜３ａの上に、全体が所望の厚さとなるように、さらに誘電体膜３ｂをゾルゲル法により形成する。なお、この工程においては、密着膜２１は既に完全に酸化が進行していることに注意されたい。誘電体膜３ｂを結晶化させる焼成工程を行なっても、密着膜はほとんど新たな酸化を生じないため、基板の反りは変化しない。したがって、薄い誘電体膜３ａの上に形成した誘電体膜３ｂにはひび割れが生じにくい。誘電体膜３ｂ上に上部電極を形成すれば、リーク電流の少ないキャパシタが得られる。
【００５７】
さらに、図４（Ａ）の構成において、密着膜２１としてＴａやＴｉの酸化膜を用いれば、その後、誘電体膜の焼成を酸素雰囲気中で行なっても、密着膜がさらに酸化することはない。したがって、誘電体膜にはひび割れが生じにくい。この場合は、図６（Ａ）−（Ｃ）に示す実施例と同様な効果が得られる他、基板の反りも生じない効果が得られる。
【００５８】
これらの実施例の効果を確認するため、以下に示す実験を行なった。誘電体膜としては、Ｂａ_0.7Ｓｒ_0.3ＴｉＯ₃を用いた。Ｓｉ基板１１としては、（００１）面を有するＳｉ基板を用い、その表面上に熱酸化によって厚さ２００ｎｍの酸化膜１２を形成した。その上に厚さはそれぞれ１００ｎｍとしたＴａ密着膜２１、Ｐｔ下部電極２をＤＣスパッタ法で成膜した。また、Ｔａ密着膜の代わりにＴａ酸化物膜を密着膜として用いる場合は、Ｔａをターゲットとし、酸素雰囲気中でリアクティブＤＣスパッタリングによりＴａ酸化物膜を成膜した。
誘電体膜はゾルゲル原料をスピン塗布することによって形成した。なお、このゾルゲル原料の仮焼成は６００℃で行ない、本焼成は７００℃で行なった。ゾルゲル原料の濃度〔有機金属／（有機金属＋溶媒）〕は、１０ｗｔ％のものと１ｗｔ％のものを使い分けて用いた。なお、誘電体膜の形成において、ゾルゲル原料は２回塗りした。
【００５９】
サンプルＤ（従来例）Ｓｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜と厚さ１００ｎｍのＰｔ膜を積層し、その上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、次に１０ｗｔ％のゾルゲルを再び塗布し、仮焼成を行ない、その後、本焼成を行なった。
【００６０】
サンプルＥＳｉ基板の酸化膜上に厚さを１０−８０ｎｍの範囲で変化させたＴａ膜を形成し、その上に厚さ１００ｎｍのＰｔ膜を形成した。このように形成した下部電極上に、１０ｗｔ％の誘電体ゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、次に本焼成を行なった。
【００６１】
サンプルＦＳｉ基板の酸化膜上および裏面上に厚さ１００ｎｍのＴａ膜を形成し、表面のＴａ膜の上に厚さ１００ｎｍのＰｔ膜下部電極を形成した。この下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、最後に本焼成を行なった。
【００６２】
サンプルＧＳｉ基板の酸化膜表面を粗面化し、その上に厚さ１００ｎｍのＰｔ膜を直接形成した。この下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行なった後、本焼成を行なった。
【００６３】
サンプルＨＳｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜を形成し、その上に厚さ１００ｎｍのＰｔ膜を形成した。このように形成した下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼成、本焼成を行なって完全に結晶化させた。その後、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、続いて本焼成を行なった。
【００６４】
サンプルＩＳｉ基板の酸化膜上に厚さ１００ｎｍのＴａ膜を形成し、その上に厚さ１００ｎｍのＰｔ膜を形成した。この下部電極上に１ｗｔ％のゾルゲル原料を塗布し、完全に結晶化させるアニール処理を行なった。その後、１０ｗｔ％のゾルゲル原料を塗布し、仮焼成、本焼成を行なった。
【００６５】
サンプルＪＳｉ基板の酸化膜上に密着層として厚さ１００ｎｍのＴａ₂Ｏ₅をスパッタリングにより成膜し、その上に厚さ１００ｎｍのＰｔ膜をスパッタリングで形成した。この下部電極上に１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、再び１０ｗｔ％のゾルゲル原料を塗布し、仮焼成を行ない、最後に本焼成を行なった。
【００６６】
これらのサンプルの上に、上部電極を形成し、リーク電流および容量密度を測定した。リーク電流は＋５Ｖ印加時のリーク電流で測定した。また、容量密度は、印加電圧０Ｖ、周波数１００ｋＨｚの時の容量密度を測定した。測定結果を以下の〔表２〕に示す。
【００６７】
【表２】

【００６８】
なお、サンプルＩの容量密度が高いが、これは初めの誘電体薄膜を作成する際、濃度の薄い原料を用いたため、誘電体膜自体が薄いことに起因する。したがって、容量密度に関しては各サンプルで差は見い出せない。
リーク電流は、従来技術によるサンプルＤの値と較べ、他の実施例によるサンプルのリーク電流は少なくとも１桁半、サンプルＥ以外は２桁以上の向上を示している。
【００６９】
このように、基板の反り自身を低減するか、基板に反りが生じてもひび割れを生じない誘電体膜を形成することにより、リーク電流を減少できることが判る。このようにして作成したキャパシタは、図３に示すような半導体装置に集積化することができる。
【００７０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、図１、２に示す実施例と、図４、５、６に示す実施例とを組み合わせることもできる。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、半導体装置に集積化したキャパシタのリーク電流を低減することができる。このため、高性能の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための概略断面図である。
【図２】図１の実施例における焼成による誘電体膜の変化を説明するためのグラフである。
【図３】図１の実施例により作成されるキャパシタの応用例を示す概略断面である。
【図４】本発明の他の実施例によるキャパシタの製造方法を説明するための概略断面図である。
【図５】Ｔａ膜の厚さに対するリーク電流密度の変化を示すグラフである。
【図６】本発明の他の実施例による半導体装置の製造方法を説明するための概略断面図である。
【図７】従来技術による半導体装置の製造方法を説明するための概略断面図である。
【図８】本発明者の実験により解明したリーク電流の原因を説明するための概略断面図である。
【符号の説明】
１基板（１１Ｓｉ基板、１２酸化膜）
２下部電極
３誘電体膜
４上部電極
２１、２２密着膜

Claims

基板の表面および裏面上にＴｉまたはＴａの密着膜を形成する工程と、
基板表面の密着膜上にＰｔ下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を含む半導体装置の製造方法。
基板上にＴｉ酸化物またはＴａ酸化物の密着層を形成する工程と、
前記密着膜上にＰｔ下部電極膜を形成する工程と、
前記下部電極膜上に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と
を含む半導体装置の製造方法。
前記誘電体膜の形成を、ゾルゲル法により形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
基板上にＴｉまたはＴａの密着膜を形成する工程と、
前記密着膜上にＰｔ下部電極膜を形成する工程と、
前記下部電極膜上にゾルゲル法により第１誘電体膜を形成する工程であって、
同時に前記密着膜を完全に酸化する工程と、
前記第１誘電体膜上にさらにゾルゲル法により第２誘電体膜を形成する工程と、
前記第１誘電体膜、第２誘電体膜を含む誘電体膜上に上部電極を形成する工程と
を含む半導体装置の製造方法。
前記第１誘電体膜を形成するためのゾルゲル原料の濃度を前記第２誘電体膜を形成するためのゾルゲル原料の濃度より薄く設定した請求項４記載の半導体装置の製造方法。
前記誘電体がチタン酸ストロンチウム、チタン酸ストロンチウムバリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸鉛ランタンから成る群より選択した少なくとも１種である請求項１乃至５のいずれかに記載の半導体装置の製造方法。