JP4299610B2

JP4299610B2 - 半導体装置及びその製造方法

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Publication number: JP4299610B2
Application number: JP2003294654A
Authority: JP
Inventors: 修武松浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-08-18
Filing date: 2003-08-18
Publication date: 2009-07-22
Anticipated expiration: 2023-08-18
Also published as: JP2005064342A

Description

本発明は半導体装置及びその製造方法に関するものであり、特に、不揮発性記憶装置等
の強誘電体容量素子を有する半導体装置における強誘電体容量素子の強誘電体膜の膜厚方向に引張応力を印加するための構成に特徴ある半導体装置及びその製造方法に関するものである。

電源を切っても情報を保持することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。

一方、強誘電体メモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、基体表面に下部電極／強誘電体／上部電極のキャパシタ構造をとり、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても残留分極を有するものであり、この残留分極の極性は、印加電圧の極性を反転することによって反転することができるものであり、高い印加電圧を必要としない。

この場合、強誘電体材料としては、強誘電体材料の中でも強誘電性にすぐれたＰｂ（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＺＴ〕が用いられており、また、強誘電体の成膜方法としてはゾルゲル法、スパッタ法、ＣＶＤ法（化学的気相成長法) 等が用いられている。

また、ＰＺＴ等のペロブスカイト構造を有する強誘電体の場合、イオンの相対的な変位から分極が発生するため、結晶の非対称性が重要な因子となる。
即ち、結晶のｃ軸長とａ軸長の比が大きいほど、非対称性（ｃ／ａ）が良いといえる。

この様な強誘電体キャパシタは、以下に示すメカニズムで生じるさまざまな応力を受ける。
例えば、金属および酸化物の熱膨張係数の差によって生じる応力、酸化還元反応に伴う体積変化によって生じる応力、Ｓｉウェハの反りから生じる応力、或いは、結晶と結晶の間の格子不整合から生じる応力である。

その一例として、ＰＺＴキャパシタの下部電極にＩｒを用いた場合、アニールによってＩｒ表面が酸化され、ＩｒＯ₂になることで膨張し、その上に堆積したＰＺＴは引張応力を受ける。
（００１）配向或いは（１１１）配向しているＰＺＴに、電圧印加方向と垂直方向、したがって、膜厚方向に応力を受けると、結晶の非対称性が悪くなり、残留分極の発生を阻害する。

そこで、ＰＺＴ等のＰｂ系の強誘電体を強誘電体容量素子に用いる際に、ＰＺＴが受ける面内方向の応力によって結晶の非対称性が悪くなることを防ぐために、ＰＺＴの面内方向に圧縮応力を与えること、即ち、ＰＺＴの膜厚方向に引張応力を与えることが提案されている（例えば、特許文献１参照）。
特開２０００−２７７７０１号公報

上記の提案においては、強誘電体キャパシタの表面を多結晶シリコン膜で被覆し、上部電極と反応してシリサイド化する際の体積収縮を利用して強誘電体膜の面内方向に圧縮応力を印加するものである。

また、強誘電体キャパシタの側面をサイドウォールを介してＷ層で完全に埋め込み、Ｗの酸化に伴う体積膨張を利用して強誘電体膜の面内方向に圧縮応力を印加することも併せて提案されている。

図１２参照
図１２は、残留分極Ｐ_rのｃ／ａ比依存性の説明図であり、強誘電体膜の膜厚方向に引張応力が生じることによって、ＰＺＴ結晶の非対称性( 正方晶歪み）ｃ／ａが大きくなり、強誘電特性の残留分極Ｐ_rが大きくなることが理解される。

しかし、シリサイド化に伴う体積収縮を利用する場合には、強誘電体キャパシタの形状が問題になり、強誘電体膜の面内方向に圧縮応力が印加されるか否かが不確実であり、また、多結晶シリコン膜の体積収縮に伴って、強誘電体膜の剥離等が発生する虞がある。

また、Ｗ層で埋め込む場合にも、体積膨張に伴って圧縮応力は印加されるものの、強誘電体膜との密着部に注目すると面内方向には引張応力が印加されるため、全体としてどちらの応力が印加されるかが不確実であるという問題がある。

また、Ｗ層を完全に酸化した場合には体積膨張に伴う層間絶縁膜等の剥離やクラックの発生が問題になるとともに、酸化が充分でない場合には、強誘電体キャパシタ間の短絡等が発生する虞がある。

したがって、本発明は、剥離やクラックの問題を発生させることなく、強誘電体膜の膜厚方向に確実に引張応力を印加することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、半導体装置において、それぞれ平坦な形状の下部電極（２）、強誘電体膜３、及び、上部電極（４）を順次積層させた構造の強誘電体キャパシタ１と、前記強誘電体キャパシタ１の積層方向に沿った側面に密着した側柱５とを有し、前記側柱５は前記強誘電体膜３の膜厚方向に引張応力を印加する側柱３であることを特徴とする。

この様に、強誘電体キャパシタ１の側面に引張応力を印加する側柱５を密着させることにより、強誘電体キャパシタ１のみに応力が作用し、半導体装置の他の構成に不所望な影響を与えることはない。

この場合、側柱５が、酸化物、特に、Ｔｉ酸化物或いはＡｌ酸化物のいずれかで構成されることが望ましく、それによって、強誘電体膜３に必要な応力を印加することができる。

また、側柱５の強誘電体膜３の面内方向の断面形状は、矩形状であることが望ましいが、エッチング伴う角部の丸まりを考慮すれば、台形状或いは半円弧状でも良い。
或いは、強誘電体キャパシタ１の側壁を囲った形状としても良い。

この場合、強誘電体キャパシタ１の積層方向における側柱５の高さｆと幅ｄとの関係を、ｆ＞ｄとすることが望ましく、それによって、強誘電体膜３の膜厚方向に確実に引張応力を印加することができる。

即ち、強誘電体膜３３の膜厚方向に引張応力を生じさせるためには、側柱５の高さｆ、幅ｄとしたときに、ｆ＞ｄにする必要があり、例えば、強誘電体キャパシタ１を一辺がｅの正方形とした場合、ｅ＞ｆの時は、ｄ＜ｆ＜ｅにする必要があり、ｅ＜ｆの時は、ｄ≦ｅ＜ｆにする必要がある。

また、強誘電体キャパシタ１を構成する強誘電体材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＺＴ〕、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＬＺＴ〕、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＳＺＴ〕、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＣＺＴ〕、或いは、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＬＣＳＺＴ〕等の強誘電性にすぐれたＰｂ系強誘電体を用いることが望ましい。

また、強誘電体キャパシタ１の電極２，４としては、Ｐｔ、Ｉｒ、ＩｒＯ₂、ＲｕＯ₂、ＳｒＲｕＯ₃〔ＳＲＯ〕、或いは、Ｌａ_2-xＳｒ_xＣｕＯ₄〔ＬＳＣＯ〕のいずれかが望ましく、それによって、他の材料を用いた場合よりも優れた強誘電体特性を得ることができる。

また、上述の特徴を有する強誘電体キャパシタ１を製造する場合には、それぞれ平坦な形状の下部電極（２）、強誘電体膜３、及び、上部電極（４）を順次積層して強誘電体キャパシタ１を形成する工程と、前記強誘電体キャパシタ１の積層方向に沿った側面にＴｉ或いはＡｌのいずれかからなる側柱５を密着させたのち、熱処理によって側柱５を酸化すれば良い。
それによって、加熱処理後に、強誘電体キャパシタ１を構成する強誘電体膜３は膜厚方向に引張応力を受け、結晶格子が膜厚方向に伸びることになる。

この場合、熱処理は、常圧、酸素雰囲気で行うこと、特に、２５０℃以上の温度で行うことが望ましい。

また、強誘電体膜３、電極２，４、及び、側柱５の成膜方法としては、スパッタリング法、有機金属気相成長法（ＭｅｔａｌｏｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；ＭＯＣＶＤ）、化学溶液堆積（ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ；ＣＳＤ）法、或いは、パルス・レーザー・デポジション法（ＰｕｌｓｅＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ；ＰＬＤ）のいずれを用いても良い。側柱５を強誘電体キャパシタ１へ密着させることができれば、表面律速反応の成膜方法以外でも側柱５の成膜に対応することができる。

強誘電体キャパシタの側面に側柱を密着させているだけであるので、半導体装置の他の部分に不所望な影響を与えることなく強誘電体膜の膜厚方向に確実に引張応力を与えることができ、それによってＦｅＲＡＭの強誘電特性及び信頼性の向上に寄与するところが大きい。

本発明は、強誘電体キャパシタの側面に、熱処理によって膨張する材料からなる側柱、特に、Ｔｉ或いはＡｌからなる側柱を形成したのち、酸素雰囲気中でアニールすることによって、側柱材料を酸化し、酸化に伴う側柱の体積膨張によって、ＰＺＴ等の強誘電体膜の膜厚方向に引張応力を与え、下地から生じる面内の引張応力を緩和するものである。

ここで、図２乃至図１１を参照して、本発明の実施例１のＦｅＲＡＭの製造工程を説明する。
図２参照
まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成し、次いで、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ^-型ＬＤＤ領域１６を形成する。

次いで、全面にＳｉＯ₂膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ⁺型ドレイン領域１８及びｎ⁺型ソース領域１９を形成し、次いで、Ａｌ₂Ｏ₃保護膜２０を介してＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ₂膜からなる第１層間絶縁膜２１を形成したのち、平坦化する。

次いで、ｎ⁺型ドレイン領域１８及びｎ⁺型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＴｉＮ膜２２を介してＷを成膜し、Ｗ−ＣＭＰを行うことによってＷプラグ２３，２４を形成する。

図３参照
次いで、スパッタ法によって厚さが、例えば、２００ｎｍのＩｒからなる下部電極２５を形成し、次いで、ＭＯＣＶＤ法（有機金属気相成長法）を用いて厚さが、例えば、１２０ｎｍのＰＺＴ膜２６を堆積させたのち、再び、スパッタ法を用いた厚さが、例えば、２００ｎｍのＩｒＯ₂からなる上部電極２７を形成する。

図４参照
次いで、大気圧酸素雰囲気中において６５０℃で６０分程度のファーネスアニールを行なって上部電極２７の形成によりＰＺＴ膜２６が受けた損傷を回復したのち、上部電極２７乃至下部電極２５を一辺が０．５μｍの正方形状にパターニングすることによって強誘電体キャパシタ２８を形成する。

図５参照
次いで、全面にＴｉ層を熱く堆積させたのち、上部電極２７が露出するまで平坦化し、次いで、強誘電体キャパシタ２８の側壁に厚さが５０〜２００ｎｍ、例えば、１００ｎｍになるようにパターニングすることによってＴｉ側柱２９を形成する。
なお、この場合、拡大した破線の円内に示すように、Ｔｉ側柱２９は、正方形状の強誘電体キャパシタ２８の側壁に分離した状態で密着するものであり、また、Ｔｉ側柱２９の高さｆと幅ｄとの関係は、ｆ＞ｄとする。

図６参照
次いで、Ｏ₂雰囲気中で、３００℃で６０分間のファーネスアニールを行ってＴｉ側柱２９を酸化してＴｉ酸化物側柱３０に変換する。
この時、Ｔｉ側柱２９の高さｆと幅ｄとの関係は、ｆ＞ｄであるので、Ｔｉ側柱２９の酸化に伴う堆積膨張により強誘電体キャパシタ２８のＰＺＴ膜２６には膜厚方向に引張応力が印加される。
なお、このＴｉ側柱２９はエッチングと酸化の工程を経て、断面形状が台形或いは半円弧状に変形しても、高さｆと幅ｄとの関係がｆ＞ｄを満たせばＴｉ酸化物側柱３０の効果に変わりはない。

図７参照
次いで、全面に厚さが、例えば、５０ｎｍのＡｌ₂Ｏ₃保護膜３１を堆積した後、再び、Ｏ₂雰囲気中で、例えば、６５０℃で６０分間のファーネスアニールを行う。

図８参照
次いで、ＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙＰｌａｓｍａ）装置を用いた酸化膜からなる第２層間絶縁膜３２を成膜した後、強誘電体キャパシタ２８の上部電極２７上の残し膜厚が３００ｎｍとなるようにＣＭＰで平坦化を行う。

図９参照
次いで、通常のパターニング、エッチング技術を用いてＷプラグ２３に達するコンタクトホールを形成したのち、このコンタクトホールをＴｉＮ膜３３を介してＷを成膜した後にＷ−ＣＭＰを行ってＷプラグ３４を形成し、次いで、３５０℃においてＮ₂プラズマ処理を１２０秒を行う。

図１０参照
次いで、厚さが、例えば、１００ｎｍのＳｉＯＮからなるＷ酸化防止膜３５を成膜したのち、強誘電体キャパシタ２８の上部電極２７に達するコンタクトホール３６を形成し、次いで、エッチングによるダメージを回復させるために、Ｏ₂雰囲気中で、５５０℃で６０分間のファーネスアニールを行う。

図１１参照
次いで、Ｗ酸化防止膜３５をエッチバックして除去したのち、厚さが、例えば、７０ｎｍのＴｉＮ膜、５ｎｍのＴｉ膜、４００ｎｍのＡｌ−Ｃｕ膜３９、３０ｎｍのＴｉＮ膜、６０ｎｍのＴｉ膜を順次堆積させ、次いで、厚さが、例えば、３０ｎｍのＳｉＯＮからなる反射防止膜（図示は省略）を形成したのち、通常のパターニング、エッチング技術を用いて第１メタル配線３７を形成する。
なお、図１１においては、上下のＴｉＮ／Ｔｉ膜を符号３８，４０で表している。

以降は図示を省略するものの、第３層間絶縁膜を設けて、２層目以降のメタル配線と配線間のコンタクトプラグを形成していき、最後にＴＥＯＳ−ＮＳＧ膜とＳｉＮ膜とにより構成されるカバー膜を形成することによって、強誘電体キャパシタを有する半導体装置が完成する。

以上、説明したように、本発明においては、強誘電体キャパシタ２８の側面に、高さｆと幅ｄとの関係がｆ＞ｄのＴｉ側柱２９を設けたのち、Ｔｉ側柱２９を酸化し、酸化に伴う堆積膨張により強誘電体キャパシタ２８のＰＺＴ膜２６の膜厚方向に引張応力を印加しているので、下地から生じる面内の引張応力を緩和し、残留分極Ｐ_rを大きくすることができる。

以上、本発明の実施例を説明してきたが、本発明は実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、実施例に記載した膜厚、温度、時間等の数値は記載した数値に限られるものではない。

また、上記の実施例においては、下部電極としてＩｒを用い、上部電極としてＩｒＯ₂を用いているが、これらに限られるものではなく、Ｐｔ、ＲｕＯ₂、ＳｒＲｕＯ₃、或いは、Ｌａ_2-xＳｒ_xＣｕＯ₄等を用いても良いものであり、例えば、下部電極としてＰｔを用いる場合には、Ｔｉを介してＰｔを堆積させてＰｔ／Ｔｉ構造としても良いものである。

また、上記の実施例においては、側柱の形状を偏平な四角柱状にしているが、この様な形状に限られるものではなく、成膜方向に垂直な断面形状が正方形状、半円弧状、或いは、台形状になるようにしても良いものである。

また、上記の実施例においては、側柱を強誘電体キャパシタの４つの側面に設けているが、少なくとも対向する２つの側面に設ければ良いものであり、さらには、全体を囲った形状にしても良いものである。

また、上記の実施例においては、強誘電体キャパシタの平面形状を正方形状にしているので、４つの側面に設ける側柱を全て同じ形状にしているが、必ずしも同じ形状である必要はなく、特に、強誘電体キャパシタの平面形状を長方形状にした場合には、各々の側柱において、高さｆと幅ｄとの関係がｆ＞ｄでありさえすれば良い。

また、上記の実施例においては、側柱をＴｉで形成したのち酸化してＴｉ酸化物側柱としているが、側柱をＡｌで形成し、酸化後にＡｌ酸化物側柱が形成されるようにしても同様に効果が得られる。

また、上記の実施例においては、強誘電体膜の成膜法としてＭＯＣＶＤ法を用いているが、ＭＯＣＶＤ法に限られるものではなく、スパッタ法、化学溶液堆積（ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ；ＣＳＤ）法、或いは、パルス・レーザー・デポジション法（ＰｕｌｓｅＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ；ＰＬＤ）を用いても良いものである。

また、上記の実施例においては、強誘電体キャパシタを構成する強誘電体材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＺＴ〕を用いているが、ＰＺＴに限られるものではなく、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＬＺＴ〕、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＳＺＴ〕、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＣＺＴ〕、或いは、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ₃〔ＰＬＣＳＺＴ〕等の他のＰｂ系強誘電体を用いても良いものである。

また、上記の実施例においては、２Ｔｒ＋２Ｃ型の強誘電体メモリ装置を前提に説明しているが、１Ｔｒ＋１Ｃ型の強誘電体メモリ装置にも適用されることは言うまでもない。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
（付記１）それぞれ平坦な形状の下部電極（２）、強誘電体膜３、及び、上部電極（４）を順次積層させた構造の強誘電体キャパシタ１と、前記強誘電体キャパシタ１の積層方向に沿った側面に密着した側柱５とを有し、前記側柱５は前記強誘電体膜３の膜厚方向に引張応力を印加する側柱３であることを特徴とする半導体装置。
（付記２）上記側柱５が、酸化物からなることを特徴とする付記１記載の半導体装置。
（付記３）上記側柱５は、Ｔｉ酸化物或いはＡｌ酸化物のいずれかで構成されていることを特徴とする付記２記載の半導体装置。
（付記４）上記側柱５の強誘電体膜３の面内方向の断面形状が、矩形状、台形状、或いは、半円弧状のいずれかであることを特徴とする付記１乃至３のいずれか１に記載の半導体装置。
（付記５）上記側柱５が、上記強誘電体キャパシタ１の側壁を囲った形状であることを特徴とする付記１乃至３のいずれか１に記載の半導体装置。
（付記６）上記強誘電体キャパシタ１の積層方向における側柱５の高さｆと幅ｄとの関係を、ｆ＞ｄとしたことを特徴とする付記１乃至５のいずれか１に記載の半導体装置。（付記７）上記強誘電体キャパシタ１を構成する強誘電体材料として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ3 、或いは、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3 のいずれか用いたことを特徴とする付記１乃至６のいずれか１に記載の半導体装置。
（付記８）上記強誘電体キャパシタ１の電極２，４として、Ｐｔ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、或いは、Ｌａ2-x Ｓｒx ＣｕＯ4 のいずれか用いたことを特徴とする付記１乃至７のいずれか１に記載の半導体装置。
（付記９）それぞれ平坦な形状の下部電極（２）、強誘電体膜３、及び、上部電極（４）を順次積層して強誘電体キャパシタ１を形成する工程と、前記強誘電体キャパシタ１の積層方向に沿った側面にＴｉ或いはＡｌのいずれかからなる側柱５を密着させたのち、熱処理によって側柱５を酸化する工程を有することを特徴とする半導体装置の製造方法。（付記１０）上記加熱処理後に、上記強誘電体キャパシタ１を構成する強誘電体膜３は膜厚方向に引張応力を受け、結晶格子が膜厚方向に伸びていることを特徴とする付記９記載の半導体装置の製造方法。

本発明の活用例としては、強誘電体メモリ装置が典型的なものであるが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置内の薄膜キャパシタに用いても良いものである。

本発明の原理的構成の説明図である。本発明の実施例１のＦｅＲＡＭの途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図２以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図３以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図４以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図５以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図６以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図７以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図８以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図９以降の途中までの製造工程の説明図である。本発明の実施例１のＦｅＲＡＭの図１０以降の製造工程の説明図である。ＰＺＴにおける残留分極Ｐ_rのｃ／ａ比依存性の説明図である。

符号の説明

１強誘電体キャパシタ
２電極
３強誘電体膜
４電極
５側柱
１１ｎ型シリコン基板
１２ｐ型ウエル領域
１３素子分離酸化膜
１４ゲート絶縁膜
１５ゲート電極
１６ｎ^-型ＬＤＤ領域
１７サイドウォール
１８ｎ⁺型ドレイン領域
１９ｎ⁺型ソース領域
２０Ａｌ₂Ｏ₃保護膜
２１第１層間絶縁膜
２２ＴｉＮ膜
２３Ｗプラグ
２４Ｗプラグ
２５下部電極
２６ＰＺＴ膜
２７上部電極
２８強誘電体キャパシタ
２９Ｔｉ側柱
３０Ｔｉ酸化物側柱
３１Ａｌ₂Ｏ₃保護膜
３２第２層間絶縁膜
３３ＴｉＮ膜
３４Ｗプラグ
３５Ｗ酸化防止膜
３６コンタクトホール
３７第１メタル配線
３８ＴｉＮ／Ｔｉ膜
３９Ａｌ−Ｃｕ膜
４０ＴｉＮ／Ｔｉ膜

Claims

それぞれ平坦な形状の下部電極、強誘電体膜、及び、上部電極を順次積層させた構造の強誘電体キャパシタと、前記強誘電体キャパシタの積層方向に沿った側面に密着した側柱とを有し、前記側柱は前記強誘電体膜の膜厚方向に引張応力を印加する側柱であることを特徴とする半導体装置。
上記側柱は、Ｔｉ酸化物或いはＡｌ酸化物のいずれかで構成されていることを特徴とする請求項１記載の半導体装置。
上記側柱の強誘電体膜の面内方向の断面形状が、矩形状、台形状、或いは、半円弧状のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
上記強誘電体キャパシタの積層方向における側柱の高さｆと幅ｄとの関係を、ｆ＞ｄとしたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
それぞれ平坦な形状の下部電極、強誘電体膜、及び、上部電極を順次積層して強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの積層方向に沿った側面にＴｉ或いはＡｌのいずれかからなる側柱を密着させたのち、熱処理によって前記側柱を酸化する工程を有することを特徴とする半導体装置の製造方法。