JP5721351B2 - 半導体装置 - Google Patents
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Description
図19は、従来のSiC半導体装置の模式的な断面図である。
SiC半導体装置101は、SiC半導体装置101の基体をなすN+型の4H−SiC基板102を備えている。SiC基板102は、SiC単結晶からなり、Si原子が最表面に表れるSi面を主面(表面121)とし、その表面121が(0001)面に対して[11−20]軸方向へ傾斜するオフ角を有する基板である。図19では、SiC半導体装置101における(0001)面を破線で示している。
エピタキシャル層103の基層部は、エピタキシャル成長後のままの状態が維持されたN−型のドレイン領域104をなしている。また、エピタキシャル層103には、ドレイン領域104上に、P型のボディ領域105がドレイン領域104に接して形成されている。
そして、ゲート絶縁膜107の内側をN型不純物がドーピングされたポリシリコン材料(N型Poly−Si)で埋め尽くすことにより、ゲートトレンチ106内にゲート電極108が埋設されている。
SiC基板102の表面121とは反対側の裏面118には、ドレイン配線115が接続されている。
図20Aは、P型Poly−SiおよびP型SiCのエネルギーバンド図である。図20Bは、P型Poly−SiとP型SiCとをSiO2を挟んで接合したときのエネルギーバンド図である。
図21は、図19に示すSiC単結晶基板のオフ角を説明するための図である。
SiC基板のSi面側の表面からのエピタキシャル成長では、SiC基板に5°程度のオフ角がないと、SiC基板中の結晶欠陥がエピタキシャル層に伝播しやすく、結晶欠陥によって半導体装置の耐圧が低下するおそれがある。そのため、従来では、オフ角θ7が5°以上のSiC基板102が用いられることにより、SiC半導体装置101の耐圧が確保されている。
しかし、オフ角を有するエピタキシャル層103に形成されたゲートトレンチ106の側面118A,118Bは、(11−20)面に対してオフ角θ7分傾斜するので、これらの位置関係を平行に保持するのは困難である。しかも、ゲートトレンチ106がテーパ角θ6を有するので、一方の側面118Aの(11−20)面に対する傾斜角度がオフ角θ7よりもテーパ角θ6分大きくなる。その結果、当該側面118Aにおけるチャネル移動度が低下する不具合を生じる。また、オフ角が0°に近い場合には、エピタキシャル層103の不純物濃度(キャリヤ濃度)が過剰であるといった不具合や、エピタキシャル層103の表面117が荒れるといった不具合もある。
また、本発明の別の目的は、耐圧を確保しつつ、チャネル移動度を向上させることができ、さらには、面方位によるチャネル特性のアンバランス(不均一性)の改善を図ることができる半導体装置を提供することにある。
半導体領域における絶縁膜と対向する表層部をチャネル領域とするMISFETでは、チャネル領域の導電型不純物の濃度を低くすることにより、チャネル移動度を向上させることができる。しかしながら、チャネル領域の不純物濃度を低くすると、MISFETの閾値電圧が低下する。
半導体領域の材料としては、Siのバンドギャップよりも広いバンドギャップを有する材料が採用されることが好ましい。これにより、半導体領域の絶縁破壊強度を上昇させることができる。
さらに、半導体領域の材料とゲート電極の材料とが同じであってもよい。たとえば、半導体領域の材料がP型SiCであり、ゲート電極の材料がP型Poly−SiCであってもよい。これにより、半導体領域のエネルギーバンド構造とゲート電極のエネルギーバンド構造とを近似させることができる。その結果、MIS構造における半導体領域のエネルギーバンドの曲がりをより一層小さくすることができる。
ゲート電極は、その全体がSiのフェルミ準位よりも半導体領域のフェルミ準位に近いフェルミ準位を有する材料で形成されていてもよい。この場合、ゲート電極の材料は、半導体領域の材料と同じであることが好ましい。たとえば、半導体領域の材料がP型SiCである場合、ゲート電極の材料は、P型Poly−SiCであることが好ましい。
また、半導体領域は、絶縁膜からの深さが1000Å以下の部分に、1×1018cm−3以下の不純物濃度を有していることが好ましい。これにより、半導体領域における絶縁膜と対向する表層部をチャネル領域とするMISFETでは、チャネル移動度を向上させることができる。
また、本発明の他の局面に係る半導体装置は、SiC基板と、前記SiC基板の一方面側に形成されたエピタキシャル層と、前記エピタキシャル層の主面から掘り下がったゲートトレンチとを含み、前記SiC基板のオフ角が0°を超えて4°未満である。
その場合、ゲート電極は、その全体がボディ領域と同じ材料で形成されていてもよい。たとえば、ボディ領域の材料がP型SiCである場合、ゲート電極の材料は、P型Poly−SiCであってもよい。
また、ボディ領域は、ゲート絶縁膜からの深さが1000Å以下の部分に、1×1018cm−3以下の不純物濃度を有していることが好ましい。これにより、ボディ領域に形成されるチャネルの移動度をより一層向上させることができる。
また、ゲート絶縁膜を、ゲートトレンチの底面上の第1部分と、ゲートトレンチの側面上の第2部分とに分けて考える場合、第1部分が第2部分よりも厚いことが好ましい。これにより、底面上の部分の絶縁破壊を抑制することができ、耐圧を向上させることができる。
以下では、本発明の実施形態について、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係る半導体装置の模式的な平面図である。図2は、図1に示す切断線II−IIにおける半導体装置の模式的な断面図である。
半導体装置1は、図1に示すように、平面視四角形状(略正方形状)の外形を有している。
各ソース領域4の内側には、ボディ領域3よりもP型不純物が高濃度にドープされたP+型のボディコンタクト領域5が形成されている。各ボディコンタクト領域5は、ソース領域4を深さ方向に貫通して形成されている。
ゲート絶縁膜6上には、ゲート電極7が形成されている。ゲート電極7は、図1に示すように、平面視格子状に形成されている。なお、図1では、ゲート電極7が、後述する層間絶縁膜8およびソースメタル10を透視して示されている。ゲート電極7は、P型不純物であるB(ボロン)がドープされたP型Poly−SiCからなる。
層間絶縁膜8には、各ボディコンタクト領域5と対向する位置に、コンタクトホール9が形成されている。各コンタクトホール9は、ゲート絶縁膜6を貫通し、各コンタクトホール9内には、ボディコンタクト領域5の全域およびソース領域4におけるボディコンタクト領域5の周囲の部分が臨んでいる。
半導体基板2の裏面には、その全面にドレインメタル12が形成されている。
ソースメタル10が接地され、ドレインメタル12に適当な正電圧が印加された状態で、ゲート電極7の電位(ゲート電圧)が制御されることにより、ボディ領域3におけるゲート絶縁膜6との界面近傍にチャネルが形成されて、ソースメタル10とドレインメタル12との間に電流が流れる。
図3Aに示すように、ボディ領域3の材料であるP型SiCの仕事関数qχは、約6.78eVである。一方、ゲート電極7の材料であるP型Poly−SiCの仕事関数qφmは、5.5eV〜7.0eVである。また、P型Poly−Siの仕事関数は、約5.1eVである。したがって、P型Poly−SiCのフェルミ準位EfPolyは、Siのフェルミ準位よりもP型SiCのフェルミ準位EfSiCに近い。
以上のように、ゲート電極7の材料として、Siのフェルミ準位よりもボディ領域3のフェルミ準位に近いフェルミ準位EfPolyを有するP型Poly−SiCが採用されている。これにより、ボディ領域3、ゲート絶縁膜6およびゲート電極7からなるMOS(MIS)構造において、ゲート電極7の材料としてSiが採用された場合と比較して、ゲート電極7に電圧が印加されていない状態でのボディ領域3のエネルギーバンドの曲がりを小さくすることができる。その結果、ゲート電極7の材料としてSiが採用された場合と比較して、半導体装置1が有するMOSFETの閾値電圧を上昇させることができ、オフリーク電流を低減することができる。
よって、半導体装置1では、チャネル移動度の向上およびオフリーク電流の低減を達成することができる。
図4A〜図4Eは、半導体装置の製造工程を順に示す模式的な断面図である。
その後、図4Cに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法により、ゲート絶縁膜6上に、Poly−SiCが約5000Å(500nm)の厚さに堆積される。次いで、Poly−SiCの堆積層13をP型Poly−SiCの堆積層に変化させるため、Poly−SiCの堆積層13に、Bがドーピングされる。このBのドーピングは、たとえば、注入エネルギーが100keVであり、ドーズ量が2×1015cm−2であるイオン注入法により達成される。Bのドーピングの後、そのBを活性化させるためのアニールが行われる。アニールの温度は、たとえば、1600℃である。
次いで、図4Eに示すように、CVD法により、半導体基板2上に、層間絶縁膜8が形成される。そして、フォトリソグラフィおよびエッチングにより、層間絶縁膜8およびゲート絶縁膜6を貫通するコンタクトホール9が形成される。
図5は、本発明の第2実施形態に係る半導体装置の模式的な断面図である。図5において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図5に示す構造について、図2に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
第1層16は、Siのフェルミ準位よりもボディ領域のフェルミ準位に近いフェルミ準位を有するP型Poly−SiCからなる。
半導体装置14の構造によっても、図2に示す半導体装置1と同様の作用効果を発揮することができる。
図6は、本発明の第3実施形態に係る半導体装置の模式的な断面図である。
半導体装置18は、N+型のSiCからなるN型SiC基板19を備えている。
ゲートトレンチ23の内面には、ゲート絶縁膜24が形成されている。ゲート絶縁膜24は、たとえば、SiO2からなる。ゲート絶縁膜24の厚さは、たとえば、約400Å(40nm)である。
ボディ領域22の表層部には、N+型のソース領域26が形成されている。
また、ボディ領域22の表層部には、ゲートトレンチ23に囲まれる各領域内において、ゲートトレンチ23に対して間隔を空けた位置に、P+型のボディコンタクト領域27がソース領域26を厚さ方向に貫通して形成されている。
層間絶縁膜28には、各ボディコンタクト領域27と対向する位置に、コンタクトホール29が貫通形成されている。各コンタクトホール29内には、ボディコンタクト領域27の全域およびソース領域26におけるボディコンタクト領域27の周囲の部分が臨んでいる。
半導体装置18の構造によっても、半導体装置1,14と同様の作用効果を発揮することができる。
たとえば、ゲート電極7、第1層16およびゲート電極25の材料としては、P型Poly−SiCに限らず、Siのフェルミ準位よりもボディ領域3,22のフェルミ準位に近いフェルミ準位を有する材料を広く採用することができる。
SiCおよびダイヤモンドにドープされるP型不純物としては、B、Al、Ga(ガリウム)およびIn(インジウム)が例示される。
BN、AlN、GaN、GaAs、GaPおよびZnOにドープされるP型不純物としては、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)およびSr(ストロンチウム)が例示される。
また、前述の実施形態では、縦型MOSFETを備える構造を例に挙げたが、本発明は、横型MOSFETを備える構造に適用することもできる。
<第4および第5実施形態>
図7は、本発明の第4実施形態に係る半導体装置の模式的な断面図である。
半導体装置41は、半導体装置41の基体をなす4H−SiC基板42を備えている。SiC基板42は、SiC単結晶からなり、C原子が最表面に表れるC面を主面(表面421)として、その表面421が(000−1)面に対して[11−20]軸方向へ傾斜するオフ角を有する基板である。SiC基板42には、N型不純物が高濃度にドーピングされており、そのN型不純物濃度は、たとえば、1×1017cm−3以上、好ましくは、1×1018cm−3〜1×1021cm−3である。図7では、半導体装置41における(000−1)面を破線で示している。
エピタキシャル層43の基層部は、その全域がエピタキシャル成長後のままの状態が維持された、N−型のドレイン領域(ドリフト領域)44をなしている。ドレイン領域44のN型不純物濃度は、たとえば、1×1015cm−3〜1×1017cm−3である。
エピタキシャル層43には、ゲートトレンチ46が表面431から掘り下がって形成されている。ゲートトレンチ46は、図7では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向(図7の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。)に延び、たとえば、ストライプ構造をなしている。
このゲート絶縁膜47は、ゲートトレンチ46の底面461上の底部471と、ゲートトレンチ46の側面462A,462B上の側部472とを一体的に有しており、底部471の厚さt1が、側部472の厚さt2よりも大きい。たとえば、t1が0.1μm〜2μmであり、t2が0.05μm〜0.2μmである。
そして、ゲート絶縁膜47の内側をP型不純物がドーピングされたポリシリコン材料(P型Poly−SiC)で埋め尽くすことにより、ゲートトレンチ46内にゲート電極48が埋設されている。
また、層間絶縁膜51に形成された他のコンタクトホール(図示せず)を介して、ゲート配線54がゲート電極48に接続されている。
ソース配線52とドレイン配線56との間(ソース−ドレイン間)に所定の電位差を発生させた状態で、ゲート配線54に所定の電圧(ゲート閾値電圧以上の電圧)が印加されることにより、ゲート電極48からの電界によりボディ領域45におけるゲート絶縁膜47との界面近傍にチャネルが形成される。これにより、ソース配線52とドレイン配線56との間に電流が流れ、VDMOSFETがオン状態となる。
4H−SiCの結晶構造は、六方晶系で近似することができ、1つのシリコン原子に対して4つの炭素原子が結合している。4つの炭素原子は、シリコン原子を中央に配置した正四面体の4つの頂点に位置している。これらの4つの炭素原子は、1つのシリコン原子が炭素原子に対して[0001]軸方向に位置し、他の3つの炭素原子がシリコン原子族原子に対して[000−1]軸側に位置している。
[1−100]軸を法線とする六角柱の側面がそれぞれ(1−100)面であり、隣り合わない一対の稜線を通り、[11−20]軸を法線とする面が(11−20)面である。これらは、(0001)面および(000−1)面に対して直角な結晶面である。
図9は、図7に示すSiC単結晶基板のオフ角を説明するための図である。
SiC単結晶からなるSiC基板42の表面421は、ジャスト(000−1)面に対して[11−20]軸方向へθ3傾斜したオフ面である。このθ3がSiC基板42のオフ角であり、具体的には、ジャスト(000−1)面の法線方向[000−1]軸と、表面421(オフ面)の法線方向n3とがなす角度である。
具体的には、図10Aおよび図10Bに示すように、従来の半導体装置101(図6参照)では、仮想面S6は、表面117((0001)面に対してオフ角θ7で傾斜するオフ面)に垂直な面であるため、(11−20)に対してオフ角θ7で傾斜している。そのため、ゲートトレンチ106の側面118A,118Bのうち、一方の側面118Aの(11−20)面に対する傾斜角度θ4Aは、SiC基板102のオフ角θ7とゲートトレンチ106のテーパ角θ6との和(たとえば、6°以上)である(図10B参照)。また、他方の側面118Bの(11−20)面に対する傾斜角度θ4Bは、SiC基板102のオフ角θ7とゲートトレンチ106のテーパ角θ6との差(たとえば、4°以上)である(図10A参照)。
図12に示す半導体装置61において、ゲート絶縁膜47上に形成されたゲート電極62は、ゲートトレンチ46の内面に沿って形成され、ゲート絶縁膜47に接する第1層63と、第1層63の内側を埋め尽くす第2層64とを備える2層構造になっている。
第2層64は、第1層63の材料と異なる材料からなる。具体的には、第2層64は、P型Poly−Si、N型Poly−Siまたは金属からなる。
半導体装置61の構造によっても、図7に示す半導体装置41と同様の作用効果を発揮することができる。
たとえば、半導体装置41,61の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置41,61において、P型の部分がN型であり、N型の部分がP型であってもよい。
また、たとえば、ゲート電極48および第1層63の材料としては、P型Poly−SiCに限らず、Siのフェルミ準位よりもボディ領域45のフェルミ準位に近いフェルミ準位を有する材料を広く採用することができる。
SiCおよびダイヤモンドにドープされるP型不純物としては、B、Al、Ga(ガリウム)およびIn(インジウム)が例示される。
BN、AlN、GaN、GaAs、GaPおよびZnOにドープされるP型不純物としては、Be(ベリリウム)、Mg(マグネシウム)、Ca(カルシウム)およびSr(ストロンチウム)が例示される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
<実施例1〜6および比較例1>
(1)TEG(Test Element Group)の作製
下記表1に示すオフ角を有する4H−SiC基板のC面側に、SiCからなるエピタキシャル層を形成した後、このエピタキシャル層に、図13に示す構造のMOSFET(チャネル幅=160μm、チャネル長=0.4μm)を形成することにより、TEGを作製した。
(2)キャリヤ濃度とオフ角との関係
上記各TEGにおけるエピタキシャル層のドリフト領域(ドレイン領域)のキャリヤ濃度を測定した。結果を表1および図14に示す。
(3)エピタキシャル層の表面荒れとオフ角との関係
上記各TEGにおけるエピタキシャル層の表面の二乗平均粗さ(RMS)を、JISB0601に準拠して測定した。結果を表1および図15に示す。
比較例1では、ドリフト領域のキャリヤ濃度が過剰であり(表1および図14)、エピタキシャル層の表面が荒れていた(表1および図15)。これに対し、実施例1〜6では、ドリフト領域のキャリヤ濃度が適切な大きさであり(表1および図14)、エピタキシャル層の表面の平坦性が維持されている(表1および図15)ことが確認された。
<実施例7および比較例2>
(1)試験用基板の加工
1°のオフ角を有する4H−SiC基板のC面側(実施例7)および4°のオフ角を有する4H−SiC基板のSi面側(比較例2)のそれぞれに、SiCからなるエピタキシャル層を形成した後、図16に示すように、[11−20]軸方向に対して所定の角度で傾斜する側面を有する複数のトレンチユニットを形成した。図16に表示された各角度は、[11−20]軸に対する傾斜角度を表している。
(2)ドレイン電流(Ids)の面方位依存性
上記の各MOSFETのゲート電極に20Vの電圧を印加したときのドレイン電流Idsを測定した。結果を図17Aおよび図17Bに示す。図17Aおよび図17Bでは、各MOSFETのドレイン電流Idsを、最大ドレイン電流Idsで規格化して(Ids/Ids_max)表している。
(3)ゲート閾値電圧(Vth)の面方位依存性
上記の各MOSFETにドレイン電流Idsが流れ始めるときのゲート閾値電圧Vthを測定した。結果を図18Aおよび図18Bに示す。図18Aおよび図18Bでは、各MOSFETのゲート閾値電圧Vthを、最大ゲート閾値電圧Vthで規格化して(Vth/Vth_max)表している。
(4)評価
図17Bおよび図18Bに示すように、比較例2では、ドレイン電流Idsおよびゲート閾値電圧Vthが、トレンチ側面の面方位によって大きさが相当異なり、ばらつきが生じていた。これに対し、図17Aおよび図18Aに示すように、実施例7では、ドレイン電流Idsおよびゲート閾値電圧Vthが、トレンチ側面の全ての面方位においてほぼ一定(均一)の大きさであることが確認された。
2 半導体基板
3 ボディ領域(半導体領域)
6 ゲート絶縁膜(絶縁膜)
7 ゲート電極
14 半導体装置
15 ゲート電極
16 第1層
17 第2層
18 半導体装置
22 ボディ領域(半導体領域)
24 ゲート絶縁膜(絶縁膜)
25 ゲート電極
41 半導体装置
42 SiC基板
43 エピタキシャル層
45 ボディ領域
46 ゲートトレンチ
47 ゲート絶縁膜
48 ゲート電極
61 半導体装置
62 ゲート電極
63 第1層
64 第2層
421 (SiC基板の)表面
431 (エピタキシャル層の)表面
471 (ゲート絶縁膜の)底部
472 (ゲート絶縁膜の)側部
Claims (14)
- SiC基板と、
前記SiC基板の一方面側に形成されたエピタキシャル層と、
前記エピタキシャル層の主面から掘り下がったゲートトレンチとを含み、
前記SiC基板のオフ角が0°を超えて4°未満であり、
前記ゲートトレンチの底面は、ジャスト(000−1)面に対して[11−20]軸方向へ前記オフ角分傾斜した面である、半導体装置。 - 前記SiC基板の一方面が、C面である、請求項1に記載の半導体装置。
- 前記SiC基板のオフ角が、0.3°以上4°未満である、請求項1または2に記載の半導体装置。
- 前記SiC基板のオフ角が、1°である、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記ゲートトレンチの底面および側面に形成されたゲート絶縁膜をさらに含み、
前記ゲート絶縁膜における前記底面上の部分の厚さが、前記ゲート絶縁膜における前記側面上の部分の厚さよりも大きい、請求項1〜4のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチが、テーパ状に形成されている、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記エピタキシャル層は、前記ゲートトレンチの側方に形成されたボディ領域を含み、
前記ゲートトレンチには、その側面上に形成されたゲート絶縁膜を介して前記ボディ領域に対向するゲート電極が形成されており、
前記ゲート電極は、前記ボディ領域と同じ材料を用いて形成されている、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記ボディ領域の材料がP型SiCであり、
前記ゲート電極の材料がP型Poly−SiCである、請求項7に記載の半導体装置。 - 前記ボディ領域の材料がP型SiCであり、
前記ゲート電極が、前記ゲート絶縁膜に接するP型Poly−SiCからなる第1層と、前記第1層上に積層されたP型Poly−Siからなる第2層との積層構造を有する、請求項7に記載の半導体装置。 - 前記ボディ領域は、前記ゲート絶縁膜からの深さが1000Å以下の部分に、1×1018cm−3以下の不純物濃度を有している、請求項7〜9のいずれか一項に記載の半導体装置。
- 前記ゲートトレンチの内面に形成され、導電型不純物が添加された材料からなる半導体領域と、
絶縁膜を介して前記半導体領域に対向するゲート電極とを含み、
前記ゲート電極は、前記絶縁膜に接し、Siのフェルミ準位よりも前記半導体領域のフェルミ準位に近いフェルミ準位を有する材料からなり、導電性を有する第1層と、前記第1層上に積層され、前記第1層の材料と異なる材料からなり、導電性を有する第2層とを備えている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記第1層がP型Poly−SiCであり、前記第2層がP型Poly−Siであり、
P型不純物が、B(ボロン)である、請求項11に記載の半導体装置。 - 前記ゲートトレンチの内面に形成され、導電型不純物が添加された材料からなる半導体領域と、
前記半導体領域の表面上に形成された絶縁膜とを含み、
前記半導体領域は、前記絶縁膜からの深さが1000Å以下の部分に、1×10 18 cm −3 以下の不純物濃度を有している、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記ゲートトレンチの内面に形成された絶縁膜を含み、
前記絶縁膜は、前記ゲートトレンチの底面上の第1部分と、前記ゲートトレンチの側面上の第2部分とを含み、
前記第1部分が前記第2部分よりも厚い、請求項1〜4のいずれか一項に記載の半導体装置。
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