JP6926869B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、４つのスイッチング素子のオン・オフ（ＯＮ・ＯＦＦ）動作で直流電圧を交流電圧に変換するフルブリッジ回路構成の単相（１相）インバータが公知である。一般的な単相インバータの回路構成について、スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を用いた場合を例に説明する。図２９は、一般的な単相インバータの回路構成を示す回路図である。
図２９に示す単相インバータは、４つのＭＯＳＦＥＴ２０１ａ〜２０１ｄで構成されたフルブリッジ回路構成となっている。ハイサイド（電源ライン側）のＭＯＳＦＥＴ２０１ａ，２０１ｂのドレインは直流（ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）電源２０３の正極側に接続され、ソースはそれぞれローサイド（接地側）のＭＯＳＦＥＴ２０１ｃ，２０１ｄのドレインに接続されている。ローサイドのＭＯＳＦＥＴ２０１ｃ，２０１ｄのソースは、ＤＣ電源２０３の負極側に接続されている。
ＭＯＳＦＥＴ２０１ａのソースおよびＭＯＳＦＥＴ２０１ｃのドレインと、ＭＯＳＦＥＴ２０１ｂのソースおよびＭＯＳＦＥＴ２０１ｄのドレインと、の間にインダクタンス成分をもつ誘導負荷２０４が接続されている。ＭＯＳＦＥＴ２０１ａ〜２０１ｄの各ゲートには、それぞれＭＯＳＦＥＴ２０１ａ〜２０１ｄをゲート駆動するゲート駆動回路（ＧＤ：Ｇａｔｅ Ｄｒｉｖｅｒ）２０２ａ〜２０２ｄが接続されている。各ＭＯＳＦＥＴ２０１ａ〜２０１ｄには、それぞれダイオード２０５ａ〜２０５ｄが並列に接続されている。
この図２９に示す単相インバータでは、対角に配置されたＭＯＳＦＥＴ２０１ａおよびＭＯＳＦＥＴ２０１ｄと、ＭＯＳＦＥＴ２０１ｃおよびＭＯＳＦＥＴ２０１ｂと、を交互に導通させることでＯＮパルスの幅（パルスのオン時間Ｔｏｎ：図３１参照）を可変して出力電圧が制御される。ＭＯＳＦＥＴ２０１ａおよびＭＯＳＦＥＴ２０１ｄの導通時には、実線矢印で示すように、ＤＣ電源２０３の正極側からＭＯＳＦＥＴ２０１ａ、誘導負荷２０４およびＭＯＳＦＥＴ２０１ｄを通ってＤＣ電源２０３の負極側へ向かう経路２１１で誘導負荷２０４に電流Ｉａが流れている。
この経路２１１で電流Ｉａが誘導負荷２０４に流れているときに、ＭＯＳＦＥＴ２０１ａ，２０１ｄをオフすると、誘導負荷２０４の電流を連続的に流すために、ダイオード２０５ｃ，２０５ｂが導通し、誘導負荷２０４を流れる電流が転流する。このため、誘導負荷２０４に流れる電流は、破線矢印で示すように、ＤＣ電源２０３の負極側からダイオード２０５ｃ、誘導負荷２０４およびダイオード２０５ｂを通ってＤＣ電源２０３の正極側へ向かう経路２１２でダイオード２０５ｃ，２０５ｂを流れる電流Ｉｂとなる。
ＭＯＳＦＥＴ２０１ａ〜２０１ｄとして、シリコン（Ｓｉ）を半導体材料としたＭＯＳＦＥＴ（以下、Ｓｉ−ＭＯＳＦＥＴとする）を用いる場合、ダイオード２０５ａ〜２０５ｄとして、Ｓｉ−ＭＯＳＦＥＴのベース領域とドリフト領域とのｐｎ接合で形成される寄生のｐｎ接合ダイオード（ボディダイオード）を用いる場合もある。一方、ＭＯＳＦＥＴ２０１ａ〜２０１ｄとして、炭化珪素（ＳｉＣ）を半導体材料とした従来のパワーＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）を用いる場合、次の問題が生じる。
従来のＳｉＣ−ＭＯＳＦＥＴの構造について説明する。図３０は、従来のＳｉＣ−ＭＯＳＦＥＴの構造の一例を示す断面図である。図３０には、従来のＳｉＣ−ＭＯＳＦＥＴの１つの単位セル（素子の構成単位）を示す。図３０に示すＳｉＣ−ＭＯＳＦＥＴは、半導体基板２２０のおもて面（ｎ-型エピタキシャル層２２２ａ側の表面）側にＭＯＳゲートを有する。半導体基板２２０は、炭化珪素からなるｎ+型出発基板（ｎ+型ドレイン領域）２２１上にｎ-型ドリフト領域２２２となるｎ-型エピタキシャル層２２２ａを積層してなる。
ｎ-型エピタキシャル層２２２ａの、ｎ+型出発基板２２１側に対して反対側の表面層（半導体基板２２０のおもて面の表面層）には、複数のｐ型チャネル領域２２３が互いに離して選択的に設けられている。ｎ-型エピタキシャル層２２２ａの内部には、半導体基板２２０のおもて面からｐ型チャネル領域２２３よりも深い位置に、ｐ+型ベース領域２２４が選択的に設けられている。ｐ+型ベース領域２２４は、深さ方向にｐ型チャネル領域２２３に対向し、ｐ型チャネル領域２２３に接する。深さ方向とは、半導体基板２２０のおもて面から裏面へ向かう方向である。
ｎ-型エピタキシャル層２２２ａの、ｐ型チャネル領域２２３およびｐ+型ベース領域２２４以外の部分がｎ-型ドリフト領域２２２である。符号２２７〜２２９，２３１，２３３は、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極およびドレイン電極である。符号２３０は、ｎ+型ソース領域２２５およびｐ++型コンタクト領域２２６にオーミック接触するコンタクト電極（以下、オーミックコンタクト電極とする）である。符号２３２は、ｎ+型ドレイン領域（ｎ+型出発基板２２１）にオーミック接触するオーミックコンタクト電極である。
この図３０に示すＳｉＣ−ＭＯＳＦＥＴのｐ型チャネル領域２２３およびｐ+型ベース領域２２４とｎ-型ドリフト領域２２２とのｐｎ接合で形成される寄生のｐｎ接合ダイオード（ボディダイオード）に順方向電流を流すと、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗が増大するという問題が生じることが知られている。このため、図２９のＭＯＳＦＥＴ２０１ａ〜２０１ｄとしてＳｉＣ−ＭＯＳＦＥＴを用いる場合、図２９のダイオード２０５ａ〜２０５ｄとしてＳｉＣ−ＭＯＳＦＥＴのボディダイオードを用いて当該ボディダイオードに順方向電流を流すことは好ましくない。
ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに順方向電流を流したときにＳｉＣ−ＭＯＳＦＥＴのオン抵抗が増大する原因として、次の報告がなされている。ＳｉＣ−ＭＯＳＦＥＴでは、ボディダイオードに順方向電流が流れると、伝導度変調が発生する際の多数キャリアと少数キャリアとの再結合エネルギーにより炭化珪素結晶内の転移を起点として積層欠陥が成長する。この積層欠陥により、ＳｉＣ−ＭＯＳＦＥＴの電流経路に主電流が流れにくい部分が増大するため、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗が増大する（例えば、下記非特許文献１参照。）。
積層欠陥の発生源となる転位として、ｎ+型出発基板２２１中に多く存在し、ｎ+型出発基板２２１上へのｎ-型エピタキシャル層２２２ａのエピタキシャル成長過程でｎ+型出発基板２２１からｎ-型エピタキシャル層２２２ａに伝搬される基底面転位が挙げられる。ｎ+型出発基板２２１中の基底面転位は、ｎ-型エピタキシャル層２２２ａのエピタキシャル成長過程で、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードの順方向電流特性への悪影響の小さい転位に変換されるが、その際に基底面転位から成長した積層欠陥の一部がｎ-型エピタキシャル層２２２ａ中に残る。
このようにｎ+型出発基板２２１上へのｎ-型エピタキシャル層２２２ａのエピタキシャル成長過程でｎ-型エピタキシャル層２２２ａ中に残る積層欠陥の一部がＳｉＣ−ＭＯＳＦＥＴのオン抵抗増大の原因の一つとされている。しかしながら、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗増大のメカニズムはまだ明らかになっていない部分もある。例えば、ｎ+型出発基板２２１上にｎ-型エピタキシャル層２２２ａをエピタキシャル成長の過程で発生する欠陥や高不純物濃度にイオン注入された部分からの積層欠陥の成長等も報告されている。
積層欠陥の成長を抑制した炭化珪素半導体装置として、エピタキシャル層のステップフロー成長方向に沿って電流制限領域を形成した装置が提案されている（例えば、下記特許文献１（第００３８段落）参照。）。積層欠陥を低減させた炭化珪素半導体装置として、メサ状のｐ型アノードエミッタ層の表面が長手方向に延在している方向を、＜１１−２０＞方向としたオフ方向から６０°の角度だけ傾斜させた方向とした装置が提案されている（例えば、下記特許文献２（第００４０段落、第１，１２，１４図）参照。）。
また、積層欠陥の成長を抑制した炭化珪素半導体装置として、炭化珪素からなる出発基板上に順に積層されたｎ型エピタキシャル層およびｐ型半導体領域を、ｐ型半導体領域の表面から、ｎ型エピタキシャル層と出発基板との界面にまで達する欠陥停止領域により複数の島状領域に分割した装置が提案されている（例えば、下記特許文献３（第００２９段落、第１図）参照。）。下記特許文献３の欠陥停止領域は、酸化珪素等の絶縁体でできており、積層欠陥の成長を停止させる機能を有する。
このように、シリコンよりもバンドギャップ（禁制帯幅）の広い半導体（以下、ワイドバンドギャップ半導体とする）を半導体材料としたＭＯＳＦＥＴにおいて、ボディダイオードに順方向電流を流す際に生じる積層欠陥の成長を抑制した装置が提案されている。
また、図２９のＭＯＳＦＥＴ２０１ａ〜２０１ｄとしてＳｉＣ−ＭＯＳＦＥＴを用いた場合に、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに順方向電流が流れることを防止する方法として、次の方法がある。図２９に示す単相インバータの電流転流時にＭＯＳＦＥＴ２０１ｃ，２０１ｂをオンする（所謂同期整流モード）ことで、電流転流時に流れる電流Ｉｂを、ＭＯＳＦＥＴ２０１ｃ，２０１ｂに通常のオン時と逆方向の電流（以下、逆方向電流とする）として流す。これによって、ＭＯＳＦＥＴ２０１ｃ，２０１ｂのボディダイオードに順方向電流が流れることを防止することが可能である。
しかしながら、上下アームのＭＯＳＦＥＴ２０１ａ，２０１ｃまたはＭＯＳＦＥＴ２０１ｂ，２０１ｄが同時にオン（所謂アーム短絡）した場合、ＤＣ電源２０３が短絡してしまう。このため、図３１に示すように上下アームのＭＯＳＦＥＴ２０１ａ，２０１ｃまたはＭＯＳＦＥＴ２０１ｂ，２０１ｄが同時にオフしている期間（所謂デッドタイム）Ｔ１が存在し、このデッドタイムＴ１には、ＭＯＳＦＥＴ２０１ａ〜２０１ｄのボディダイオードに順方向電流が流れてしまう。図３１は、図２９の単相インバータのＭＯＳＦＥＴのオン・オフ動作を説明するタイムチャートである。
そこで、ＭＯＳＦＥＴ２０１ａ〜２０１ｄのボディダイオードに順方向電流が流れないように、図２９に示すようにＭＯＳＦＥＴ２０１ａ〜２０１ｄにそれぞれ並列にダイオード２０５ａ〜２０５ｄが接続される。このダイオード２０５ａ〜２０５ｄとして、シリコンの１０倍の絶縁破壊電界強度を持つ炭化珪素を半導体材料とした高耐圧のショットキーバリアダイオードを使用可能である。この場合、ターンオン時の損失や、ダイオードの逆回復時に発生するリカバリ損失が低減される。
しかしながら、ダイオード２０５ａ〜２０５ｄの順方向電圧がＭＯＳＦＥＴ２０１ａ〜２０１ｄのビルトイン電圧（炭化珪素を半導体材料として用いた場合のビルトイン電圧は約２．３Ｖ）以上になると、ＭＯＳＦＥＴ２０１ａ〜２０１ｄのボディダイオードに順方向電流が流れてしまう。このため、ダイオード２０５ａ〜２０５ｄの順方向降下電圧（Ｖｆ）を低減させる必要があり、ダイオード２０５ａ〜２０５ｄのチップ面積増大によるコスト増大を招くという問題がある。
また、従来のＳｉＣ−ＭＯＳＦＥＴとして、ｐ型ボディ領域およびｎ+型ソース領域の表面上にまたがるようにｎ型チャネル領域を設け、このｎ型チャネル領域上にゲート絶縁膜を介してゲート電極を設けた装置が提案されている（例えば、下記特許文献４（第００１６〜００１７，００２０段落）参照。）。下記特許文献４では、電流還流時に、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに順方向電流を流さずに、ＳｉＣ−ＭＯＳＦＥＴを、ｎ型チャネル領域を介してＳｉＣ−ＭＯＳＦＥＴに逆方向電流を流すユニポーラ型のダイオードとして動作させている。
また、下記特許文献４（第００９１段落）には、一部の単位セルのゲート電極をソース電極の電位等の固定電位に接続して当該固定電位と実質的に同電位とすることで、ゲート電極によるオン電流の制限を生じさせない構成としたＳｉＣ−ＭＯＳＦＥＴについて開示されている。このＳｉＣ−ＭＯＳＦＥＴでは、ｄＶ／ｄｔサージ等による誤オンを防止するためにゲート電極に負バイアスを印加した場合に、ゲート電極をソース電極の電位等の固定電位に接続した一部の単位セルにｎ型チャネル領域を介して逆方向電流を流す構成となっている。
特開２０１３−２３２５７４号公報 特開２０１２−１４６９３２号公報 特許第４１００６８０号公報 特許第５５０１５３９号公報
ジェー・ディー・コールドウェル（Ｊ．Ｄ．Ｃａｌｄｗｅｌｌ）、外４名、４Ｈ−ＳｉＣにおける再結合誘起積層欠陥に関する駆動力（Ｏｎ ｔｈｅ ｄｒｉｖｉｎｇ ｆｏｒｃｅ ｆｏｒ ｒｅｃｏｍｂｉｎａｔｉｏｎ−ｉｎｄｕｃｅｄ ｓｔａｃｋｉｎｇ ｆａｕｌｔ ｍｏｔｉｏｎ ｉｎ ４Ｈ−ＳｉＣ）、ジャーナル・オブ・アプライド・フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、（米国）、アメリカン インスティテュート オブ フィジクス パブリッシング（Ａｍｅｒｉｃａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ（ＡＩＰ） Ｐｕｂｌｉｓｈｉｎｇ）、２０１０年、第１０８巻、ｐ．０４４５０３
しかしながら、積層欠陥の発生源となる転位等は、上記特許文献１〜３のように炭化珪素結晶成長の条件の最適化等により減少させることは可能であるが、完全になくすことは難しい。積層欠陥の形状はフォトルミネッセンス（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）等により確認されており、三角形状や帯状の積層欠陥が存在することが公知である。これらの積層欠陥のうち、帯状の積層欠陥は面積が大きいため、炭化珪素結晶内に１個でも存在する場合、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗に与える悪影響は大きい。
また、単相インバータ（図２９参照）における電流転流時、電流転流前に流れていた電流Ｉａと同じ大きさで電流Ｉｂを流す必要がある。このため、上記特許文献４では、ＭＯＳＦＥＴの単位セルの１／３程度を、ゲート電極をソース電極の電位に固定した単位セルにする必要があり、実質的な活性領域（ＭＯＳＦＥＴの電流能力）が２／３程度に減少してしまう。このため、電流転流前後で同じ大きさの電流Ｉａ，Ｉｂを流すには、チップサイズを大きくして通常のＭＯＳＦＥＴセルとして動作する単位セルの個数を増やす必要があるが、チップサイズの増大によりコストの増大を招くという問題がある。
この発明は、上述した従来技術による問題点を解消するため、シリコンよりもバンドギャップの広い半導体を半導体材料として用いた半導体装置であって、活性領域の有効領域の面積減少を抑制するとともに、積層欠陥の成長を抑制することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、同一の半導体基板に複数のセルを備えた半導体装置であって、次の特徴を有する。前記セルは、第２導電型の第１半導体領域、第１導電型の第２〜４半導体領域、ゲート絶縁膜、ゲート電極および第１，２電極を有する。前記第１半導体領域は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の前記半導体基板のおもて面の表面層に設けられている。前記第２半導体領域は、前記半導体基板の裏面の表面層に設けられている。前記第２半導体領域は、前記半導体基板よりも不純物濃度が高い。前記第３半導体領域は、前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である。前記第４半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第３半導体領域と前記第４半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられている。前記第１電極は、前記第１半導体領域および前記第４半導体領域に電気的に接続されている。前記第２電極は、前記第２半導体領域に電気的に接続されている。複数の前記セルのうち、少なくとも１つの第１セルは、前記ゲート電極に外部から入力されるゲート信号により駆動する。前記第１セル以外の第２セルは、前記ゲート電極が前記第１セルの前記ゲート電極の電位以外の所定電位である。前記第１セルの前記ゲート電極への負バイアス時に、前記第２セルの前記第１半導体領域の表面電位が前記第１セルの前記第１半導体領域の表面電位よりも低くなるように、前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の誘電率または前記ゲート電極の材料を設定されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルの前記ゲート絶縁膜の厚さは、前記第１セルの前記ゲート絶縁膜の厚さよりも薄いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルの前記ゲート絶縁膜の少なくとも一部は、前記第１セルの前記ゲート絶縁膜よりも誘電率が高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型はｎ型であり、第２導電型はｐ型である。前記第２セルの前記ゲート電極の材料は、前記第１セルの前記ゲート電極の材料よりもフェルミ準位が高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１セルの前記ゲート電極の材料はｐ型ポリシリコンであり、前記第２セルの前記ゲート電極の材料はｎ型ポリシリコンであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型はｐ型であり、第２導電型はｎ型である。前記第２セルの前記ゲート電極の材料は、前記第１セルの前記ゲート電極の材料よりもフェルミ準位が低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１セルの前記ゲート電極の材料はｎ型ポリシリコンであり、前記第２セルの前記ゲート電極の材料はｐ型ポリシリコンであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記セルは、ＪＦＥＴ領域から当該ＪＦＥＴ領域を挟んで隣り合う前記第１半導体領域までの表面上に前記ゲート絶縁膜を介して前記ゲート電極が設けられたプレーナゲート構造を有する。前記ＪＦＥＴ領域は、前記第３半導体領域の、互いに離して配置された隣り合う前記第１半導体領域の間に挟まれた部分である。前記第２セルの前記ＪＦＥＴ領域の幅は、前記第１セルの前記ＪＦＥＴ領域の幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記セルは、前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が設けられたトレンチゲート構造と、第２導電型の第５，６半導体領域と、ＪＦＥＴ領域と、を有する。前記トレンチは、前記第４半導体領域および前記第１半導体領域を貫通して前記第３半導体領域に達する。前記第５半導体領域は、前記第３半導体領域の内部に、前記第１半導体領域と離して選択的に設けられ、前記トレンチの底面を囲む。前記第６半導体領域は、前記第３半導体領域の内部の、隣り合う前記トレンチの間に、前記第１半導体領域と接して選択的に設けられている。前記ＪＦＥＴ領域は、前記第３半導体領域の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分である。前記第２セルの前記ＪＦＥＴ領域の幅は、前記第１セルの前記ＪＦＥＴ領域の幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２セルの前記ゲート電極は、前記第１電極に接続されて前記第１電極の電位に固定されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記セルは、第２導電型の第７半導体領域をさらに有する。前記第７半導体領域は、前記第１半導体領域の内部に、前記第４半導体領域に接して選択的に設けられている。前記第７半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１電極と前記第７半導体領域との接触面積は、前記第１電極と前記第４半導体領域との接触面積の１／１０以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記セルは、前記第７半導体領域とオーミック接合を形成する前記第１電極と、前記第１半導体領域とショットキー接合を形成する第３電極と、を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記セルは、積層欠陥の成長方向Ｘに並列に配置されている。前記第１セルを配置した領域は、少なくとも１つの前記第２セルにより複数の領域に分割されていることを特徴とする。
本発明にかかる半導体装置によれば、シリコンよりもバンドギャップの広い半導体を半導体材料として用いた半導体装置であって、逆方向導通時に第２セルに逆方向電流の電流量を多く流すことができる。このため、第２セルの逆方向電流能力が向上した分だけ活性領域の有効領域の面積減少を抑制することができる。また、逆方向通電時に積層欠陥を成長させる原因となるキャリア再結合を抑制することができるため、積層欠陥の成長を抑制することができ、オン抵抗の増加を抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の要部を示す断面図である。 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態２にかかる半導体装置の要部を示す断面図である。 実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる半導体装置の要部を示す断面図である。 実施の形態３にかかる半導体装置の要部を示す断面図である。 実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 一般的な単相インバータの回路構成を示す回路図である。 従来のＳｉＣ−ＭＯＳＦＥＴの構造の一例を示す断面図である。 図２９の単相インバータのＭＯＳＦＥＴのオン・オフ動作を説明するタイムチャートである。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置の要部を示す断面図である。図１には、後述する図２の切断線Ａ−Ａ’における断面構造を示す。具体的には、図１には、１つの第１セル１０１ａと、当該第１セル１０１ａに隣り合う１つの第２セル１０１ｂと、を示す（図５，６，８，９においても同様）。
図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１０の活性領域１０１に、ＭＯＳＦＥＴの単位セル（以下、第１，２セルとする）１０１ａ，１０１ｂを所定のレイアウトで配置したプレーナゲート構造のＳｉＣ−ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板１のおもて面にｎ-型ドリフト領域２となるｎ-型炭化珪素層２ａをエピタキシャル成長させてなる。活性領域１０１とは、半導体装置がオン状態のときに主電流が流れる領域である。活性領域１０１の周囲は、エッジ終端領域１０２（図１には不図示、図２参照）で覆われている。
エッジ終端領域１０２は、活性領域１０１とチップ（半導体基板１０）側面との間の領域であり、ｎ-型ドリフト領域２の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧（耐電圧）を保持する領域である。エッジ終端領域１０２には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
第１，２セル１０１ａ，１０１ｂは、異なる電位のＭＯＳゲートを有する。第１，２セル１０１ａ，１０１ｂは、それぞれ少なくとも１つ以上配置されている。第１セル１０１ａのＭＯＳゲートは、ｐ型チャネル領域３、ｐ+型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲート絶縁膜７ａおよびゲート電極８ａで構成される。第２セル１０１ｂのＭＯＳゲートは、ｐ型チャネル領域３、ｐ+型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲート絶縁膜７ｂおよびゲート電極８ｂで構成される。
第１，２セル１０１ａ，１０１ｂともに、ＭＯＳゲートの構成要素は同様である。具体的には、ｎ-型炭化珪素層２ａの、ｎ+型出発基板１側に対して反対側の表面層（半導体基板１０のおもて面の表面層）に、複数のｐ型チャネル領域３が互いに離して選択的に設けられている。各単位セルは、隣り合う単位セルとの間のｐ型チャネル領域３を共有する。隣り合うｐ型チャネル領域３の例えば中心（縦破線）３ａ間に配置された１つのＭＯＳゲートで１つの単位セルが構成される。
ｎ-型炭化珪素層２ａの内部には、半導体基板１０のおもて面からｐ型チャネル領域３よりも深い位置に、ｐ+型ベース領域４が選択的に設けられている。ｐ+型ベース領域４は、深さ方向Ｚにｐ型チャネル領域３に対向してｐ型チャネル領域３に接し、ｐ型チャネル領域３の、ｎ+型出発基板１側を覆う。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。ｎ-型炭化珪素層２ａの、ｐ型チャネル領域３およびｐ+型ベース領域４以外の部分がｎ-型ドリフト領域２である。
ｐ型チャネル領域３の内部には、半導体基板１０のおもて面側の表面層に、ｎ+型ソース領域５が選択的に設けられている。ｐ++型コンタクト領域６は、例えばｐ型チャネル領域３の中心３ａにおいて、半導体基板１０のおもて面からｐ型チャネル領域３を深さ方向Ｚに貫通してｐ+型ベース領域４に達する。すなわち、ｐ++型コンタクト領域６は、半導体基板１０のおもて面からｎ+型ソース領域５よりも深い位置に達する。ｐ++型コンタクト領域６は、ｎ+型ソース領域５に接し、かつｎ+型ソース領域５よりもゲート電極８ａ，８ｂから離して配置されている。
第１セル１０１ａにおいて、ｐ型チャネル領域３の、ｎ-型ドリフト領域２とｎ+型ソース領域５とに挟まれた部分の表面上には、隣り合うｐ型チャネル領域３間の領域（所謂ＪＦＥＴ領域）に延在するようにゲート絶縁膜７ａが設けられている。第２セル１０１ｂにおいて、ｐ型チャネル領域３の、ｎ-型ドリフト領域２とｎ+型ソース領域５とに挟まれた部分の表面上には、ＪＦＥＴ領域に延在するようにゲート絶縁膜７ｂが設けられている。
第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂは、第１セル１０１ａのゲート絶縁膜７ａの厚さｔ１ａよりも薄い（ｔ１ｂ＜ｔ１ａ）。第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂを薄くすることで得られる効果については後述する。図示省略するが、第１，２セル１０１ａ，１０１ｂのゲート絶縁膜７，７ｂの、ＪＦＥＴ領域上の部分をＪＦＥＴ領域上以外の部分よりも厚くしてもよい。これにより、第２セル１０１ｂの帰還容量を低減させることができ、第１セル１０１ａおよび第２セル１０１ｂのゲート電位上昇による第２セル１０１ｂの誤オンを抑制することができる。
第１セル１０１ａのゲート絶縁膜７ａの上には、ゲート電極８ａが設けられている。第１セル１０１ａのゲート電極８ａは、層間絶縁膜９により後述するオーミックコンタクト電極１３、ソース電極１４および第２セル１０１ｂのゲート電極８ｂと電気的に絶縁され、かつ図示省略する部分でゲートパッド１０３（電極パッド：図１には不図示、図２参照）に電気的に接続されている。第１セル１０１ａのゲートしきい値電圧は、駆動条件にもよるが、誤動作を防止するため３Ｖ以上が望ましい。第１セル１０１ａのゲートしきい値電圧は、ｐ型チャネル領域３の不純物濃度、ゲート絶縁膜７ａの厚さｔ１ａおよびゲート絶縁膜７ａ中の固定電荷量等で決定され、例えば５Ｖ程度であってもよい。
第２セル１０１ｂのゲート絶縁膜７ｂ上には、ゲート電極８ｂが設けられている。第２セル１０１ｂのゲート電極８ｂは、層間絶縁膜９を深さ方向Ｚに貫通するコンタクトホール１１を介してソース電極１４に接し、ソース電極１４の電位に固定されている。第２セル１０１ｂのゲートしきい値電圧は、ソース電極１４の電位（例えばソース電極１４が接地される場合には０Ｖ）よりも大きく設定される。かつ、第２セル１０１ｂのゲートしきい値電圧は、ｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合のビルトイン電圧以下程度（例えば炭化珪素を半導体材料とした場合には２．３Ｖ以下程度）に設定される。第２セル１０１ｂのゲートしきい値電圧をｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合のビルトイン電圧以下程度とすることで、ある程度大きな逆方向電流を第２セル１０１ｂに流すことができる。第２セル１０１ｂのゲートしきい値電圧は、ｐ型チャネル領域３の不純物濃度、ゲート絶縁膜７ｂの厚さｔ１ｂおよびゲート絶縁膜７ｂ中の固定電荷量等で決定される。
第２セル１０１ｂにおいて、隣り合うｐ+型ベース領域４間に挟まれた、ゲート電極８ｂ直下の部分（ゲート絶縁膜７ｂを挟んでゲート電極８ｂに深さ方向Ｚに対向する部分：ＪＦＥＴ領域）の幅ｗ１ｂは、第１セル１０１ａのＪＦＥＴ領域の幅ｗ１ａよりも狭い（ｗ１ｂ＜ｗ１ａ）。第２セル１０１ｂのＪＦＥＴ領域の幅ｗ１ｂを第１セル１０１ａのＪＦＥＴ領域の幅ｗ１ａより狭くすることで、後述するようにピンチオフ効果により第２セル１０１ｂのゲート絶縁膜７ｂに印加される電界を緩和させることができる。
コンタクトホール１２の内部において、ｎ+型ソース領域５およびｐ++型コンタクト領域６上には、ｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触するコンタクト電極（以下、オーミックコンタクト電極とする）１３が設けられている。オーミックコンタクト電極１３の材料として、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ニッケルシリサイド（ＮｉＳｉ）およびチタンシリサイド（ＴｉＳｉ）等を用いてもよい。オーミックコンタクト電極１３上には、ソース電極１４が設けられている。
ソース電極１４は、コンタクトホール１２に埋め込むように設けられ、オーミックコンタクト電極１３を介してすべての第１，２セル１０１ａ，１０１ｂのｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。ソース電極１４は、ソースパッド（電極パッド）を兼ねる。ｎ+型出発基板１の裏面（半導体基板１０の裏面）には、ｎ+型出発基板１にオーミック接触するオーミックコンタクト電極１５が設けられている。オーミックコンタクト電極１５上には、ドレイン電極１６が設けられている。ドレイン電極１６は、オーミックコンタクト電極１５を介して、ｎ+型ドレイン領域であるｎ+型出発基板１に電気的に接続されている。
次に、実施の形態１にかかる半導体装置を半導体基板１０のおもて面側から見たレイアウトについて説明する。図２は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２には、半導体基板１０の内部の各部のレイアウトや、半導体基板１０のおもて面上の層間絶縁膜９およびソース電極１４を図示省略する。図２に示すように、活性領域１０１は、例えば略矩形状の平面形状を有する。エッジ終端領域１０２は、活性領域１０１の周囲を囲む略矩形状の平面形状を有する。
活性領域１０１において、第１，２セル１０１ａ，１０１ｂは、積層欠陥の成長方向（以下、第１方向とする）Ｘに並ぶように配置されている。第１セル１０１ａを配置した領域は、少なくとも１つの第２セル１０１ｂにより複数の領域に分割されている。具体的には、第１，２セル１０１ａ，１０１ｂは、例えば、積層欠陥の成長方向（以下、第１方向とする）Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されている。かつ、第１，２セル１０１ａ，１０１ｂは、第１方向Ｘに所定の周期で繰り返し配置されている。例えば、隣接した４つの第１セル１０１ａを配置するごとに１つの第２セル１０１ｂを配置してなる１組の第１，２セル１０１ａ，１０１ｂが第１方向Ｘに周期的に繰り返し配置されていてもよい。
仮に、図２９に示す単相インバータに異常動作時等により流れた過電流を第２セル１０１ｂの逆方向電流として流しきれなかった場合、後述するように第１セル１０１ａがバイポーラモードで動作してｎ-型炭化珪素層２ａ内に積層欠陥が成長してしまうが、図２に示すレイアウトで第１，２セル１０１ａ，１０１ｂを配置することで、第１セル１０１ａの第１方向に連続して配置された第２セル１０１ｂのｎ-型炭化珪素層２ａで積層欠陥の成長を止めることができる。その理由は、後述するように第２セル１０１ｂにおける第１セル１０１ａのバイポーラ電流密度が低いからである。
また、図２に示すレイアウトで第１，２セル１０１ａ，１０１ｂを配置することで、第１セル１０１ａの正常のオン動作時にＭＯＳＦＥＴセルとして動作しない第２セル１０１ｂを分散して配置される。このため、第１セル１０１ａの正常のオン動作時に活性領域１０１全体に主電流をほぼ均一に流すことができる。これにより、活性領域１０１での局所的な電圧降下を抑制することができ、第１セル１０１ａが局所的にバイポーラモードで動作することを防止することができる。第１，２セル１０１ａ，１０１ｂの動作については後述する。
ゲートパッド１０３は、例えば活性領域１０１の、エッジ終端領域１０２との境界付近に配置されている。ゲートランナー１０４は、例えば、活性領域１０１の中央付近を通って第１方向Ｘに延びる直線状の平面形状で配置されている。ゲートランナー１０４には、すべての第１セル１０１ａのゲート電極８ａが電気的に接続される。ゲートランナー１０４は、層間絶縁膜９（図２には不図示、図１参照）によりすべての第２セル１０１ｂのゲート電極８ｂと電気的に絶縁されている。ゲートランナー１０４の一方の端部は、ゲートパッド１０３に電気的に接続されている。
次に、実施の形態１にかかる半導体装置の動作（すなわち第１，２セル１０１ａ，１０１ｂの動作）について、フルブリッジ回路構成の単相インバータを構成する４つのＭＯＳＦＥＴ２０１ａ〜２０１ｄ（図２９参照）を実施の形態１にかかる半導体装置で構成した場合を例に説明する。
第１セル１０１ａは、通常のＭＯＳＦＥＴセルである。すなわち、活性領域１０１のうち、第１セル１０１ａが配置された領域は、実施の形態１にかかる半導体装置の主電流能力を決定する有効領域である。第１セル１０１ａのゲート電極８ａにソース電極１４（ソース電極１４の電位＝０Ｖ）に対してゲートしきい値電圧以上の電圧を印加すると、第１セル１０１ａのｐ型チャネル領域３の表面領域（ｐ型チャネル領域３の、ゲート絶縁膜７ａに沿った部分）にｎ型の反転層（チャネル）が形成される。
第１セル１０１ａのｐ型チャネル領域３の表面反転層が形成されたとき、ソース電極１４に対してドレイン電極１６に正の電圧が印加されると（順方向導通時）、第１セル１０１ａに、ソース電極１４から、オーミックコンタクト電極１３、ｎ+型ソース領域５、ｐ型チャネル領域３の表面反転層、ｎ-型ドリフト領域２、ｎ+型出発基板１およびオーミックコンタクト電極１５を介してドレイン電極１６に至る電子の経路ができる。この経路（主電流経路）を通って、第１セル１０１ａにドレイン電極１６からソース電極１４へ主電流（順方向電流）が流れ、第１セル１０１ａはオン状態（以下、第１セル１０１ａの通常のオン状態とする）となる。
一方、第２セル１０１ｂのゲート電極８ｂは、ソース電極１４の電位に固定されている。また、上述したように、第２セル１０１ｂのゲートしきい値電圧は、ソース電極１４の電位（例えばソース電極１４が接地される場合には０Ｖ）よりも大きい電圧値に設定されている。このため、第１セル１０１ａの通常のオン時、第２セル１０１ｂのゲート電極８ｂには、ゲートしきい値電圧以上の電圧は印加されない。すなわち、第１セル１０１ａのオン時、第２セル１０１ｂに主電流は流れない。活性領域１０１のうち、第２セル１０１ｂが配置された領域は、第１セル１０１ａの通常のオン時にＭＯＳＦＥＴセルとして動作しない無効領域となる。
それに対して、第１セル１０１ａのｐ型チャネル領域３の表面反転層が形成されたときに、ソース電極１４に対してドレイン電極１６に負の電圧を印加する（逆方向導通時）。この場合、第１セル１０１ａに、ドレイン電極１６から、オーミックコンタクト電極１５、ｎ+型出発基板１、ｎ-型ドリフト領域２、ｐ型チャネル領域３の表面反転層、ｎ+型ソース領域５およびオーミックコンタクト電極１３を介してソース電極１４に至る電子の経路ができる。この経路を通って、第１セル１０１ａにソース電極１４からドレイン電極１６へ電流（逆方向電流）が流れる。
この場合、単相インバータは同期整流モードとなり、第１セル１０１ａのゲート電位が十分高い場合（例えば１５Ｖ以上）には、第１セル１０１ａが少数キャリアの注入を伴わないユニポーラ型として動作するため（以下、ユニポーラモードとする）、第１セル１０１ａに逆方向電流が流れる。同期整流モードとは、ＭＯＳＦＥＴ２０１ａおよびＭＯＳＦＥＴ２０１ｄの導通時に上述した経路２１１で誘導負荷２０４に流れる電流ＩａがＭＯＳＦＥＴ２０１ａ，２０１ｄをオフすることで転流したときに（図２９参照）、ＭＯＳＦＥＴ２０１ｃ，２０１ｂをオンすることで、ＭＯＳＦＥＴ２０１ｃ，２０１ｂに通常のオン時と逆方向に電流（逆方向電流）を流すことである。
単相インバータの同期整流モード時、上下アームのＭＯＳＦＥＴ２０１ａ，２０１ｃまたはＭＯＳＦＥＴ２０１ｂ，２０１ｄが同時にオン（所謂アーム短絡）しないように、ＭＯＳＦＥＴ２０１ａ，２０１ｃまたはＭＯＳＦＥＴ２０１ｂ，２０１ｄの両方をオフする期間（所謂デッドタイム）Ｔ１が存在する（図３１参照）。このデッドタイムＴ１には、第１セル１０１ａにゲート電圧が印加されないため、ｐ型チャネル領域３の表面反転層が形成されない。したがって、第１セル１０１ａにｐ型チャネル領域３の表面反転層を介して逆方向電流を流すことができない。
したがって、ＭＯＳＦＥＴ２０１ａ〜２０１ｄにそれぞれダイオード２０５ａ〜２０５ｄ（図２９参照）を接続しない構成とした場合、デッドタイムＴ１に、第１セル１０１ａのｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合で形成される寄生のｐｎ接合ダイオード（ボディダイオード）に順方向電流が流れてしまう（以下、バイポーラモードとする）。
寄生ｐｎ接合ダイオードの動作は少数キャリアの注入を伴うため、多数キャリアと少数キャリアとの再結合エネルギーにより炭化珪素結晶内の転移を起点として積層欠陥が成長する虞がある。炭化珪素を半導体材料として形成されたｐｎ接合は約２．３Ｖ程度のビルトイン電圧をもつため、ソース電極１４の電位を０Ｖとした場合、ドレイン電極１６の電位が−２．３Ｖ以下のときには、第１セル１０１ａに逆方向電流は流れない。第１セル１０１ａに逆方向電流を流すには、第１セル１０１ａのドレイン電極１６をソースとして機能させ、ソース電極１４をドレインとして機能させればよい。
具体的には、第１セル１０１ａのボディダイオードに順方向電流が流れ始めた時点では、第１セル１０１ａのゲート電極８ａの電位とソース電極１４の電位との電位差が０Ｖであったとしても、ソースとして機能するドレイン電極１６に対してゲート電極８ａに２．３Ｖ程度の電圧（ｐｎ接合のビルトイン電圧）が印加されていることと等価になる。このため、第１セル１０１ａのゲートしきい値電圧が２．３Ｖ以下であれば、第１セル１０１ａのボディダイオードの順方向電流の一部を、ｐ型チャネル領域３の表面反転層（チャネル）を介してユニポーラモードで第１セル１０１ａの逆方向電流として流すことができる。
また、第１セル１０１ａのボディダイオードに順方向電流が流れはじめると、ｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合付近の、ソースとして機能するｎ-型ドリフト領域２の電位が低下する。このため、第１セル１０１ａのボディダイオードの順方向電流を、ｐ型チャネル領域３の表面反転層を介してユニポーラモードで第１セル１０１ａの逆方向電流としてより多く流すことができる。炭化珪素結晶内での積層欠陥の成長に必要な電流密度にはしきい値があり、ある程度以下の電流密度では積層欠陥は成長せず、逆に成長していた積層欠陥が縮小することが報告されている。このように、第１セル１０１ａがバイポーラモードで動作したときに第１セル１０１ａに流れる電流（以下、バイポーラ電流とする）を低くすることができれば、積層欠陥の成長を防止することができる。
しかし、例えば、図２９の単相インバータでは、ｄＶ／ｄｔサージ対策のために、第１セル１０１ａにユニポーラモードで逆方向電流を流すことができない回路構成となる場合がある。具体的には、図２９の単相インバータの動作時、オフ側のＭＯＳＦＥＴ（例えば下アームのＭＯＳＦＥＴ２０１ｃ）には、対向アームのＭＯＳＦＥＴ（例えば上アームのＭＯＳＦＥＴ２０１ａ）がオンする際にｄＶ／ｄｔサージが印加される。ｄＶ／ｄｔサージとは、上下アームのＭＯＳＦＥＴのスイッチングの際に当該ＭＯＳＦＥＴのドレイン電圧が激しく変動したことに伴って対向アームのＭＯＳＦＥＴのソースに発生する急峻なサージである。
このｄＶ／ｄｔサージにより、オフ側のＭＯＳＦＥＴのドレイン−ゲート間容量（帰還容量）を介して当該ＭＯＳＦＥＴに電流が流れ、ゲート抵抗やゲート配線のインダクタンスにより当該ＭＯＳＦＥＴのゲート電位が上昇し、当該ＭＯＳＦＥＴが意図しないタイミングでオン（誤オン）することがある。この誤オンを防止するために、通常、対向アームのＭＯＳＦＥＴのオン時（対向アームのＭＯＳＦＥＴにＯＮパルスが印加されたとき）、オフ側のＭＯＳＦＥＴのゲートに負電圧（ＯＦＦパルス）が印加される（図３１参照）。この場合、第１セル１０１ａのオフ時にゲート電極８ａに負電圧が印加されるため、第１セル１０１ａにユニポーラモードで逆方向電流を流すことができない。
一方、第１セル１０１ａにユニポーラモードで逆方向電流を流すことができない状態であっても、第２セル１０１ｂにはユニポーラモードで逆方向電流を流すことが可能である。その理由は、第２セル１０１ｂのゲート電極８ｂの電位がソース電極１４の電位に固定されているからである。また、第２セル１０１ｂのゲート電極８ｂがソース電極１４に直接接続されていることで、第２セル１０１ｂの配線抵抗や配線インダクタンスを十分に小さくすることができる。このため、第２セル１０１ｂのオフ時に第２セル１０１ｂのゲート電極８ｂに負電圧が印加されなくても、第２セル１０１ｂの誤オンを防止することができる。
第２セル１０１ｂのゲート電極８ｂの電位がソース電極１４の電位に固定されていることで、ソース電極１４の電位に対してドレイン電極１６の電位が負となる逆導通状態でｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合に電流が流れ始める状態では、ソースとして機能するドレイン電極１６に対してゲート電極８ｂに２．３Ｖ程度の電圧（ｐｎ接合のビルトイン電圧）が印加されていることと等価となる。上述したように第２セル１０１ｂのゲートしきい値電圧はｐｎ接合のビルトイン電圧２．３Ｖ程度以下に設定される。このため、第２セル１０１ｂのｐ型チャネル領域３に表面反転層が形成され、ｐ型チャネル領域３に表面反転層を介して第２セル１０１ｂにユニポーラモードで逆方向電流を流すことができる。
さらに、上述したように第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂを第１セル１０１ａのゲート絶縁膜７ａの厚さｔ１ａよりも薄くすることで、第２セル１０１ｂのゲートしきい値電圧を第１セル１０１ａのゲートしきい値電圧よりも小さくすることができる。これによって、オフ時の第１セル１０１ａのｄＶ／ｄｔサージによる誤動作を防止し、逆導通状態で電流を第２セル１０１ｂに流すことができる。
また、第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂを第１セル１０１ａのゲート絶縁膜７ａの厚さｔ１ａよりも薄くすることで、第２セル１０１ｂに逆方向電流を流す場合にソースとして機能するドレイン電極１６への印加電圧低下（すなわちドレイン電位に対するゲート電位の上昇に対するゲイン）を大きくすることができる。これによって、第２セル１０１ｂにより多くの逆方向電流を流すことができる。したがって、第２セル１０１ｂの逆方向電流能力が向上した分、第２セル１０１ｂ（第１セル１０１ａの通常のオン時に無効領域）の表面積を小さくすることができる。これにより、第１セル１０１ａの電流能力を向上させることができる。表面積とは、半導体基板１０のおもて面における面積（占有面積）である。
また、第１セル１０１ａの通常のオン時、第１セル１０１ａのゲート電極８ａには１５Ｖ以上３０Ｖ以下程度のゲート電圧が印加される。このため、第１セル１０１ａのゲート絶縁膜７ａは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流（ゲート絶縁膜７ａに高電界を印加し流れる電流）による酸化膜劣化を防止するために、５０ｎｍ以上１００ｎｍ以下程度に厚くする必要がある。それに対して、第２セル１０１ｂは、ゲート電極８ｂの電位をソース電極１４の電位と等しくしているため、第１セル１０１ａの通常のオン時であっても、第２セル１０１ｂのゲート絶縁膜７ｂに高電界は印加されない。したがって、第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂが薄くても、当該ゲート絶縁膜７ｂの酸化膜劣化は生じない。
また、第２セル１０１ｂのオフ時、ドレイン電極１６に高い電圧が印加されるとゲート絶縁膜７ｂに高電界が印加される虞がある。このため、上述したように第２セル１０１ｂのＪＦＥＴ領域の幅ｗ１ｂを第１セル１０１ａのＪＦＥＴ領域の幅ｗ１ａより狭くして、ピンチオフ効果により第２セル１０１ｂのゲート絶縁膜７ｂに印加される電界を緩和させることが好ましい。第１セル１０１ａにおいては、ＪＦＥＴ領域の幅ｗ１ａを狭くすると、ＪＦＥＴ抵抗が増加してオン抵抗が増加するが、第１セル１０１ａの通常のオン時、上述したように第２セル１０１ｂに主電流は流れない。このため、第２セル１０１ｂのＪＦＥＴ領域の幅ｗ１ｂを狭くしても、第２セル１０１ｂの特性に悪影響しない。
また、第２セル１０１ｂに逆方向電流を流す場合、ｐ型チャネル領域３およびｐ+型ベース領域４とｎ-型ドリフト領域２とのｐｎ接合は順方向バイアス状態であるため、当該ｐｎ接合から延びる空乏層は縮まっている。このため、第２セル１０１ｂのＪＦＥＴ領域の幅ｗ１ｂを狭くしても、第２セル１０１ｂのＪＦＥＴ効果による逆方向電流に対する抵抗増加は抑制される。第２セル１０１ｂのＪＦＥＴ領域の幅ｗ１ｂを第１セル１０１ａのＪＦＥＴ領域の幅ｗ１ａより狭くすることに代えて、第２セル１０１ｂのＪＦＥＴ領域の不純物濃度を第１セル１０１ａのＪＦＥＴ領域の不純物濃度よりも高くすることでも同様の効果を得ることができる。
また、ゲート電極８ａ，８ｂの異なる材料で形成し、材料のフェルミ準位の違いにより、第１セル１０１ａのゲートしきい値電圧を、第２セル１０１ｂのゲートしきい値電圧よりも高くしてもよい。例えば、第１セル１０１ａのゲート電極８ａをｐ型ポリシリコン（ｐｏｌｙ−Ｓｉ）で形成し、第２セル１０１ｂのゲート電極８ｂをｎ型ポリシリコンで形成する。すなわち、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴの場合、第２セル１０１ｂのゲート電極８ｂを、第１セル１０１ａのゲート電極８ａよりもフェルミ準位の高い材料で形成する。これによって、第２セル１０１ｂのゲートしきい値電圧を第１セル１０１ａのゲートしきい値電圧よりも約１Ｖ低下させることができるため、第２セル１０１ｂに、より多くの逆方向電流を流すことができる。
また、第２セル１０１ｂのゲート絶縁膜７ｂの厚さｔ１ｂを第１セル１０１ａのゲート絶縁膜７ａの厚さｔ１ａよりも薄くすることに代えて、第２セル１０１ｂのゲート絶縁膜７ｂの少なくとも一部を、第１セル１０１ａのゲート絶縁膜７ａよりも誘電率の高い絶縁膜で構成した場合にも同様の効果が得られる。具体的には、例えば、第２セル１０１ｂのゲート絶縁膜７ｂを、誘電率が高い物質または酸化シリコン（ＳｉＯ2）で形成した絶縁膜と、誘電率が高い物質で形成した絶縁膜と、の積層構造としてもよい。誘電率が高い物質とは、例えば窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、シリコン窒化膜（Ｓｉ3Ｎ4）である。
なお、第２セル１０１ｂに流す逆方向電流量を増やすための上述した条件（ゲート絶縁膜７ａ，７ｂの厚さｔ１ａ、ｔ１ｂ、ゲート絶縁膜７ａ，７ｂの誘電率、ゲート電極８ａ，８ｂの材料）は、１つ以上満たしていればよく、同時に設定される必要はない。例えば、第２セル１０１ｂに流す逆方向電流量を増やすための上述した条件は、ｐ型チャネル領域３の不純物濃度および厚さや、ゲート絶縁膜７ａ，７ｂの厚さｔ１ａ，ｔ１ｂ等により最適な組み合わせで適宜設定すればよい。
以上、説明したように、実施の形態１によれば、ゲート電極が第１セルのゲート電位以外の電位（ソース電極の電位）に接続された第２セルのゲート絶縁膜の厚さを、通常のＭＯＳＦＥＴセルとして機能する第１セルのゲート絶縁膜の厚さよりも薄くする、または第２セルのゲート絶縁膜の誘電率を第１セルの誘電率よりも高くする。これにより、逆方向導通時に第２セルに流れる逆方向電流の電流量を多くすることができる。第２セルの逆方向電流能力が向上した分、第１セルの通常のオン時に活性領域において無効領域となる第２セルの占有面積（表面積）を小さくすることができる。このため、活性領域の有効領域の面積減少を抑制することができる。第２セルには高いゲート電圧は印加されないため、第２セルのゲート絶縁膜の厚さが薄くても、ゲート絶縁膜の信頼性を確保することができる。
また、実施の形態１によれば、第１セルのボディダイオードの順方向電流を第２セルの逆方向電流として流すことができるため、第１セルがバイポーラモードで動作することによって生じる積層欠陥の成長を抑制することができ、第１セルのオン抵抗の増加を抑制することができる。また、実施の形態１によれば、第１セルのゲート絶縁膜の厚さを厚くすることができるため、第１セルの帰還容量を低減させることができ、第１セルのゲート電位上昇による第１セルの誤オンを抑制することができる。実施の形態１によれば、第１，２セルを積層欠陥の成長方向（第１方向）に並列に配置し、第１セルを配置した領域を、第１セルのバイポーラ電流密度の低い第２セルを配置した領域で分割する。これにより、過電流等で第１セルがバイポーラモードで動作して積層欠陥が成長したとしても、第２セルを配置した領域で積層欠陥の成長を抑制することができる。
また、実施の形態１によれば、第１セルのゲート電極をｐ型ポリシリコンで形成することで第１セルのゲート閾値電圧を相対的に高くし、第２セルのゲート電極をｃ型ポリシリコンで形成することで第２セルのゲート閾値電圧を相対的に低くする。第１セルのゲート閾値電圧を高くすることで、第１セルの誤オンを抑制することができる。第２セルのゲート閾値電圧を低くすることで、逆方向導通時に第２セルに流れる逆方向電流の電流量をさらに多くすることができる。また、実施の形態１によれば、例えばフルブリッジ回路構成の単相インバータを構成する４つのＭＯＳＦＥＴ（図２９参照）を構成した場合に、各ＭＯＳＦＥＴにそれぞれ並列に外付けのダイオードを設ける必要がない。このため、コストを低減させることができる。
また、上記特許文献４では、ＳｉＣ−ＭＯＳＦＥＴをノーマリーオフ状態にし、当該ＭＯＳＦＥＴに逆方向電流を多く流すには、ゲート電極直下のｎ型チャネル領域を薄い厚さでかつ高不純物濃度にする必要がある。このｎ型チャネル領域は、通常エピタキシャル成長によって形成されるが、厚さおよび不純物濃度を制御することは容易でない。このため、上記特許文献４では、ゲートしきい値電圧のばらつきが大きくなり、歩留まりが低下するという問題が生じる。それに対して、実施の形態１によれば、上記特許文献４のようにｎ型チャネル領域を設けることなく、大きな逆方向電流を第２セルのｐ型チャネル領域の表面領域を介して流すことができる。かつ、ゲート絶縁膜の厚さとｐ型チャネル領域の不純物濃度などの比較的制御しやすい製造パラメーターで第１，２セルを製造することができるため、ゲートしきい値電圧のばらつきを抑え、歩留まり低下を抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図３は、実施の形態２にかかる半導体装置の要部を示す断面図である。図３には、後述する図４の切断線Ｂ−Ｂ’における断面構造を示す。具体的には、図３には、２つの第１セル１１１ａと、当該２つの第１セル１１１ａに挟まれた２つの第２セル１１１ｂと、を示す。実施の形態２にかかる半導体装置は、トレンチゲート型ＭＯＳＦＥＴに実施の形態１にかかる半導体装置を適用したものである。図３に示す実施の形態２にかかる半導体装置は、炭化珪素からなる半導体基板（半導体チップ）２０の活性領域１１１に、第１，２セル（ＭＯＳＦＥＴの単位セル）１１１ａ，１１１ｂを所定のレイアウトで配置したドレインとゲート構造のＳｉＣ−ＭＯＳＦＥＴである。
半導体基板２０は、炭化珪素からなるｎ+型出発基板２１のおもて面にｎ-型ドリフト領域２２およびｐ型チャネル領域２３となる各炭化珪素層２２ａ，２３ａを順にエピタキシャル成長させてなる。第１，２セル１１１ａ，１１１ｂは、実施の形態１と同様に、異なる電位に固定されたＭＯＳゲートを有し、それぞれ少なくとも１つ以上配置されている。第１セル１１１ａのＭＯＳゲートは、ｐ型チャネル領域２３、ｎ+型ソース領域２４、ｐ++型コンタクト領域２５、第１トレンチ２６ａ、ゲート絶縁膜２７ａおよびゲート電極２８ａで構成される。第２セル１１１ｂのＭＯＳゲートは、ｐ型チャネル領域２３、ｎ+型ソース領域２４、第２トレンチ２６ｂ、ゲート絶縁膜２７ｂおよびゲート電極２８ｂで構成される。
第１，２セル１１１ａ，１１１ｂともに、ＭＯＳゲートの構成要素は同様である。第２セル１１１ｂは、隣り合う第１セル１１１ａとの間にｐ++型コンタクト領域２５が設けられている場合、当該ｐ++型コンタクト領域２５を当該隣り合う第１セル１１１ａと共有していてもよい。具体的には、ｎ+型出発基板２１のおもて面に、ｎ-型ドリフト領域２２となるｎ-型炭化珪素層２２ａが設けられている。ｎ-型炭化珪素層２２ａの、ｎ+型出発基板２１側に対して反対側の表面に、ｐ型チャネル領域２３となるｐ型炭化珪素層２３ａが設けられている。ｐ型炭化珪素層２３ａの内部には、ｎ+型ソース領域２４が選択的に設けられている。
また、ｐ型炭化珪素層２３ａの内部には、第１セル１１１ａの第１トレンチ２６ａ間（メサ領域）に、ｎ+型ソース領域２４に接して、かつｎ+型ソース領域２４よりもメサ領域の中心付近に、ｐ++型コンタクト領域２５が選択的に設けられている。ｐ++型コンタクト領域２５は、第２セル１１１ｂの第２トレンチ２６ｂ間や第１トレンチ２６ａと第２トレンチ２６ｂとの間（メサ領域）におけるｐ型炭化珪素層２３ａの内部に選択的に設けられていてもよい。ｐ型炭化珪素層２３ａの、ｎ+型ソース領域２４およびｐ++型コンタクト領域２５以外の部分がｐ型チャネル領域２３である。
第１，２トレンチ２６ａ，２６ｂは、ｎ+型ソース領域２４およびｐ型チャネル領域２３を貫通してｎ-型ドリフト領域２２に達する。例えば、１つのトレンチ（第１トレンチ２６ａまたは第２トレンチ２６ｂ）に埋め込まれたＭＯＳゲートを挟んで隣り合うメサ領域の略中心間で１つの単位セル（第１セル１１１ａまたは第２セル１１１ｂ）が構成される。第１，２トレンチ２６ａ，２６ｂともに同じ寸法（幅、深さ）を有していてもよい。第１，２トレンチ２６ａ，２６ｂは、例えば同じピッチで配置されていてもよい。すなわち、すべてのメサ領域の幅が等しくてもよい。
第１セル１１１ａの第１トレンチ２６ａの内部には、ゲート絶縁膜２７ａを介してゲート電極２８ａが設けられている。ゲート電極２８ａは、例えばｐ型ポリシリコンで形成してもよい。ゲート電極２８ａは、層間絶縁膜２９により後述するオーミックコンタクト電極３３、ソース電極３４および第２セル１１１ｂのゲート電極２８ｂと電気的に絶縁され、かつゲートランナー１１４を介して図示省略する部分でゲートパッド１１３（電極パッド：図３には不図示、図４参照）に電気的に接続されている。すなわち、第１セル１１１ａは、実施の形態１と同様に、通常のＭＯＳＦＥＴセルである。
第２セル１１１ｂの第２トレンチ２６ｂの内部には、ゲート絶縁膜２７ｂを介してゲート電極２８ｂが設けられている。ゲート絶縁膜２７ｂの厚さｔ２ｂは、ゲート絶縁膜２７ａの厚さｔ２ａよりも薄い（ｔ２ｂ＜ｔ２ａ）。ゲート絶縁膜２７ｂの厚さｔ２ｂをゲート絶縁膜２７ａの厚さｔ２ａよりも薄くすることで得られる効果は、実施の形態１と同様である。ゲート電極２８ｂは、例えば、ｎ型ポリシリコンで形成してもよい。ゲート電極２８ａをｐ型ポリシリコンで形成し、ゲート電極２８ｂをｎ型ポリシリコンで形成することで得られる効果は、実施の形態１と同様である。
ゲート電極２８ｂは、層間絶縁膜２９を深さ方向Ｚに貫通するコンタクトホール３１を介してソース電極３４に接し、ソース電極３４の電位に固定されている。すなわち、実施の形態１と同様に、第２セル１１１ｂは、第１セル１１１ａの通常のオン時に無効領域となる。かつ、ソース電極３４に対してドレイン電極３６に負の電圧が印加される場合に、第１セル１１１ａにユニポーラモードで逆方向電流を流すことができない状態（ゲート電極２８ａに負電圧を印加した状態）であっても、実施の形態１と同様に、第２セル１１１ｂにはユニポーラモードで逆方向電流を流すことができる。コンタクトホール３１は、後述するように１つのゲート電極２８ｂを部分的に露出するように複数設けられていてもよい。
ゲート電極２８ｂは第２トレンチ２６ｂの内部に埋め込まれていることで、その幅ｗ４ｂ（≒第２トレンチ２６ｂの幅）が実施の形態１のプレーナゲート構造（図１参照）のゲート電極の幅よりも狭くなっている。このため、例えば第２トレンチ２６ｂの内部に埋め込まれたゲート電極２８ｂにコンタクトホール３１を介してソース電極３４を直接接続することが困難な場合等には、ゲート電極２８ｂを第２トレンチ２６ｂの内部から上方へ突出させ、かつ半導体基板２０のおもて面上に延在させてもよい。これによって、第２トレンチ２６ｂの内部から上方へ突出させた部分でゲート電極２８ｂの幅ｗ４ｂ’を広くすることができ、ゲート電極２８ｂにコンタクトホール３１を介してソース電極３４を直接接続させやすくなる。
また、ｎ-型ドリフト領域２２（ｎ-型炭化珪素層２２ａ）の内部には、第１，２ｐ+型領域４１，４２がそれぞれ選択的に設けられている。第１ｐ+型領域４１は、各第１，２トレンチ２６ａ，２６ｂの底面の直下（ドレイン側）にそれぞれ設けられ、各第１，２トレンチ２６ａ，２６ｂの底面（または、底面および底面コーナー部）を覆う。第１，２トレンチ２６ａ，２６ｂの底面コーナー部とは、第１，２トレンチ２６ａ，２６ｂの底面と側壁との境界である。第１ｐ+型領域４１は、ｐ型チャネル領域２３とｎ-型ドリフト領域２２との界面よりもドレイン側に深い位置に、ｐ型チャネル領域２３と離して設けられている。
第１ｐ+型領域４１は、フローティング（浮遊）電位であってもよいし、その一部が第２ｐ+型領域４２と接していてもよい。第１ｐ+型領域４１が第２ｐ+型領域４２を介してｐ型チャネル領域２３に電気的に接続されることで、帰還容量低減等の効果が得られる。第２ｐ+型領域４２は、各メサ領域にそれぞれ設けられている。第２ｐ+型領域４２は、第１ｐ+型領域４１と離して設けられている。また、第２ｐ+型領域４２は、ｐ型チャネル領域２３に接する。第２ｐ+型領域４２は、深さ方向Ｚに対向して互いに接するｐ+型領域４３，４４の２層構造であってもよい。
第１，２ｐ+型領域４１，４２を設けることで、第１，２トレンチ２６ａ，２６ｂの底面付近に、第１ｐ+型領域４１とｎ-型ドリフト領域２２との間のｐｎ接合を形成することができる。隣り合う第１トレンチ２６ａ間、隣り合う第１，２トレンチ２６ａ，２６ｂ間、および隣り合う第２トレンチ２６ｂ間において、それぞれ、第１，２トレンチ２６ａ，２６ｂの底面よりもドレイン側に深い位置に、第２ｐ+型領域４２とｎ-型ドリフト領域２２との間のｐｎ接合を形成することができる。これにより、ゲート絶縁膜２７ａ，２７ｂの第１，２トレンチ２６ａ，２６ｂ底面の部分に高電界が印加されることを防止することができる。
第２セル１１１ｂにおける第１ｐ+型領域４１と第２ｐ+型領域４２との間の部分（所謂ＪＦＥＴ領域）の幅ｗ２ｂは、第１セル１１１ａのＪＦＥＴ領域の幅ｗ２ａより狭い。これにより、実施の形態１と同様に、第２セル１１１ｂのオフ時に、第２セル１１１ｂのゲート絶縁膜２７ｂに印加される電界を緩和させることができる。隣り合う第１トレンチ２６ａ間および隣り合う第１，２トレンチ２６ａ，２６ｂ間、に配置された第２ｐ+型領域４２の幅ｗ３ａは、隣り合う第２トレンチ２６ｂ間に配置された第２ｐ+型領域４２の幅ｗ３ｂよりも狭くてもよい。
コンタクトホール３２の内部において、ｎ+型ソース領域２４およびｐ++型コンタクト領域２５（ｐ++型コンタクト領域２５が設けられていないメサ領域においてはｎ+型ソース領域２４のみ）上には、オーミックコンタクト電極３３が設けられている。オーミックコンタクト電極３３の構成は、実施の形態１と同様である。ソース電極３４は、コンタクトホール３２に埋め込むように設けられ、オーミックコンタクト電極３３を介してすべての第１，２セル１１１ａ，１１１ｂのｎ+型ソース領域２４およびｐ++型コンタクト領域２５に電気的に接続されている。ソース電極３４は、ソースパッド（電極パッド）を兼ねる。
ｎ+型出発基板２１の裏面（半導体基板２０の裏面）には、ｎ+型出発基板２１にオーミック接触するオーミックコンタクト電極３５が設けられている。オーミックコンタクト電極３５上には、ドレイン電極３６が設けられている。ドレイン電極３６は、オーミックコンタクト電極３５を介して、ｎ+型ドレイン領域であるｎ+型出発基板２１に電気的に接続されている。
次に、実施の形態２にかかる半導体装置を半導体基板２０のおもて面側から見たレイアウトについて説明する。図４は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図４には、半導体基板２０の内部の各部のレイアウトや、半導体基板２０のおもて面上の層間絶縁膜２９およびソース電極３４を図示省略する。図４に示すように、活性領域１１１は、例えば略矩形状の平面形状を有する。エッジ終端領域１１２は、活性領域１１１の周囲を囲む略矩形状の平面形状を有する。
活性領域１１１において、第１，２セル１１１ａ，１１１ｂは、積層欠陥の成長方向（第１方向）Ｘに所定の周期で繰り返し配置されている。例えば、隣接した５つの第１セル１１１ａを配置するごとに２つの第２セル１１１ｂを配置してなる１組の第１，２セル１１１ａ，１１１ｂが第１方向Ｘに周期的に繰り返し配置されていてもよい。第１，２セル１１１ａ，１１１ｂは、例えば、第２方向Ｙに延びるストライプ状に配置される。第１，２トレンチ２６ａ，２６ｂ（図３参照）は、第２方向Ｙに延びるストライプ状に配置される。本図では第２セル１１１ｂを２つ連続して配置しているが、第２セル１１１ｂが均等に配置されていればよく、第１セル１１１ａを配置するごとに１つの第２セル１１１ｂを周期的に配置した構成であってもよい。
第２セル１１１ｂのゲート電極２８ｂ（図３参照）を露出するコンタクトホール３１は、第２方向Ｙに所定の間隔を空けて複数配置される。隣り合う複数（ここでは２つ）の第２セル１１１ｂにおいて、各第２セル１１１ｂのコンタクトホール３１が第１方向Ｘに対向しないように、コンタクトホール３１が配置されていてもよい。ゲートパッド１１３およびゲートランナー１１４の構成およびレイアウトは、実施の形態１（図２参照）と同様である。
また、図４に示すように第２セル１１１ｂを配置することで、第１セル１１１ａのｎ-型ドリフト領域２２（ｎ-型炭化珪素層２２ａ）に積層欠陥が成長したとしても、第２セル１１１ｂにより積層欠陥の成長を止めることができる。このため、第１セル１１１ａのオン抵抗の増大を抑えることができる。なお、第２セル１１１ｂに流れる逆方向電流量を増やすための上述した構成は同時に設定される必要はなく、実施の形態１と同様に、ｐ型チャネル領域２３の不純物濃度および厚さや、ゲート絶縁膜２７ａ，２７ｂの厚さｔ１ａ，ｔ１ｂ等により最適な組み合わせで適宜設定すればよい。
以上、説明したように、実施の形態２によれば、トレンチゲート型ＭＯＳＦＥＴに適用した場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図５，６は、実施の形態３にかかる半導体装置の構造を示す断面図である。図５，６は、図２の切断線Ａ−Ａ’における断面構造である。図５には、図７の切断線Ｃ−Ｃ’における断面構造を示す。図６には、図７の切断線Ｄ−Ｄ’における断面構造を示す。図７は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図７には、図２の切断線Ａ−Ａ’付近を拡大して示す。図７のハッチング部分がゲート電極８ａ，８ｂである。
実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１セル１０１ａおよび第２セル１０１ｂにおいて、ｐ++型コンタクト領域４６の表面積を小さくする、または、ｐ++型コンタクト領域４６の深さをｎ+型ソース領域４５の深さよりも浅くする、もしくはその両方を設定した点である（図５）。ｐ++型コンタクト領域４６の表面積とは、ｐ++型コンタクト領域４６とオーミックコンタクト電極１３との接触面積である。第２セル１０１ｂのｐ++型コンタクト領域４６とは、隣り合う第２セル１０１ｂ間に配置されたｐ++型コンタクト領域、および、隣り合う第１，２セル１０１ａ，１０１ｂ間に配置されたｐ++型コンタクト領域、である。
すなわち、実施の形態３においては、実施の形態１に比べて、第２セル１０１ｂのｐ++型コンタクト領域４６の表面積を小さくする、または、深さを浅くすることで、炭化珪素部（半導体基板１０）とオーミックコンタクト電極１３とのコンタクト抵抗を大きくしている。例えば、図７に示すように、ｐ++型コンタクト領域４６の表面積は、例えばコンタクトホール１１の開口面積よりも小さくてもよい。ｐ++型コンタクト領域４６は、例えば、第１方向Ｘに所定間隔を空けて複数配置されてもよい。この場合、ｎ+型ソース領域４５は、例えば、同一のｐ型チャネル領域３の内部に設けられたすべてのｐ++型コンタクト領域４６の周囲を囲む。
このように第２セル１０１ｂにおいて炭化珪素部とオーミックコンタクト電極１３とのコンタクト抵抗を大きくすることで、ソース電極１４に対してドレイン電極１６に負の電圧が印加されたときに、第２セル１０１ｂのボディダイオードに電流が流れると、当該ボディダイオードでの電圧降下により第２セル１０１ｂのｐ+型ベース領域４の電位が低下する。この第２セル１０１ｂのｐ+型ベース領域４の電位低下に伴って、当該ｐ+型ベース領域４近傍におけるｎ-型ドリフト領域２の電位が低下する。このため、第２セル１０１ｂに逆方向電流を流す際にソースとして機能するｎ-型ドリフト領域２と、ソース電極１４の電位に固定されたゲート電極８ｂと、の電位差が大きくなる。これによって、ｐ型チャネル領域３の表面反転層を介して第２セル１０１ｂに流れる逆方向電流量を増やすことができる。このため、第２セル１０１ｂのボディダイオードに流れる電流の密度を積層欠陥が成長する電流密度以下にすることが可能である。また、第１セル１０１ａについてもバイポーラ電流を流れ難くする効果がある。
また、第２セル１０１ｂのボディダイオードに流れる電流の密度を積層欠陥が成長する電流密度以下にするためには、ｐ++型コンタクト領域４６の表面積（ｐ++型コンタクト領域４６とオーミックコンタクト電極１３との接触面積）を、ｎ+型ソース領域４５とオーミックコンタクト電極１３との接触面積の１/１０以下にすることが望ましい。ｐ++型コンタクト領域４６の表面積を小さくすると、アバランシェ降伏時に発生する電流により第２セル１０１ｂに正孔電流が流れ、この正孔電流をベース電流として第２セル１０１ｂがバイポーラモードで動作し、第２セル１０１ｂのアバランシェ耐量が低下する虞があるが、シリコンを半導体材料とした場合と比べてある程度許容される。その理由は、次の通りである。シリコンを半導体材料として形成されたｐｎ接合のビルトイン電圧が０．６Ｖ程度であるのに対して、炭化珪素を半導体材料として形成されたｐｎ接合のビルトイン電圧は２．３Ｖ程度である。このため、シリコンを半導体材料とする場合と比べて、アバランシェ降伏時に第２セル１０１ｂがバイポーラモードで動作するまでの期間にある程度余裕をもたせることができるからである。
活性領域１０１に、相対的に表面積が大きいｐ++型コンタクト領域が存在すると、このｐ++型コンタクト領域に第１，２セル１０１ａ，１０１ｂのボディダイオードの電流が集中しやすい。このため、第２セル１０１ｂのｐ++型コンタクト領域４６の表面積を小さくするだけでなく、第１，２セル１０１ａ，１０１ｂともにｐ++型コンタクト領域４６の表面積を小さくすることが好ましい。また、実施の形態３においては、第１，２セル１０１ａ，１０１ｂのゲート電極８ａ，８ｂともにｐ型ポリシリコンで形成してもよいし、第１，２セル１０１ａ，１０１ｂのゲート電極８ａ，８ｂともにｎ型ポリシリコンで形成してもよい。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ｐ++型コンタクト領域の表面積を小さくする、またはｐ++型コンタクト領域の深さを浅くする、もしくはその両方を設定することで、オーミックコンタクト電極とのコンタクト抵抗が増加する。これにより、逆方向導通時に、ｐ型チャネル領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード（ボディダイオード）に電流が流れにくくなり、ドレイン電極の電位がソース電極の電位に対して低下する。これにより、逆方向導通時に、ソースとして機能するドレイン電極に対してゲート電極の電位が上昇するため、第２セルに流れる逆方向電流量をさらに多くすることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図８，９は、実施の形態４にかかる半導体装置の構造を示す断面図である。図８，９は、図２の切断線Ａ−Ａ’における断面構造である。図８には、図１０の切断線Ｅ−Ｅ’における断面構造を示す。図９には、図１０の切断線Ｆ−Ｆ’における断面構造を示す。図１０は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１０には、図２の切断線Ａ−Ａ’付近を拡大して示す。図１０のハッチング部分がゲート電極８ａ，８ｂである。
実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、ｎ+型ソース領域５５の一部に、当該ｎ+型ソース領域５５を設けない部分（以下、ｎ+型ソース領域５５の開口領域とする）１７を有する点である（図８〜１０参照）。例えば、ｎ+型ソース領域５５は、半導体基板１０のおもて面側から見て、ｎ+型ソース領域５５の開口領域１７を第２方向Ｙに所定間隔を空けて配置した略梯子状の平面形状を有していてもよい（図１０参照）。
例えば、ｎ+型ソース領域５５が略梯子状の平面形状を有する場合、ｎ+型ソース領域５５の開口領域１７と、ｐ++型コンタクト領域５６と、は第２方向Ｙに互いに離して交互に繰り返し配置されている。ｐ++型コンタクト領域５６の構成は、実施の形態３と同様に、第２方向Ｙに所定間隔で複数配置されている。ｎ+型ソース領域５５の開口領域１７は、少なくとも一部の隣り合うｐ++型コンタクト領域５６間に配置されていればよい。ｎ+型ソース領域５５の開口領域１７には、半導体基板１０のおもて面に達するスリット状にｐ型チャネル領域３が残っており、半導体基板１０のおもて面にｐ型チャネル領域３が露出されている。
２つ目の相違点は、ｎ+型ソース領域５５の開口領域１７において半導体基板１０のおもて面に露出しているｐ型チャネル領域３を、ショットキーコンタクト電極１８を介してソース電極１４に接続している点である（図９，１０参照）。ショットキーコンタクト電極１８は、ｐ型チャネル領域３とのショットキー接合を形成する。ｐ型チャネル領域３の、ショットキーコンタクト電極１８とショットキー接合された領域は、ドレイン電極１６をソースとして機能させ、ソース電極１４をドレインとして機能させたときに、ｐ型チャネル領域３の表面反転層にソース電極１４からの少数キャリア（正孔）の注入を制限する領域である。
ショットキーコンタクト電極１８は、オーミックコンタクト電極１３と離して配置されている。図１０には、ショットキーコンタクト電極１８とオーミックコンタクト電極１３とを、第２方向Ｙに互いに離して交互に繰り返し配置した場合を示すが、ｐ型チャネル領域３の少なくとも一部がショットキーコンタクト電極１８を介してソース電極１４に接続されていればよく、ショットキーコンタクト電極１８の配置（すなわちｎ+型ソース領域５５の開口領域１７の配置）は種々変更可能である。
ショットキーコンタクト電極１８を配置することで、ソース電極１４からｐ型チャネル領域３への連続的な正孔の供給を抑えることができ、実質的にｐチャネル領域３への正孔の供給をｐ++型コンタクト領域５６からのみにすることができる。ショットキーコンタクト電極１８の材料として、例えばオーミックコンタクト電極１３と同様の材料を用いてもよい。ショットキーコンタクト電極１８の材料は、ｐ型チャネル領域３の不純物濃度等に応じて適宜選択される。
また、実施の形態４においては、第１，２セル１０１ａ，１０１ｂのアバランシェ降伏時に発生する正孔電流を、ｐ型チャネル領域とショットキーコンタクト電極１８で構成される、表面積が比較的大きなｐ型ショットキーダイオードに流すことができる。このため、ｎ+型ソース領域５、ｐ型チャネル領域３およびｎ-型ドリフト領域２で構成される第１，２セル１０１ａ，１０１ｂの寄生バイポーラトランジスタの動作を抑制することができアバランシェ耐量の低下を抑制することができる。このため、ｐ++型コンタクト領域５６の面積を実施の形態３におけるｐ++型コンタクト領域４６よりも大幅に小さくすることができる。ｐ型チャネル領域とショットキーコンタクト電極１８で構成されるｐ型ショットキーダイオードの動作抵抗を下げるために、ｐ型チャネル領域３の、ショットキーコンタクト電極１８に接する部分を、ｐ型チャネル領域３の他の部分より高不純物濃度にしてもよい。
また、ＳｉＣ−ＭＯＳＦＥＴでは、ゲート絶縁膜７ａ，７ｂと炭化珪素部との界面（以下、ＳｉＯ2／ＳｉＣ界面とする）に多くの界面準位が存在することが知られている。ゲート電極８ａ，８ｂにオン・オフ信号を連続して印加した場合、チャージポンピング効果によりＳｉＯ2／ＳｉＣ界面の界面準位を介してｐ型チャネル領域３から正孔が引き抜かれる現象が発生する。このため、ｐ型チャネル領域３がショットキーコンタクト電極１８を介してソース電極１４とショットキー接合のみで接続されている場合、ソース電極１４からｐ型チャネル領域３へ正孔を供給するのは、ｐ型チャネル領域３とショットキーコンタクト電極１８とのショットー接合で形成されるｐ型ショットキーダイオードの漏れ電流のみとなり、この漏れ電流は非常に小さい。このため、ｐ型チャネル領域３が負電圧になり、第１，２セル１０１ａ，１０１ｂのゲートしきい値電圧が増大してしまう。ｐ++型コンタクト領域５６はこの問題を解消するものであり、ｐ++型コンタクト領域５６がオーミックコンタクト電極１３を介してソース電極１４とオーミック接合で接続されていれば、ソース電極１４からｐ型チャネル領域３へ正孔を供給することができる。このため、ｐ++型コンタクト領域５６の表面積は小さくてもよい。ｐ型チャネル領域３とショットキーコンタクト電極１８とのショットキー接合で形成されるｐ型ショットキーダイオードの漏れ電流が大きい場合や、ＳｉＯ2／ＳｉＣ界面の界面準位が殆どなくチャージポンピング効果が発生しない場合には、ｐ++型コンタクト領域５６を設けなくてもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、ｐ型チャネル領域とショットキーコンタクト電極で構成されるｐ型ショットキーダイオードを設けることで、第２セルに流れる逆方向電流量をさらに多くすることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の製造方法について、実施の形態２にかかる半導体装置を製造する場合を例に説明する。図１１〜２８は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。図１２〜２８には、活性領域１１１のみを示す。まず、図１１に示すように、ｎ+型ドレイン領域となるｎ+型出発基板２１のおもて面に、ｎ-型炭化珪素層２２ａ’をエピタキシャル成長させる。
図示省略するが、必要に応じてｎ-型炭化珪素層２２ａ’に例えば窒素（Ｎ）等のｎ型不純物をイオン注入することで、ｎ-型炭化珪素層２２ａ’の表面層に一様な厚さでｎ型電流拡散領域（不図示）を形成してもよい。ｎ型電流拡散領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。
次に、図１２に示すように、フォトリソグラフィおよびアルミニウム（Ａｌ）等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層２２ａ’の表面層に、第１ｐ+型領域４１およびｐ+型領域４３をそれぞれ選択的に形成する。第１ｐ+型領域４１およびｐ+型領域４３は、互いに離して、第１方向Ｘに交互に繰り返し配置される。このｐ+型領域４３は、第２ｐ+型領域４２の一部である。
次に、図１３に示すように、ｎ-型炭化珪素層２２ａ’上にさらにｎ-型炭化珪素層をエピタキシャル成長させて、その厚さをｎ-型ドリフト領域２２の厚さまで厚くする。以降、ｎ-型ドリフト領域２２の厚さまで厚くしたｎ-型炭化珪素層２２ａ’を符号２２ａで示す。必要に応じてｎ-型炭化珪素層２２ａ’に例えば窒素（Ｎ）等のｎ型不純物をイオン注入することで、ｎ-型炭化珪素層２２ａの表面層に、下層のｎ型電流拡散領域に達するｎ型電流拡散領域を形成してもよい。
次に、図１４に示すように、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層２２ａの表面層にｐ+型領域４４を選択的に形成する。このとき、ｐ+型領域４４は、ｐ+型領域４３に対向する部分に、ｐ+型領域４３に達する深さで形成する。ｐ+型領域４４の幅および不純物濃度は、例えばｐ+型領域４３と略同じである。ｐ+型領域４３，４４が深さ方向Ｚに連結されることで、第２ｐ+型領域４２が形成される。
第１ｐ+型領域４１および第２ｐ+型領域４２（ｐ+型領域４３，４４）を形成するためのイオン注入は、加速エネルギーおよびドーピング濃度をそれぞれ変化させて多段に（複数回）行う多段イオン注入であってもよい。ｎ-型炭化珪素層２２ａ’への第１ｐ+型領域４１およびｐ+型領域４３の形成と、ｎ型電流拡散領域の形成と、を入れ替えてもよい。ｎ-型炭化珪素層２２ａへのｐ+型領域４４の形成とｎ型電流拡散領域の形成と、を入れ替えてもよい。
次に、図１５に示すように、ｎ-型炭化珪素層２２ａ上に、ｐ型炭化珪素層２３ａをエピタキシャル成長させる。ここまでの工程により、ｎ+型出発基板２１上にｎ-型炭化珪素層２２ａおよびｐ型炭化珪素層２３ａを順に堆積した半導体基板（半導体ウエハ）２０が形成される。次に、図示省略するが、ｐ型炭化珪素層２３ａの、エッジ終端領域１１２（図４参照）の部分を除去して、エッジ終端領域１１２において半導体基板２０のおもて面にｎ-型炭化珪素層２２ａを露出させる。
次に、図１６に示すように、フォトリソグラフィおよび例えばリン（Ｐ）または砒素（Ａｓ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層２３ａの表面層にｎ+型ソース領域２４を形成する。例えば、ｐ型炭化珪素層２３ａの全面を露出し、かつエッジ終端領域１１２における半導体基板２０のおもて面（ｎ-型炭化珪素層２２ａの全面）を覆うレジストマスクをマスクとして、ｐ型炭化珪素層２３ａの全面にｎ+型ソース領域２４を形成してもよい。
なお、ｎ+型ソース領域２４の形成に用いる上記レジストマスクによりｐ++型コンタクト領域２５の形成領域に対応する部分も覆った状態でｎ+型ソース領域２４を形成してもよい。この場合、ｎ+型ソース領域２４の形成時に、ｐ型炭化珪素層２３ａの、ｐ++型コンタクト領域２５の形成領域に対応する部分にｎ型不純物がイオン注入されない。このため、ｐ++型コンタクト領域２５を形成するためのｐ型不純物のイオン注入のドーズ量を低く抑えることができる。
次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層２３ａの表面層に、ｎ+型ソース領域２４と接するｐ++型コンタクト領域２５を選択的に形成する。例えばｐ型炭化珪素層２３ａの全面にｎ+型ソース領域２４が形成されている場合、ｎ+型ソース領域２４を深さ方向Ｚに貫通するｐ++型コンタクト領域２５を選択的に形成する。ｐ型炭化珪素層２３ａの、ｎ+型ソース領域２４およびｐ++型コンタクト領域２５の部分がｐ型チャネル領域２３である。
次に、図示省略するが、フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域１１２において半導体基板２０のおもて面に露出するｎ-型炭化珪素層２２ａの表面層に、耐圧構造を構成するｐ型領域を選択的に形成する。耐圧構造を構成するｐ型領域とは、例えばガードリングやＪＴＥ構造を構成するｐ型領域である。
ｎ+型ソース領域２４、ｐ++型コンタクト領域２５および耐圧構造を構成するｐ型領域を形成するためのイオン注入は、多段イオン注入であってもよい。ｎ+型ソース領域２４の形成と、ｐ++型コンタクト領域２５の形成と、耐圧構造を構成するｐ型領域の形成と、の順序を入れ替えてもよい。次に、ここまでの工程で半導体基板２０にイオン注入した不純物を、例えば１７００℃の温度の３分間程度の熱処理により活性化させる。
次に、図１７に示すように、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域２４、ｐ型チャネル領域２３を貫通して、第１ｐ+型領域４１に達する第１，２トレンチ２６ａ，２６ｂを形成する。次に、図１８に示すように、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により半導体基板２０のおもて面上に酸化膜６１を堆積して、第１，２トレンチ２６ａ，２６ｂを酸化膜６１で埋める。
酸化膜６１は、後述する工程でマスクとして用いられる。このため、第１，２トレンチ２６ａ，２６ｂの開口部を酸化膜６１で塞ぐことができればよく、第１，２トレンチ２６ａ，２６ｂに埋め込まれた部分において酸化膜６１の内部に空洞（洲：図１８の略三角状の部分）が生じていてもよい。次に、図１９に示すように、フォトリソグラフィおよび例えばウエットエッチングにより、酸化膜６１の、第２トレンチ２６ｂおよび第２トレンチ２６ｂの周辺の部分を除去する。
次に、図２０に示すように、酸化膜６１の開口部に露出する半導体基板２０のおもて面および第２トレンチ２６ｂの内壁に、ゲート絶縁膜２７ｂとして高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を例えば３０ｎｍ程度の厚さｔ２ｂで堆積する。これにより、第２トレンチ２６ｂの内壁に沿ってゲート絶縁膜２７ｂが形成される。次に、例えば一酸化窒素（ＮＯ）ガス雰囲気において１３００℃程度の温度の熱処理により、ゲート絶縁膜２７ｂと炭化珪素部（第２トレンチ２６ｂの内壁）との界面特性を改善する。
次に、半導体基板２０のおもて面にリンドープのポリシリコン層を堆積して、第２トレンチ２６ｂの内部に埋め込む。次に、フォトリソグラフィおよびエッチングにより当該ポリシリコン層を選択的に除去し、第２トレンチ２６ｂの内部に当該ポリシリコン層のゲート電極２８ｂとなる部分を残す。このとき、上面が第２トレンチ２６ｂの内部に位置するゲート電極２８ｂ（図２０の右側のゲート電極２８ｂ）が存在してもよいし、上面が半導体基板２０のおもて面よりも外側（上方）に突出するゲート電極２８ｂ（図２０の左側のゲート電極２８ｂ）が存在してもよい。
次に、図２１に示すように、酸化膜６１の残部と、ゲート絶縁膜２７ｂの、ゲート電極２８ｂに覆われずに露出された部分と、を例えばウエットエッチングにより除去する。これにより、第１トレンチ２６ａの内壁が露出される。次に、図２２に示すように、半導体基板２０のおもて面および第１トレンチ２６ａの内壁に、ゲート絶縁膜２７ａとしてＨＴＯ膜を例えば６０ｎｍ程度の厚さｔ２ａで堆積する。これにより、第１トレンチ２６ａの内壁に沿ってゲート絶縁膜２７ａが形成される。次に、例えば一酸化窒素（ＮＯ）ガス雰囲気において１３００℃程度の温度の熱処理により、ゲート絶縁膜２７ａと炭化珪素部（第２トレンチ２６ａの内壁）との界面特性を改善する。
次に、図２３に示すように、半導体基板２０のおもて面にボロン（Ｂ）ドープのポリシリコン層を堆積して、第１トレンチ２６ａの内部に埋め込む。次に、フォトリソグラフィおよびエッチングにより当該ポリシリコン層を選択的に除去し、第１トレンチ２６ａの内部に当該ポリシリコン層のゲート電極２８ａとなる部分を残す。このゲート電極２８ａはソース電極１４には接続されないため、ゲート電極２８ｂのように半導体基板２０のおもて面よりも外側（上方）に部分的に突出させた構成とする必要はない。
次に、図２４に示すように、ゲート電極２８ａ，２８ｂを覆うように、半導体基板２０のおもて面全面に層間絶縁膜２９として例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜２９およびゲート絶縁膜２７ａを選択的に除去してコンタクトホール３２を形成し、コンタクトホール３２にｎ+型ソース領域２４およびｐ++型コンタクト領域２５を露出させる。次に、例えば９５０℃の温度で層間絶縁膜２９を熱処理（リフロー）して平坦化する。
次に、図２５に示すように、半導体基板２０のおもて面および裏面にそれぞれ例えばニッケル（Ｎｉ）膜３３’，３５’を堆積する。次に、フォトリソグラフィおよびエッチングによりニッケル膜３３’を選択的に除去して、コンタクトホール３２の内部にのみニッケル膜３３’を残す。次に、図２６に示すように、例えば９７５℃程度の温度の熱処理によりニッケル膜３３’，３５’をシリサイド化し、コンタクトホール３２に露出するｎ+型ソース領域２４およびｐ++型コンタクト領域２５の表面と、ｎ+型出発基板２１の裏面と、にそれぞれニッケルシリサイド（ＮｉＳｉ）層であるオーミックコンタクト電極３３，３５を形成する。
次に、図２７に示すように、フォトリソグラフィおよびエッチングにより層間絶縁膜２９を選択的に除去して、ゲートパッド１１４（図４参照）とのコンタクトのための図示省略するコンタクトホールと、ゲート電極２８ｂを部分的に露出するコンタクトホール３１と、を形成する。次に、図２８に示すように、半導体基板２０のおもて面に、コンタクトホールを埋め込むように例えばアルミニウムを含む電極層を堆積する。次に、フォトリソグラフィおよびエッチングにより半導体基板２０のおもて面の電極層を選択的に除去してソース電極３４とゲートパッド１１４（図２８には不図示）とに分離する。
次に、半導体基板２０のおもて面に、表面保護膜としてポリイミド保護膜を塗布する。次に、フォトリソグラフィおよびエッチングにより、ポリイミド保護膜の、ソース電極３４とゲートパッド１１４上の部分を除去する。次に、半導体基板２０の裏面のオーミックコンタクト電極３５上に、例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に堆積してドレイン電極３６を形成する。その後、半導体基板２０（半導体ウエハ）を切断して個々のチップ状に個片化することで、図３，４に示すＳｉＣ−ＭＯＳＦＥＴが完成する。
実施の形態５を実施の形態１，３，４に適用可能である。この場合、上述した実施の形態５にかかる半導体装置の製造方法において、トレンチゲート構造のＭＯＳゲートの形成に代えて、プレーナゲート構造のＭＯＳゲートを形成すればよい。
以上、説明した実施の形態５は、実施の形態１〜４に適用可能である。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、例えば各部の寸法や不純物濃度、材料等は要求される仕様等に応じて種々設定される。また、図面は模式的なものであり、各部の厚みや寸法、各部同士の寸法比率等は実際と異なる場合もあり得る。また、上述した各実施の形態では、第２セルのゲート電極の電位をソース電極の電位に固定した場合を例に説明しているが、第２セルのｐ型チャネル領域の表面反転層の電位を、第１セルのゲート電極に負バイアスが印加された場合における第１セルのｐ型チャネル領域の表面反転層の電位よりも低くすることができれば、第２セルのゲート電極の電位は第１セルのゲート電極の電位以外の電位に固定されてもよい。
また、上述した各実施の形態においては、炭化珪素基板上に炭化珪素エピタキシャル層を堆積した炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばデバイスを構成するすべての領域を炭化珪素基板の内部にイオン注入により形成した拡散領域としてもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。例えば、上述した各実施の形態において導電型を反転させてｐチャネル型のＳｉＣ−ＭＯＳＦＥＴとしたときに、第１，２セルのゲート電極をフェルミ準位の異なる材料で形成する場合には、第２セルのゲート電極を、第１セルのゲート電極よりもフェルミ準位の低い材料で形成すればよい。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置やスイッチング用の電源装置などに使用される半導体装置に有用である。
１，２１ ｎ+型出発基板（ｎ+型ドレイン領域）
２，２２ ｎ-型ドリフト領域
２ａ，２２ａ，２２ａ’ ｎ-型炭化珪素層
３，２３ ｐ型チャネル領域
３ａ ｐ型チャネル領域の中心
４ ｐ+型ベース領域
５，２４，４５，５５ ｎ+型ソース領域
６，２５，４６，５６ ｐ++型コンタクト領域
７ａ，７ｂ，２７ａ，２７ｂ ゲート絶縁膜
８ａ，８ｂ，２８ａ，２８ｂ ゲート電極
９，２９ 層間絶縁膜
１０，２０ 半導体基板
１１，１２，３１，３２ コンタクトホール
１３，１５、３３，３５ オーミックコンタクト電極
１４，３４ ソース電極
１６，３６ ドレイン電極
１７ ｎ+型ソース領域の開口領域
１８ ショットキーコンタクト電極
２３ａ ｐ型炭化珪素層
２６ａ 第１トレンチ
２６ｂ 第２トレンチ
３３'，３５' ニッケル膜
４１ 第１，２トレンチの底面を覆うｐ+型領域（第１ｐ+型領域）
４２ メサ領域に設けられたｐ+型領域（第２ｐ+型領域）
４３ 第２ｐ+型領域の一部
４４ 第２ｐ+型領域の一部
６１ 酸化膜
１０１，１１１ 活性領域
１０１ａ，１１１ａ 第１セル（通常のＭＯＳＦＥＴセル）
１０１ｂ，１１１ｂ 第２セル（ゲート電極がソース電極の電位に固定されたＭＯＳＦＥＴセル）
１０２，１１２ エッジ終端領域
１０３，１１３ ゲートパッド
１０４，１１４ ゲートランナー
２０１ａ〜２０１ｄ ＭＯＳＦＥＴ
２０２ａ〜２０２ｄ ゲート駆動回路
２０３ ＤＣ電源
２０４ 誘導負荷
２０５ａ〜２０５ｄ ダイオード
２１１ 単相インバータの電流経路
２１２ 単相インバータの転流電流の電流経路
Ｉａ 電流
Ｉｂ 転流電流
Ｔ１ デッドタイム
Ｘ 積層欠陥の成長方向（第１方向）
Ｙ 第１方向と直交する方向（第２方向）
Ｚ 半導体基板の深さ方向
ｔ１ａ，ｔ１ｂ，ｔ２ａ，ｔ２ｂ ゲート絶縁膜の厚さ
ｗ１ａ，ｗ２ａ 第１セルのＪＦＥＴ領域の幅
ｗ１ｂ，ｗ２ｂ 第２セルのＪＦＥＴ領域の幅
ｗ３ａ 隣り合う第１トレンチ間および隣り合う第１，２トレンチ間に配置された第２ｐ+型領域の幅
ｗ３ｂ 隣り合う第２トレンチ間に配置された第２ｐ+型領域の幅
ｗ４ｂ ゲート電極の、第２トレンチの内部に埋め込まれた部分の幅
ｗ４ｂ' ゲート電極の、第２トレンチから上方に突出している部分の幅

Claims (13)

  1. 同一の半導体基板に複数のセルを備えた半導体装置であって、
    前記セルは、
    シリコンよりもバンドギャップの広い半導体からなる第１導電型の前記半導体基板のおもて面の表面層に設けられた第２導電型の第１半導体領域と、
    前記半導体基板の裏面の表面層に設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第２半導体領域と、
    前記半導体基板の、前記第１半導体領域および前記第２半導体領域以外の部分である第１導電型の第３半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
    前記第１半導体領域の、前記第３半導体領域と前記第４半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１半導体領域および前記第４半導体領域に電気的に接続された第１電極と、
    前記第２半導体領域に電気的に接続された第２電極と、
    を有し、
    複数の前記セルのうち、
    少なくとも１つの第１セルは、前記ゲート電極に外部から入力されるゲート信号により駆動し、
    前記第１セル以外の第２セルは、前記ゲート電極が前記第１セルの前記ゲート電極の電位以外の所定電位であり、
    前記第１セルの前記ゲート電極への負バイアス時に、前記第２セルの前記第１半導体領域の表面電位が前記第１セルの前記第１半導体領域の表面電位よりも低くなるように、前記ゲート絶縁膜の厚さ、前記ゲート絶縁膜の誘電率または前記ゲート電極の材料を設定したことを特徴とする半導体装置。
  2. 前記第２セルの前記ゲート絶縁膜の厚さは、前記第１セルの前記ゲート絶縁膜の厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２セルの前記ゲート絶縁膜の少なくとも一部は、前記第１セルの前記ゲート絶縁膜よりも誘電率が高いことを特徴とする請求項１に記載の半導体装置。
  4. 第１導電型はｎ型であり、
    第２導電型はｐ型であり、
    前記第２セルの前記ゲート電極の材料は、前記第１セルの前記ゲート電極の材料よりもフェルミ準位が高いことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１セルの前記ゲート電極の材料はｐ型ポリシリコンであり、
    前記第２セルの前記ゲート電極の材料はｎ型ポリシリコンであることを特徴とする請求項４に記載の半導体装置。
  6. 第１導電型はｐ型であり、
    第２導電型はｎ型であり、
    前記第２セルの前記ゲート電極の材料は、前記第１セルの前記ゲート電極の材料よりもフェルミ準位が低いことを特徴とする請求項１に記載の半導体装置。
  7. 前記第１セルの前記ゲート電極の材料はｎ型ポリシリコンであり、
    前記第２セルの前記ゲート電極の材料はｐ型ポリシリコンであることを特徴とする請求項６に記載の半導体装置。
  8. 前記セルは、
    前記第３半導体領域の、互いに離して配置された隣り合う前記第１半導体領域の間に挟まれた部分であるＪＦＥＴ領域と、
    前記ＪＦＥＴ領域から当該ＪＦＥＴ領域を挟んで隣り合う前記第１半導体領域までの表面上に前記ゲート絶縁膜を介して前記ゲート電極が設けられたプレーナゲート構造と、
    を有し、
    前記第２セルの前記ＪＦＥＴ領域の幅は、前記第１セルの前記ＪＦＥＴ領域の幅よりも狭いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記セルは、
    前記第４半導体領域および前記第１半導体領域を貫通して前記第３半導体領域に達するトレンチと、
    前記トレンチ内に前記ゲート絶縁膜および前記ゲート電極が設けられたトレンチゲート構造と、
    前記第３半導体領域の内部に、前記第１半導体領域と離して選択的に設けられ、前記トレンチの底面を囲む第２導電型の第５半導体領域と、
    前記第３半導体領域の内部の、隣り合う前記トレンチの間に、前記第１半導体領域と接して選択的に設けられた第２導電型の第６半導体領域と、
    前記第３半導体領域の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分であるＪＦＥＴ領域と、
    を有し、
    前記第２セルの前記ＪＦＥＴ領域の幅は、前記第１セルの前記ＪＦＥＴ領域の幅よりも狭いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  10. 前記第２セルの前記ゲート電極は、前記第１電極に接続されて前記第１電極の電位に固定されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記セルは、
    前記第１半導体領域の内部に、前記第４半導体領域に接して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに有し、
    前記第１電極と前記第７半導体領域との接触面積は、前記第１電極と前記第４半導体領域との接触面積の１／１０以下であることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記セルは、
    前記第７半導体領域とオーミック接合を形成する前記第１電極と、
    前記第１半導体領域とショットキー接合を形成する第３電極と、を有することを特徴とする請求項１１に記載の半導体装置。
  13. 前記セルは、積層欠陥の成長方向Ｘに並列に配置され、
    前記第１セルを配置した領域は、少なくとも１つの前記第２セルにより複数の領域に分割されていることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
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