CN114300543B - 一种电子抽取型续流二极管器件及其制备方法 - Google Patents

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Abstract

一种电子抽取型续流二极管器件及其制备方法，本发明涉及一种功率半导体器件，通过在N型漂移区上还设置一个以上用于增加电子抽取通路密度的第一结构，第一结构包括有轻掺杂P型基区及设于轻掺杂P型基区上方的重掺杂N型发射区、P型沟槽阳极区及设于P型沟槽阳极区上的沟槽区，重掺杂N型发射区、轻掺杂P型基区和N型漂移区构成穿通型NPN三极管结构，所述的N型漂移区、P型平面阳极区和P型沟槽阳极区形成JFET结构,所述P型平面阳极区和P型沟槽阳极区与阳极电极）形成肖特基接触,所述重掺杂P型欧姆接触区与阳极电极形成欧姆接触；穿通NPN三极管势垒高度调整范围广，可增大对反向恢复又软又快的调整幅度等有益效果。

Description

一种电子抽取型续流二极管器件及其制备方法
技术领域
本发明涉及一种功率半导体器件，特别是电子抽取型续流二极管器件的结构以及其制备方法。
背景技术
为降低碳排放、实现“碳中和”，光伏发电、电动汽车和智能轨道交通等领域近几年迅速发展，以IGBT（Insulated gate bipolar transistor，绝缘栅双极晶体管）为代表的功率半导体器件得以大规模应用。IGBT凭借栅极易驱动、功率密度高和开关速度快等特点，可有效提升电机驱动、电源转换的能源利用率。硬开关模式，具有驱动电路结构简单、成本易控等优势，已成为IGBT在感性负载应用中的常用开关模式。在感性负载应用中，FWD（Free-wheeling diode，续流二极管）与IGBT反并联使用，实现感性负载回路中电流连续，保护IGBT免受电应力冲击。为满足低损耗、低噪声、高开关速度的应用要求，与IGBT配套的反并联FWD需具有反向恢复时间短、软度因子大的特点，即又软又快。不断提升FWD反向恢复的“软、快”参数，已经成为高端FWD器件设计的关键，也是进一步提升能源利用率的难点。
全局寿命控制技术通过扩散金、铂等重金属，在FWD半导体材料中引入复合中心，降低载流子寿命，促进载流子的复合，以提升反向恢复速度；但其存在高温下漏电大、导通压降VF增加和重金属污染等问题；采用电子辐照降低寿命，虽然可以解决重金属污染问题，但其引入的复合中心在高温下不稳定，寿命控制效果出现减弱。随着寿命控制技术的进步，采用H+、He2+等离子或粒子注入可实现局部寿命控制；通过选择器件中粒子注入位置，实现反向恢复‘软’的特性；调整注入剂量实现寿命控制，以改变反向恢复速度。但其工艺过程复杂，且高剂量的粒子注入会导致器件高温下漏电增大的问题。
阳极注入效率控制技术作为另一类解决方案，通过器件结构设计，已有多种新型结构被业界采用。MPS结构（Merged PiN Schottky）通过在二极管阳极区联合PN结和肖特基结（金属/N型半导体），控制阳极P区的空穴注入效率，进而减小漂移区内电子、空穴对数量，减小反向恢复时载流子抽取和复合所需时间，实现快恢复。肖特基结通过控制电子，可实现调整漂移区内单极型（电子）和双极型（电子和空穴）导电的比例，从而实现对反向恢复速度的控制。同时，肖特基结的导通压降（~0.3V）相比于PN结（~0.7V）低，确保MPS结构VF相比于普通PiN低。由于肖特基结势垒在高电场和高温下存在势垒降低现象，MPS结构存在高温、高电场下漏电升高的问题，限制了其在高温、高压下的应用。业界提出了TOPS（Trench OxidePiN Schottky）和TMBS （Trench MOS Barrier Schottky）等结构，通过引入沟槽型JFET（Junction Field Effect Transistor）结构、MOS结构，屏蔽高压下电场对肖特基势垒的作用，进而使得MPS耐压等级提升到~1000V。所述TOPS和TMPS虽然可以屏蔽肖特基结，但屏蔽作用在高温、高电场条件时会减弱，故高温、高电场下的漏电增大仍然存在。
SPEED（Self-adjusting P Emitter Efficiency Diode）结构在P型阳极区内引入金属/P型半导体的肖特基结，实现对阳极空穴效率的控制。如图1所示，阳极区由部分P+和P区形成，P型区掺杂浓度相对低，与阳极金属形成肖特基结，该肖特基结作为阳极空穴的势垒，可有效减小P+的面积和注入效率，同时不影响阴极电子输运到阳极。因为所形成的肖特基结完全位于阳极PN结内，其高温、高电场下的漏电与常规PiN相当。该结构在漂移区实现载流子分布阳极侧低，阴极侧高的分布，实现又软又快的特性。但其肖特基势垒高度调节受到P型耐压、导通电阻的限制，对空穴注入效率的调整幅度受到限制。
根据上述现有硅基续流二极管技术所存在的问题，需要提供创新的器件结构，在实现反向恢复又快又软特性基础上，保证VF低，降低高温、高电场下的漏电，以满足恶劣应用环境下器件可靠性要求。
发明内容
为解决上述提到的问题，本发明提供如下的技术方案。
一种电子抽取型续流二极管器件，所述的二极管器件包括有位于底部的阴极电极，位于所述的阴极电极之上的重掺杂N型半导体衬底和N型缓冲层，位于所述的N型缓冲层之上的N型漂移区，位于所述的N型漂移区上的P型平面阳极区；所述的N型漂移区上还设有一个以上用于增加电子抽取通路密度的第一结构，所述的第一结构包括有轻掺杂P型基区及设于轻掺杂P型基区上方的重掺杂N型发射区、P型沟槽阳极区及设于P型沟槽阳极区上的沟槽区，所述的重掺杂N型发射区、轻掺杂P型基区和N型漂移区构成穿通型NPN三极管结构，所述的N型漂移区、P型平面阳极区和P型沟槽阳极区形成JFET结构, 所述P型平面阳极区和P型沟槽阳极区与阳极电极）形成肖特基接触, 所述重掺杂P型欧姆接触区与阳极电极形成欧姆接触；所述的P型平面阳极区上表面具有部分重掺杂P型欧姆接触区，所述的沟槽区内设有阳极金属；所述器件的上表面设有阳极电极，所述的阳极电极和N型漂移区隔离。
进一步的，所述的阳极电极和N型漂移区隔离通过设于沟槽侧壁的绝缘介质层隔离。
进一步的，所述的沟槽区截面形状为倒梯形，侧壁和垂直方向的角度α为60-90°。
进一步的，所述的重掺杂N型发射区和轻掺杂P型基区的截面形状为和所述的沟槽区外侧壁贴合的斜坡形状。
进一步的，所述的P型沟槽阳极区接触沟槽区的侧壁与底部，所述的阳极电极与P型沟槽阳极区形成肖特基接触。
进一步的，所述的重掺杂P型欧姆接触区横向宽度小于P型平面阳极区,占整个阳极的面积比在10%-90%。
进一步的，所述P型沟槽阳极区为U型形貌。
本发明还提供上述的电子抽取型续流二极管器件的制备方法，其特征在于，所述的制备方法包括如下步骤：
首先，在重掺杂N型半导体衬底形成N型缓冲层和N型漂移区，然后在所述的N型漂移区上形成沟槽区；
其次，在所述N型漂移区上表面形成掩蔽层保护沟槽侧壁；同时通过干法刻蚀形成离子注入窗口，通过离子注入并高温推结形成P型平面阳极区和P型沟槽阳极区；
再次，形成穿通型NPN三极管区域的离子注入窗口：首先进行P型离子注入并高温推结形成轻掺杂P型基区；其次进行N型离子注入形成重掺杂N型发射区；
接着，在所述P型平面阳极区上表形成重掺杂P型欧姆接触区离子注入窗口，之后进行P型离子注入；
接下来，在所述P型平面阳极区、重掺杂P型欧姆接触区、重掺杂N型发射区和垂直沟槽表面形成绝缘介质层；绝缘介质层宽度小于垂直沟槽区的宽度，然后，所述半导体器件在高温和氮气氛围下退火和推结，以激活重掺杂P型欧姆接触区和重掺杂N型发射区的注入杂质和修复晶格损伤；
最后，在所述半导体器件的正面和背面淀积阳极金属和阴极金属，对正面金属进行平坦化，之后在高温氮气氛围中烧结实现合金结，分别形成阳极电极和阴极电极。
进一步的，在形成绝缘介质层的过程中，有选择地保留垂直沟槽侧壁区域以形成绝缘介质层。
进一步的，在最后步骤中，先对重掺杂N型半导体衬底进行减薄以减少该部分的导通电阻。
进一步的，在沟槽区的过程中采用Bosch工艺控制刻蚀能量、刻蚀时间和钝化时间，实现倒梯形斜坡角度的调整。
进一步的，通过控制离子注入角度和推结时间形成U型形貌的P型沟槽阳极区。
相比于现有技术，本发明的有益效果在于：
（1）通过调整NPN三极管的穿通电压，实现对阳极空穴注入效率调整，相比于改变肖特基结和单个PN结势垒高度，穿通NPN三极管势垒高度调整范围广，可增大对反向恢复又软又快的调整幅度。
（2）P型平面阳极区和P型沟槽阳极区在小电流时均注入空穴，空穴导电面积与常规PiN面积近似，不会显著增大导通压降VF；大电流下重掺杂P型欧姆接触区注入空穴，不会使器件正向抗浪涌电流能力退化。
（3）电子抽取的势垒高度由PN结耗尽区构成，同时有JFET结构对高电场的屏蔽作用，可有效降低高电场下的泄漏电流。
（4）通过对电子抽取的控制，进而调整阳极空穴注入效率，可实现与阳极局部寿命控制技术接近的反向恢复效果，降低了工艺难度和制备成本；无需寿命控制，降低了高温下的泄漏电流。
（5）通过改变沟槽的密度和形貌，实现对穿通型NPN面积和位置的调整，进而改变对电子抽取、阳极的空穴注入效率，增加了器件设计灵活性和设计维度。
附图说明
图1为现有技术的自调整P发射区效率二极管（SPEED）结构的横切面示意图。
图2为根据本发明的第一实施例的垂直沟槽电子抽取型续流二极管器件结构的横切面示意图。
图3为根据本发明的第一实施例的增强垂直沟槽电子抽取型续流二极管器件结构的横切面示意图。
图4为根据本发明的第二实施例的斜坡沟槽电子抽取型续流二极管器件结构的横切面示意图。
图5为根据本发明的第二实施例的增强斜坡沟槽电子抽取型续流二极管器件结构的横切面示意图。
图6为根据本发明的第三实施例的电子抽取型续流二极管器件结构的横切面示意图。
图7为根据本发明的第三实施例的增强电子抽取型续流二极管器件结构的横切面示意图。
图8至图13为根据本发明的第一实施例的主要制备步骤的横切面示意图。
图14至图19为根据本发明的第二实施例的主要制备步骤的横切面示意图。
具体实施方式
本发明提供一种电子抽取型续流二极管器件及其制备方法，并有以下具体实施例。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”是对应于参考图示的相对位置。具体实施中并不限制固定方向。在实际实施中，本器件结构不限制于硅基二极管，对于碳化硅基二极管同样适用。
需要指出的是，在以下实施例的说明中，续流二极管的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合该器件制备的材料构成，如碳化硅（SiC），锗（Ge）等。
实施例1
图2为根据本发明的第一实施例的垂直沟槽电子抽取型续流二极管器件结构的横切面示意图。该器件结构具有：位于底部的阴极电极201，位于阴极电极201之上的重掺杂N型半导体衬底202和N型缓冲层203，N型漂移区204位于N型缓冲层203上；所述N型漂移区204上表面有P型平面阳极区205、轻掺杂P型基区209和P型沟槽阳极区211，所述P型平面阳极区205上表面具有部分重掺杂P型欧姆接触区206；所述轻掺杂P型基区209上表面具有重掺杂N型发射区208；所述P型平面阳极区205与重掺杂N型发射区208、轻掺杂P型基区209毗连，所述P型平面阳极区205、重掺杂P型欧姆接触区206与重掺杂N型发射区208通过上表面阳极电极207相连；所述阳极电极207与P型沟槽阳极区211上表面通过垂直沟槽区210连接，所述垂直沟槽区210侧壁有绝缘介质层212，绝缘介质层212将重掺杂N型发射区208、轻掺杂P型基区209与垂直沟槽区210内的阳极金属隔离；所述P型沟槽阳极区211与轻掺杂P型基区209、P型平面阳极区205均通过N型漂移区204分隔；所述重掺杂N型发射区208、轻掺杂P型基区209和N型漂移区204构成穿通型NPN三极管结构；所述N型漂移区204、P型平面阳极区205和P型沟槽阳极区211形成JFET结构。
所述重掺杂N型发射区208掺杂浓度大于1e18cm-3，与阳极电极207形成欧姆接触；所述重掺杂N型发射区208、轻掺杂P型基区209和N型漂移区204形成的穿通型NPN三极管，穿通电压在0.3-1V。可通过调整所述轻掺杂P型基区209结深和掺杂浓度，以改变NPN三极管的穿通电压。
所述垂直沟槽区210侧壁的绝缘介质层212宽度小于垂直沟槽区210的宽度，约为0.1-2微米，所述绝缘介质层212材料为二氧化硅、氮化硅等绝缘材料。所述沟槽区210深度与P型平面阳极区205近似，深度在2-5微米之间。
所述P型平面阳极区205和P型沟槽阳极区211掺杂浓度相同，与阳极电极207形成肖特基接触。所述重掺杂P型欧姆接触区206掺杂浓度大于1e18cm-3，与阳极电极207形成欧姆接触。所述重掺杂P型欧姆接触区206横向宽度小于P型平面阳极区205,占整个阳极的面积比在10%-90%范围内可调。所述重掺杂P型欧姆接触区206深度小于1微米，处于P型平面阳极区205与N型漂移区204形成PN结耗尽区之外。
所述N型漂移区204、P型平面阳极区205和P型沟槽阳极区211形成JFET结构的N型沟道宽度在0.1微米-2微米之间，使二极管在反向阻断时JFET沟道完全夹断，正向导通时JFET沟道形成。
进一步地，在同一元胞内，如图3所示，所述重掺杂N型发射区208、轻掺杂P型基区209，可以与垂直沟槽区210、P型沟槽阳极区211和绝缘介质层212交替排列，以增加穿通型NPN电子抽取通路密度。所述两个相邻P型沟槽阳极区211之间、所述P型平面阳极区205和P型沟槽阳极区211之间均构成JFET结构。
此外，本发明亦提供第一实施例的器件的制备方法，如图8-13所示：
首先，在重掺杂N型半导体衬底202上通过外延工艺实现N型缓冲层203和N型漂移区204；然后，在所述N型漂移区204上表面通过干法刻蚀的方式形成垂直沟槽210，沟槽深度在2-5微米，如图8所示。
接着，如图9所示，在所述N型漂移区204上表面形成掩蔽层保护垂直沟槽210侧壁；同时通过干法刻蚀形成离子注入窗口，通过离子注入并高温推结形成P型平面阳极区205和P型沟槽阳极区211，一种常用的P型注入的离子为硼。
接着，如图10所示，在所述P型平面阳极区205和垂直沟槽210中间位置，通过干法刻蚀掩蔽层形成穿通型NPN三极管区域的离子注入窗口：首先进行P型离子注入并高温推结形成轻掺杂P型基区209，一种常用的P型注入的离子为硼；其次进行N型离子注入形成重掺杂N型发射区208，一种常用的N型注入的离子为砷。
接着，如图11所示，在所述P型平面阳极区205上表面，过干法刻蚀掩蔽层形成重掺杂P型欧姆接触区206离子注入窗口，之后进行P型离子注入，一种常用的P型注入的离子为硼。
接着，如图12所示，在所述P型平面阳极区205、重掺杂P型欧姆接触区206、重掺杂N型发射区208和垂直沟槽210表面形成绝缘介质层；通过光刻与干法刻蚀工艺，有选择地保留垂直沟槽210侧壁区域，形成绝缘介质层212；绝缘介质层212宽度小于垂直沟槽区210的宽度，约为0.1-2微米，一种常用绝缘介质层212材料为热氧化层、低压化学气相沉积二氧化硅或氮化硅。然后，所述半导体器件在高温（>850℃）和氮气氛围下退火和推结，以激活重掺杂P型欧姆接触区206和重掺杂N型发射区208的注入杂质和修复晶格损伤；
最后，如图13所示，在所述半导体器件的正面和背面通过金属溅射的方法淀积阳极和阴极金属，可选择通过研磨工艺对正面金属进行平坦化；然后，在高温（>400℃）氮气氛围中烧结实现合金结，分别形成阳极电极207和阴极电极201。也有可能先对重掺杂N型半导体衬底202进行减薄，以减少该部分的导通电阻。
实施例2
图4是根据本发明第二实施例的器件的横切面放大图示。相比于图2中所示的第一实施例中的器件结构，第二实施例中的器件结构的不同之处在于采用了斜坡沟槽结构。斜坡沟槽区310形貌为倒梯形，侧壁和垂直方向的角度为60-90°均可，且侧壁由重掺杂N型发射区完全包围，与阳极电极形成欧姆接触。当穿通型NPN三极管位置从毗连槽栅调整到斜坡槽栅侧壁时，将有效增加阳极导电面积，有利于减小导通压降和提升器件正向抗浪涌电流能力。随着槽栅密度的增加，穿通型NPN三极管对阳极电子抽取的面积增大，更有利于降低漂移区内正面载流子分布，进而进一步改善反向恢复又软又快的特点。图4中所示的发明第二实施例的器件的具体说明如下：
位于底部的阴极电极301，位于阴极电极301之上的重掺杂N型半导体衬底302和N型缓冲层303，N型漂移区304位于N型缓冲层303上；所述N型漂移区304上表面有P型平面阳极区305、轻掺杂P型基区309和P型沟槽阳极区311，所述P型平面阳极区305上表面具有部分重掺杂P型欧姆接触区306；所述轻掺杂P型基区309上表面具有重掺杂N型发射区308，重掺杂N型发射区308位于斜坡沟槽区310侧壁；所述P型平面阳极区305与重掺杂N型发射区308、轻掺杂P型基区309毗连，所述P型平面阳极区305、重掺杂P型欧姆接触区306与重掺杂N型发射区308通过上表面阳极电极307相连；所述阳极电极307同时连接斜坡沟槽区310侧壁与P型沟槽阳极区311上表面。重掺杂N型发射区308、轻掺杂P型基区309与P型沟槽阳极区311毗连；所述P型沟槽阳极区311与P型平面阳极区305通过N型漂移区304分隔。所述重掺杂N型发射区308、轻掺杂P型基区309和N型漂移区304构成穿通型NPN三极管结构；所述N型漂移区304、P型平面阳极区305和P型沟槽阳极区311形成JFET结构，所述斜坡沟槽区310形貌为倒梯形，且侧壁由重掺杂N型发射区308完全包围。
进一步地，在同一元胞内，如图5所示，所述重掺杂N型发射区308、轻掺杂P型基区309，可以与斜坡沟槽区310和P型沟槽阳极区311交替增加，以增加穿通型NPN电子抽取通路密度。所述两个相邻P型沟槽阳极区311之间、所述P型平面阳极区305和P型沟槽阳极区311之间均构成JFET结构。
该器件的主要工作原理及其它关键结构参数与第一实施例中的器件一致，在此不再赘述。
此外，本发明亦提供第二实施例的器件的制备方法，如图14-19所示：
首先，如图14所示，在重掺杂N型半导体衬底302通过外延工艺形成N型缓冲层303和N型漂移区304；然后，在所述N型漂移区304上表面通过干法刻蚀的方式形成斜坡沟槽区310，沟槽深度在2-5微米；所述斜坡沟槽区310形貌为倒梯形，采用Bosch工艺控制刻蚀（Etching）能量、刻蚀（Etching）时间和钝化（Passivation）时间，实现倒梯形斜坡角度的调整。
接着，如图15所示，在所述N型漂移区304上表面形成掩蔽层保护斜坡沟槽区310侧壁；同时通过干法刻蚀形成离子注入窗口，通过离子注入并高温推结形成P型平面阳极区305和P型沟槽阳极区311，一种常用的P型注入离子为硼。
接着，如图16所示，在所述斜坡沟槽区310侧壁位置，通过干法刻蚀掩蔽层形成穿通型NPN三极管离子注入窗口，首先进行P型离子注入并高温推结形成轻掺杂P型基区309，一种常用的P型注入的离子为硼；其次进行N型离子注入形成重掺杂N型发射区308，一种常用的N型注入的离子为砷。
接着，如图17所示，在所述P型平面阳极区305上表面，过干法刻蚀掩蔽层形成重掺杂P型欧姆接触区306离子注入窗口，之后进行P型离子注入，一种常用的P型注入的离子为硼。
接着，如图18所示，在所述P型平面阳极区305、重掺杂P型欧姆接触区306、重掺杂N型发射区308和斜坡沟槽区310表面形成绝缘介质层，通过光刻与干法刻蚀工艺将阳极绝缘介质层全部去除形成接触区，一种常用绝缘介质层材料为热氧化层、低压化学气相沉积二氧化硅或氮化硅。然后，所述半导体器件在高温（>850℃）和氮气氛围下退火和推结，以激活重掺杂P型欧姆接触区306和重掺杂N型发射区308的注入杂质和修复晶格损伤；
最后，如图19所示，在所述半导体器件的正面和背面通过金属溅射的方法淀积阳极和阴极金属，可选择通过研磨工艺对正面金属进行平坦化；在高温（>400℃）氮气氛围中烧结实现合金结，分别形成阳极电极307和阴极电极301。
实施例3
图6是根据本发明第三实施例器件的横切面放大图。相比于图2第一实施例中所示的器件结构，第三实施例中的器件结构不同之处在于增加了阳极P型区面积。所述阳极电极407同时连接垂直沟槽区410侧壁与P型沟槽阳极区411，所述P型沟槽阳极区411将垂直沟槽区410左右侧壁与底部三面包围，阳极电极407与P型沟槽阳极区411形成肖特基接触。该结构使得P型区的导电面积增加，有助于阳极空穴注入效率控制，同时也使得JFET导电沟道变窄，增强其对高电场的屏蔽效果，有助于减小高温下的泄漏电流。
在同一元胞内，如图7所示，所述重掺杂N型发射区308、轻掺杂P型基区309，可以与斜坡沟槽区310、P型沟槽阳极区311结构交替排列，以增加穿通型NPN电子抽取通路密度。所述两个相邻P型沟槽阳极区311之间、所述P型平面阳极区305和P型沟槽阳极区311之间均构成JFET结构。
该器件的主要制备工艺与第二实施例中的器件一致，所述P型沟槽阳极区411形貌由离子注入角度和推结时间决定，可以为U型形貌。
本发明的半导体器件的工作原理解释如下：
在正向小电流导通时，所提结构的穿通NPN三极管穿通压降经典值为0.7V，此时阳极区的空穴主要由P型平面阳极区和P型沟槽阳极区提供，重掺杂P型欧姆接触区的空穴注入电流在总阳极电流中不占主导。P型平面阳极区和P型沟槽阳极区由于掺杂浓度低于重掺杂P型欧姆接触区，与阳极金属形成肖特基结。此时阳极金属为所形成肖特基结的阴极，P型平面阳极区和P型沟槽阳极区为肖特基结的阳极；此肖特基结的极性特点使得二极管正向压降，部分分布到肖特基结两端，从而使P型阳极区电位下降，进而空穴的注入效率降低。而所形成的肖特基结对P型阳极区内电子扩散到阳极金属的过程没有影响，使得小电流导通时，漂移区内载流子分布呈现正面‘低’背面‘高’的分布，上述肖特基结的工作原理与现有SPEED结构机理相同。
所提结构相比于现有SPEED结构，同时引入了对漂移区内对电子抽取的穿通型NPN三极管结构，进而能进一步降低正面空穴的注入效率，将阳极空穴电流转化为电子漂移电流，不会使正向导通压降显著增大。对于SPEED结构，从背面阴极输运到正面阳极的电子，从漂移区到阳极金属的过程包括：从漂移区扩散到P型阳极区、从P型阳极区扩散到阳极金属、被阳极金属抽取，整个过程电子的扩散过程占主导，且其受到P型掺杂浓度控制，无法通过改变电场而加速电子的扩散；现有MPS结构则是通过将电子从漂移区到阳极金属的势垒转换为更低的肖特基势垒，进而降低阳极空穴注入效率。所提结构中的穿通型NPN三极管在穿通时，NPN的轻掺杂P型基区电场强度大于1e4 V/cm,此时电子漂移速度接近于饱和，且在轻掺杂P型基区结深较浅时还会出现载流子速度过冲现象。此时漂移区靠近正面位置的电子，在NPN轻掺杂P型基区高电场作用下，以饱和速度输运到阳极金属区，使得更多的阳极空穴电流转换为电子漂移电流，降低阳极空穴的注入。漂移区内正面载流子浓度相比于SPEED结构更‘低’。
在反向恢复时，漂移区内载流子正面‘低’的分布特点，使得反向恢复电荷减小，同时有利于漂移区内的PN结耗尽区迅速展宽，将载流子扫出以承受耐压，从而实现反向恢复‘快’的特性；漂移区内载流子背面‘高’的分布特点，使得电流在拖尾阶段时有足够的载流子实现续流，抑制背面nn+结电场进一步向正面宽展，从而避免出现反向恢复电流骤然减小的现象，从而增大反向恢复的软度因子，抑制EMI噪声的产生。
在正向大电流导通，或在承受正向浪涌电流时，所提结构的重掺杂P型欧姆接触区的空穴注入占主导，穿通型NPN结构此时等效为高阻区，在大电流条件下其产生压降大于PN结导通压降，故对电子抽取作用减弱，正向导通时正面载流子浓度不会显著降低，进而其正向浪涌电流能力相比于SPEED结构不会退化。
在反向阻断时，P型平面阳极区、P型沟槽阳极区与N型漂移区形成的JFET结构，会将JFET沟道区夹断，进而屏蔽高电场对穿通型NPN三极管的影响，同时穿通时耗尽区为PN结，相比于MPS的肖特基结，其对高电场和高温更不敏感，阻断时泄漏电流不会显著增大。
当穿通型NPN三极管位置从毗邻槽栅调整到斜坡槽栅侧壁时，将有效增加阳极导电面积，有利于减小导通压降和提升器件正向抗浪涌电流能力。随着P型沟槽阳极区将槽栅侧壁三面包围，且均能与阳极电极形成肖特基接触，使得P型区的导电面积增加，有助于阳极空穴注入效率控制，同时也使得JFET导电沟道变窄，增强其对高电场的屏蔽效果，有助于减小高温下的泄漏电流。随着槽栅密度的增加，穿通型NPN三极管对阳极电子抽取的面积增大，更有利于降低漂移区内正面载流子分布，进而进一步改善反向恢复又软又快的特点。

Claims (12)

1.一种电子抽取型续流二极管器件，所述的二极管器件包括有
位于底部的阴极电极，位于所述的阴极电极之上的重掺杂N型半导体衬底和N型缓冲层，位于所述的N型缓冲层之上的N型漂移区，位于所述的N型漂移区上的P型平面阳极区；
其特征在于，所述的N型漂移区上还设有一个以上用于增加电子抽取通路密度的第一结构，所述的第一结构包括有轻掺杂P型基区、重掺杂N型发射区、P型沟槽阳极区和沟槽区，其中重掺杂N型发射区设于轻掺杂P型基区上，沟槽区设于P型沟槽阳极区上，所述的P型平面阳极区上表面具有部分重掺杂P型欧姆接触区，所述的沟槽区内设有阳极电极；
所述器件的上表面设有阳极电极，所述的阳极电极和N型漂移区隔离；
所述的重掺杂N型发射区、轻掺杂P型基区和N型漂移区构成穿通型NPN三极管结构，所述的N型漂移区、P型平面阳极区和P型沟槽阳极区形成JFET结构, 所述P型平面阳极区和P型沟槽阳极区与阳极电极形成肖特基接触, 所述重掺杂P型欧姆接触区与阳极电极形成欧姆接触。
2.如权利要求1所述的电子抽取型续流二极管器件，其特征在于，所述的阳极电极和N型漂移区隔离通过设于沟槽侧壁的绝缘介质层隔离。
3.如权利要求1所述的电子抽取型续流二极管器件，其特征在于，所述的沟槽区截面形状为倒梯形，侧壁和垂直方向的角度α为60-90°。
4.如权利要求3所述的电子抽取型续流二极管器件，其特征在于，所述的重掺杂N型发射区和轻掺杂P型基区的截面形状为和所述的沟槽区外侧壁贴合的斜坡形状。
5.如权利要求1所述的电子抽取型续流二极管器件，其特征在于，所述的P型沟槽阳极区接触沟槽区的侧壁与底部，所述的阳极电极与P型沟槽阳极区形成肖特基接触。
6.如权利要求1所述的电子抽取型续流二极管器件，其特征在于，所述的重掺杂P型欧姆接触区横向宽度小于P型平面阳极区,占整个阳极的面积比在10%-90%。
7.如权利要求1所述的电子抽取型续流二极管器件，其特征在于，所述P型沟槽阳极区为U型形貌。
8.如权利要求1-7任一权利要求所述的电子抽取型续流二极管器件的制备方法，其特征在于，所述的制备方法包括如下步骤：
首先，在重掺杂N型半导体衬底形成N型缓冲层和N型漂移区，然后在所述的N型漂移区上形成沟槽区；
其次，在所述N型漂移区上表面形成掩蔽层保护沟槽侧壁；同时通过干法刻蚀形成离子注入窗口，通过离子注入并高温推结形成P型平面阳极区和P型沟槽阳极区；
再次，形成穿通型NPN三极管区域的离子注入窗口：首先进行P型离子注入并高温推结形成轻掺杂P型基区；其次进行N型离子注入形成重掺杂N型发射区；
接着，在所述P型平面阳极区上表形成重掺杂P型欧姆接触区离子注入窗口，之后进行P型离子注入；
接下来，在所述P型平面阳极区、重掺杂P型欧姆接触区、重掺杂N型发射区和垂直沟槽表面形成绝缘介质层；绝缘介质层宽度小于垂直沟槽区的宽度，然后，半导体器件在高温和氮气氛围下退火和推结，以激活重掺杂P型欧姆接触区和重掺杂N型发射区的注入杂质和修复晶格损伤；
最后，在半导体器件的正面和背面淀积阳极金属和阴极金属，对正面金属进行平坦化，之后在高温氮气氛围中烧结实现合金结，分别形成阳极电极和阴极电极。
9.如权利要求8所述的电子抽取型续流二极管器件的制备方法，其特征在于，在形成绝缘介质层的过程中，有选择地保留垂直沟槽侧壁区域以形成绝缘介质层。
10.如权利要求8所述的电子抽取型续流二极管器件的制备方法，其特征在于，在最后步骤中，先对重掺杂N型半导体衬底进行减薄以减少该部分的导通电阻。
11.如权利要求8所述的电子抽取型续流二极管器件的制备方法，其特征在于，在沟槽区的刻蚀过程中采用控制刻蚀能量、刻蚀时间和钝化时间，实现倒梯形斜坡角度的调整。
12.如权利要求8所述的电子抽取型续流二极管器件的制备方法，其特征在于，通过控制离子注入角度和推结时间形成U型形貌的P型沟槽阳极区。
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