CN110459540B - 集成mosfet和二极管的半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开集成MOSFET和二极管的半导体装置及其制造方法。MOSFET和二极管设置在同一半导体层上，半导体层具有第一面和第二面。MOSFET包括第一区和第二区，第一区包括第一阱区、第一源区、和第一栅区，第二区包括第二阱区、第二源区、和第二栅区。二极管设置在第一区和第二区之间，二极管包括第一肖特基区和第二肖特基区。第一肖特基区靠近第一区设置，第二肖特基区靠近第二区设置。半导体装置还包括电场调制区，电场调制区设置在第一肖特基区与第二肖特基区之间。本发明还提供了半导体装置的制造方法。根据本发明的半导体装置具有更好的电流能力、电压能力、可靠性以及更高的芯片集成度。

Description

集成MOSFET和二极管的半导体装置及其制造方法
技术领域
本发明涉及半导体领域，更具体而言，涉及集成MOSFET和二极管的半导体装置及其制造方法。
背景技术
半导体器件，例如碳化硅(SiC)二极管和金属-氧化物半导体场效应晶体管(MOSFET)，具有广泛的应用，例如可用于电动汽车的功率装置中。然而，现有器件结构存在诸多不足，例如现有的SiC MOSFET具有较高的开启电压,因而在许多应用常需要与反向并联的续流二极管一起使用。续流二极管不但会增加系统的体积和成本，而且还会导致输出电容和开关损耗增大。此外，MOSFET的栅介质层在高电场下容易击穿或失效，稳定性差，这对于器件性能是不利的。
发明内容
本发明提出集成MOSFET和二极管的半导体装置及其制造方法，以解决现有技术中上述一个或多个技术问题。
根据本发明的一方面，提供一种集成MOSFET和二极管的半导体装置。MOSFET和二极管设置在同一半导体层上，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。MOSFET包括第一区和第二区，第一区包括第一阱区、第一源区、和第一栅区，第二区包括第二阱区、第二源区、和第二栅区。第一阱区和第二阱区具有第二导电类型。第一源区设置在第一阱区中并且具有第一导电类型。第二源区设置在第二阱区中并且具有第一导电类型。第一栅区与第一源区和第一阱区接触，第二栅区与第二源区和第二阱区接触。二极管设置在第一区和第二区之间，二极管包括第一肖特基区和第二肖特基区。第一肖特基区靠近第一区设置，第二肖特基区靠近第二区设置。第一肖特基区包括第一金属区，第一金属区设置在第一面上并且与半导体层形成肖特基接触。第二肖特基区包括第二金属区，第二金属区设置在第一面上并且与半导体层形成肖特基接触。半导体装置还包括电场调制区，电场调制区设置在第一肖特基区与第二肖特基区之间，电场调制区包括第三金属区和调制掺杂区，第三金属区设置在第一面上并且夹置在第一金属区与第二金属区之间，调制掺杂区设置在半导体层中并且从第一面朝向第二面的方向延伸。调制掺杂区具有第二导电类型，调制掺杂区设置在第三金属区下方并且与第三金属区形成低阻接触。第一源区、第二源区、第一金属区、第二金属区、以及第三金属区电学连接。半导体装置还包括漏电极区，漏电极区设置在第二面上并且与半导体层形成低阻接触。
根据本发明的另一方面，提供一种制造集成MOSFET和二极管的半导体装置的方法。该方法提供半导体层，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。对第一面进行第一图案化处理，得到第一图案化第一面。通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区、以及中部杂质区。对第一面进行第二图案化处理，得到第二图案化第一面。通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中第一阱接触区位于第一阱区中，第二阱接触区位于第二阱区中，调制掺杂区通过对中部杂质区进行第二离子注入获得，调制掺杂区包括第一调制掺杂区和第二调制掺杂区，第一调制掺杂区的杂质浓度高于第二调制掺杂区的杂质浓度。对第一面进行第三图案化处理，得到第三图案化第一面。通过第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，第一源区位于第一阱区中，第二源区位于第二阱区中。在第一面上形成第一栅区和第二栅区。在第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中第一源极接触部与第一源区形成低阻接触，第二源极接触部与第二源区形成低阻接触，第一金属区、第二金属区、和第三金属区位于第一栅区和第二栅区之间，第一金属区和第二金属区与半导体层形成肖特基接触，第三金属区夹置在第一金属区与第二金属区之间，第三金属区与第一调制掺杂区形成低阻接触。在第二面上沉积第二金属层，形成漏电极区。
根据本发明的又一方面，提供一种制造集成MOSFET和二极管的半导体装置的方法。该方法提供半导体层，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。对第一面进行第一图案化处理，得到第一图案化第一面。通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区。对第一面进行第二图案化处理，得到第二图案化第一面。通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中第一阱接触区位于第一阱区中，第二阱接触区位于第二阱区中。对第一面进行第三图案化处理，得到第三图案化第一面。通过第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，第一源区位于第一阱区中，第二源区位于第二阱区中。在第一面上形成第一栅区和第二栅区。在第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中第一源极接触部与第一源区形成低阻接触，第二源极接触部与第二源区形成低阻接触，第一金属区、第二金属区、和第三金属区位于第一栅区和第二栅区之间，第一金属区和第二金属区与半导体层形成肖特基接触，第三金属区夹置在第一金属区与第二金属区之间，第三金属区与调制掺杂区形成低阻接触。在第二面上沉积第二金属层，形成漏电极区。
根据本发明的实施例的集成MOSFET和二极管的半导体装置及其制造方法具有许多优点。例如，根据本发明的一些实施例的半导体装置，可降低半导体装置的泄露电流，并能获得更低的反向转移电容和栅漏电荷。例如，根据本发明的一些实施例的半导体装置，包括JFET区，能降低半导体装置的体电阻，改善二极管和MOSFET二者的电流能力，从而改善整个半导体装置的电流能力。再者，由于MOSFET和二极管集成在一起，可减小外部电学互连，从而降低了功率损失，同时能够增加芯片集成度和利用率并且降低芯片成本。根据本发明的实施例的半导体装置因此具有更好的电流能力、电压能力、可靠性和成本效益。
本发明的其他实施例和更多技术效果将在下文详述。
附图说明
多个实施例通过与之对应的附图进行示例性说明，这些示例性说明并不构成对实施例的限定。为方便计，相同或相似的元件在附图中采用相同或相似的附图标记，除非有特别说明，附图中的图不构成比例限制，其中，
图1示出根据本发明的第一实施例的半导体装置的结构示意图；
图2示出根据本发明的第二实施例的半导体装置的结构示意图；
图3示出根据本发明的第三实施例的半导体装置的结构示意图；
图4示出根据本发明的第四实施例的半导体装置的结构示意图；
图5a-5j示出根据本发明的一些施例的半导体装置的制造方法。
具体实施方式
为了便于理解本发明，以下将结合相关附图描述多个示例性实施例。本领域技术人员要理解的是，本文实施例仅出于例示本发明的目的，而决非对本发明的限制。
如本文所使用的，术语“低阻接触”指的是允许电荷容易运动或流动的电气接触。例如，欧姆接触即为典型的低阻接触。
根据本发明的第一方面，图1示出根据本发明的第一实施例的半导体装置的结构示意图。半导体装置包括半导体层10。半导体层10具有第一面或顶面或正面12，以及第二面或底面或背面14。第一面12与第二面14相对。半导体层10包括半导体材料，半导体材料例如是碳化硅、硅、氮化镓、或其他合适的半导体材料。在本特定实施例中，半导体层10包括碳化硅层，例如单晶4H-SiC。
半导体层10具有第一导电类型，例如n型。半导体层10包括基底100和设置在基底100上的漂移区102。在图1中，漂移区102的顶面即为半导体层10的第一面12，基底100的底面即为半导体层10的第二面14。
在本特定实施例中，基底100是重掺杂n型(n+)碳化硅。n型杂质例如是氮或磷，杂质浓度例如是5E19cm-3(即，5x1019cm-3)或更高。漂移区102的杂质浓度低于基底100的杂质浓度。例如，漂移区102的n型杂质浓度在5E14cm-3至2E16cm-3之间(例如，8.5E15cm-3)。漂移区102例如可通过外延生长在基底100上而形成,厚度例如在几微米(um)至80um范围。
如图1所示，半导体装置集成了MOSFET和二极管。MOSFET和二极管均设置在半导体层10上。MOSFET包括第一区110和第二区120。第一区110包括第一阱区或阱区112、第一源区或源区114、以及第一栅区或栅区116。
阱区112设置在漂移区102中并且从第一面12朝向第二面14的方向延伸。阱区112具有第二导电类型，例如p型，p型杂质例如是硼或铝。在本特定实施例中，阱区112的杂质浓度在1E17cm-3至1E19cm-3范围。阱区112中设置有第一阱接触区或阱接触区113，阱接触区113为第二导电类型的重掺杂区，例如杂质浓度在1E19cm-3至1E21cm-3范围，从而能够与外电极形成低阻接触(例如欧姆接触)，以将阱区112置于期望的电势。
源区114设置在阱区112中并且从第一面12朝向第二面14的方向延伸。源区114具有第一导电类型，例如n型。源区114为重掺杂区，杂质浓度例如在1E19cm-3至1E21cm-3范围，从而可与设置在源区114上的第一源极接触部或源极接触部115(例如源极金属，诸如钛、镍等金属)形成低阻接触(例如欧姆接触)，用于促进电流流动。
栅区116设置在第一面12上并且接触阱区112和源区114。栅区116包括栅电极117(例如掺杂多晶硅、金属、或其组合)、以及介质层或介质膜118。为了简洁起见，在本实施例中，介质层118是氧化层、层间介质等绝缘材料的统称。例如，介质层118可包括栅介质层，栅介质层例如是二氧化硅，夹置在栅电极117与半导体层10之间。在一些实施例中，栅介质层可用其他合适的栅介质替代，例如高k(high-k)氮化物等。介质层118还可包括覆盖或包围栅电极117的一个或多个部分的层间介质，层间介质例如是四乙氧基矽烷(TEOS)和硼磷硅玻璃(BPSG)的混合物,用于将栅电极117与周围环境、尤其是周围电极(例如源极接触部115)进行绝缘。
在本特定实施例中，第二区120与第一区110对称设置。例如第二区120包括第二阱区或阱区122、第二源区或源区124、第二栅区或栅区126。阱区122中设置有第二阱接触区或阱接触区123，源区124上设置有第二源极接触部或源极接触部125，栅区126包括栅电极127以及介质层或介质膜128。在一些其他实施例中，可以用非对称的方式设置第一区和第二区，例如可根据实际需要，调整相应要素的尺寸和形状。
如图1所示，在第一区110与第二区120之间设置有二极管。二极管包括第一肖特基区130和第二肖特基区140。第一肖特基区130靠近第一区110设置。第一肖特基区130包括第一金属区或金属区132。金属区132设置在第一面12上并且与半导体层10在第一面12处形成肖特基接触或肖特基结。金属区132包括例如钛、镍、铝、或其他合适金属。
第二肖特基区140靠近第二区120设置。第二肖特基区140包括第二金属区或金属区142。金属区142设置在第一面12上并且与半导体层10在第一面12处形成肖特基接触或肖特基结。金属区142包括例如钛、镍、铝、或其他合适金属。
在第一肖特基区130与第二肖特基区140之间还设置有电场调制区150。电场调制区150包括第三金属区或金属区152和调制掺杂区154。金属区152设置在在第一面12上并且夹置在金属区132和金属区142之间。调制掺杂区154设置在半导体层10中并且从第一面12朝向第二面14的方向延伸。调制掺杂区154具有第二导电类型，并且位于金属区152下并且与金属区152形成低阻接触。
在本特定实施例中，从第一面12朝向第二面14的方向，调制掺杂区154的深度dT1小于阱区112的深度dw1。以示例的方式，dT1在0.5um至1um范围，dw1在1um至1.5um范围。在另一些实施例中，调制掺杂区的深度可等于阱区的深度。
源极接触部115和125、金属区132、142、152在操作时可电学连接，从而置于相同的电势。为了简洁起见，在图1并未示出该电学连接线路，也未示出在栅区之上的其他结构，例如钝化层等。
此外，在第二面14上设置有漏电极区180。漏电极区180可包括钛、镍、铝、或其他合适金属，与半导体层10形成低阻接触、例如欧姆接触。
在本特定实施例中，第一肖特基区130、第二肖特基区140、电场调制区150可视为一起构成结势垒肖特基(Junction Barrier Schottky)结构。该结势垒肖特基结构可降低半导体装置的总体泄露电流，改善半导体装置的电学特性。此外，电场调制区150可降低栅区下面和肖特基区的电场强度，从而保护MOSFET和二极管。另一方面，根据本实施例的半导体装置的MOSFET包括两个物理上隔开的栅区，从而可获得更低的反向转移电容和栅漏电荷(Qgd)。由于MOSFET和二极管集成在一起，可减少或避免外部电学互连，从而减少由于互连产生的寄生电容、电感导致的功率损失。并且，根据本实施例的结构也具有更大的器件集成度，从而能够增加芯片面积利用率，降低芯片成本。
根据本发明的第二方面，图2示出根据本发明的第二实施例的半导体装置的结构示意图。半导体装置集成了MOSFET和二极管。半导体装置包括半导体层20，半导体层20包括基底200和漂移区202，并且具有第一面22和第二面24。MOSFET包括第一区210和第二区220。第一区210包括第一阱区212、第一源区214、以及第一栅区216，以及阱接触区213和源极接触部215。第一栅区216包括栅电极217和介质层218。第二区220包括第二阱区222、第二源区224、以及第二栅区226，以及阱接触区223和源极接触部225。第二栅区226包括栅电极227和介质层228。二极管包括第一肖特基区230和第二肖特基区240。第一肖特基区230包括第一金属区232，第二肖特基区240包括第二金属区242。在第一肖特基区230与第二肖特基区240之间设置有电场调制区250，电场调制区250包括第三金属区252和调制掺杂区254。电场调制区250的导电类型与阱区212和222的导电类型相同。漏电极区280设置在第二面24。
与图1所示的半导体装置的结构相比，在图2中，调制掺杂区254包括第一调制掺杂区255和第二调制掺杂区256。第一调制掺杂区255接触第二调制掺杂区256并且设置在第二调制掺杂区256和第三金属区252之间。第一调制掺杂区255的杂质浓度高于第二调制掺杂区256的杂质浓度。在本特定实施例中，第二调制掺杂区256的杂质浓度与阱区212、222的杂质浓度相同或基本相同。第一调制掺杂区255的杂质浓度与阱接触区213、223的杂质浓度相同或基本相同。在一些其他实施例中，第二调制掺杂区的杂质浓度与阱区的杂质浓度可以不同，第一调制掺杂区的杂质浓度与阱接触区的杂质浓度可以不同。
如图2所示，沿着第一面22朝向第二面24的方向，第一调制掺杂区255的深度为dT21,第二调制掺杂区256的深度为dT22，第一阱区212的深度为dw2。在本特定实施例中,dT21+dT22＝dw2。例如，dT21可在0.5um至1um范围，dT22可在0.5um至1um范围。在其他一些实施例中，dT21+dT22<dw2。
根据本发明的第三方面，图3示出根据本发明的第三实施例的半导体装置的结构示意图。半导体装置集成了MOSFET和二极管。半导体装置包括半导体层30，半导体层30包括基底300和漂移区302，并且具有第一面32和第二面34。MOSFET包括第一区310和第二区320。第一区310包括第一阱区312、第一源区314、以及第一栅区316，以及阱接触区313和源极接触部315。第一栅区316包括栅电极317和介质层318。第二区320包括第二阱区322、第二源区324、以及第二栅区326，以及阱接触区323和源极接触部325。第二栅区326包括栅电极327和介质层328。二极管包括第一肖特基区330和第二肖特基区340。第一肖特基区330包括第一金属区332，第二肖特基区340包括第二金属区342。在第一肖特基区330与第二肖特基区340之间设置有电场调制区350，电场调制区350包括第三金属区352和调制掺杂区354。电场调制区350的导电类型与阱区312和322的导电类型相同。漏电极区380设置在第二面34。
与图1所示的结构相比，在图3中，半导体装置还包括第一结型场效应管(JFET)区360和第二JFET区362。JFET区360、362设置在半导体层30中并且从第一面32朝向第二面34的方向延伸。第一JFET区360接触第一阱区312并且位于第一栅区316下方，第二JFET区362接触第二阱区322并且位于第二栅区326下方。
JFET区360、362的导电类型与漂移区302相同，例如均为第一导电类型，但具有更高的杂质浓度。例如JFET区360、362的杂质浓度可以在1E16cm-3至1E17cm-3范围。JFET区360、362的杂质浓度可均匀分布，也可非均匀分布。例如，在一些实施例中，JFET区360、362的杂质浓度分布呈逆行掺杂轮廓(retrograde doping profile)。例如在JFET区360、362中，靠近第一面32处杂质浓度较低，然后朝向第二面34方向，杂质浓度逐渐升高至一峰值，然后又逐渐降低。逆行掺杂轮廓对半导体装置的电学性能是有利的。
如图3所示，沿第一面32朝向第二面34的方向，第一JFET区360的深度(dJ)与第一阱区312的深度相同，第二JFET区362的深度与第二阱区322的深度相同。例如dJ可在1um至1.5um范围。在本特定实施例中，第一阱区312和第二JFET区362的深度相同。在其他一些实施例中，第二JFET区和第二JFET区的深度也可能是不同的。
在本实施例中，JFET区可降低半导体装置的体电阻，改善二极管和MOSFET二者的电流能力，从而改善整个半导体装置的电流能力。
根据本发明的第四方面，图4示出根据本发明的第四实施例的半导体装置的结构示意图。半导体装置集成了MOSFET和二极管。半导体装置包括半导体层40，半导体层40包括基底400和漂移区402，并且具有第一面42和第二面44。MOSFET包括第一区410和第二区420。第一区410包括第一阱区412、第一源区414、以及第一栅区416，以及阱接触区413和源极接触部415。第一栅区416包括栅电极417和介质层418。第二区420包括第二阱区422、第二源区424、以及第二栅区426，以及阱接触区423和源极接触部425。第二栅区426包括栅电极427和介质层428。二极管包括第一肖特基区430和第二肖特基区440。第一肖特基区430包括第一金属区432，第二肖特基区440包括第二金属区442。在第一肖特基区430与第二肖特基区440之间设置有电场调制区450，电场调制区450包括第三金属区452和调制掺杂区454。调制掺杂区454包括第一调制掺杂区455和第二调制掺杂区456。电场调制区450的导电类型与阱区412和422的导电类型相同。漏电极区480设置在第二面44。
与图2所示的结构相比，在图4中，半导体装置还包括第一JFET区460和第二JFET区462。JFET区460、462的设置例如可参照结合图3所描述的JFET区360、362那样来设置，尽管其他的变型也是可能的。
根据本发明的另一些方面，图5a-5j示出本发明的一些实施例的半导体装置的制造方法。半导体装置例如可以是以上参照图2所描述的半导体装置。
在图5a中，提供第一导电类型的半导体层50，在本特定实施例中，半导体层50包括n型掺杂的4H-SiC。半导体层50具有第一面52和第二面54。半导体层50包括基底500和漂移区502，漂移区502通过外延生长在基底500上，例如可通过外延生长原位掺杂n型掺杂剂来将SiC漂移区形成在SiC基底上。
然后对第一面52进行第一图案化处理，得到第一图案化第一面。第一图案化第一面的暴露部分对应要进行离子注入的窗口，而其余部分被光致抗蚀剂层或光刻胶55覆盖。通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入。在特定实施例中，利用铝离子5500进行第一离子注入，形成第一阱区512、第二阱区522、以及中部杂质区558。通过调整注入离子束能量、注入剂量、倾斜和扭转角等参数来形成规定的掺杂轮廓。根据实际需要，第一离子注入可以是单次注入，也可以包括多次或重复注入。在完成第一离子注入之后，可将光致抗蚀剂层55去除，并进行必要的热处理，例如热退火。
参照图5b，对第一面52进行第二图案化处理，得到第二图案化第一面。第二图案化第一面的暴露部分对应要进行离子注入的窗口，而其余部分被光致抗蚀剂层56覆盖。通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入。在本特定实施例中，用铝离子5600进行第二离子注入，形成第一阱接触区513，第二阱接触区523，和调制掺杂区554。第一阱接触区513位于第一阱区512中，第二阱接触区523位于所第二阱区522中。调制掺杂区554对应于图5a中的中部杂质区558，通过对中部杂质区558进行第二离子注入获得。调制掺杂区54包括第一调制掺杂区555和第二调制掺杂区556。第一调制掺杂区555的杂质浓度高于第二调制掺杂区556的杂质浓度。在完成第二离子注入之后，可将光致抗蚀剂层56去除，并进行必要的热处理，例如热退火。
参照图5c，对第一面52进行第三图案化处理，得到第三图案化第一面。第三图案化第一面的暴露部分对应要进行离子注入的窗口，而其余部分被光致抗蚀剂层57覆盖。通过第三图案化第一面，利用第一导电类型的杂质进行第三离子注入。在本特定实施例中，利用磷离子5700进行第三离子注入，形成第一源区514和第二源区524。第一源区514位于第一阱区512中，第二源区524位于第二阱区522中。在完成第三离子注入之后，可将光致抗蚀剂层57去除，并进行必要的热处理，例如热退火。
图5d-5h例示形成第一栅区516和第二栅区526。在图5d，形成栅介质层519。在本特定实施例中，栅介质层519是二氧化硅层。通过热氧化或化学气相沉积(CVD)的方法形成厚度约几十纳米的二氧化硅层作为栅介质层。在图5e，形成栅电极层517a。在本特定实施例中，通过化学气相沉积的方法在栅介质层519上形成多晶硅层作为栅电极层517a。在图5f，对栅介质层519和栅电极层517a进行图案化处理。这例如可通过光刻工艺暴露出需要处理的窗口，然后利用干法蚀刻或湿法蚀刻来实现，从而形成隔离的栅：栅电极517和设置在其下的栅介质层519a，以及栅电极527和设置在其下的栅介质层519b。在一些实施例中，栅介质层也可用其他栅介质替代，例如高k氮化物。
在图5g，在图案化处理后的栅上形成层间介质529。例如通过沉积四乙氧基矽烷和硼磷硅玻璃的混合物来形成层间介质529。在图5h，对层间介质529进行图案化，形成第一栅区516和第二栅区526。第一栅区516包括栅电极517和介质层518，第二栅区526包括栅电极527和介质层528。介质层518包括栅介质层519a和层间介质529经图案化后的一部分，介质层528包括栅介质层519b和层间介质529经图案化后的一部分。
在图5i，在第一面52上沉积第一金属层，从而形成第一源极接触部515、第二源极接触部525、第一金属区532、第二金属区542、第三金属区552。第一源极接触部515与第一源区514形成低阻接触，第二源极接触部525与第二源区524形成低阻接触。第一金属区532、第二金属区542、和第三金属区552位于第一栅区516和第二栅区526之间。第一金属区532和第二金属区542与半导体层50形成肖特基接触，第三金属区552夹置在第一金属区532与第二金属区542之间，第三金属区552与第一调制掺杂区555形成低阻接触。第一源区514、第二源区524、第一金属区532、第二金属区542、以及第三金属区552电学连接。
第一金属层例如镍、钛、铝、银、铂,金，或其他合适金属。第一金属层可利用合适工艺完成，例如溅射、热蒸发等。之后可在第一面上进行其他处理，例如沉积钝化层等。为了简洁起见，在图5i中未示出。
在图5j，在第二面54上形成第二金属层，形成通过沉积形成漏电极区580。例如可首先对第二面进行研磨，将半导体层减薄至一定厚度，然后在第二面上形成第二金属层。第二金属层例如镍、钛、铝、银、铂,金，或其他合适金属。第二金属层可利用合适工艺完成，例如溅射、热蒸发等。
图5a-5j的方法只是示意性的，本领域技术人员可对其进行适当变型，以得到其他方法实施例。例如，在一些实施例中，在形成第一栅区和第二栅区之前，还对第一面进行第四图案化处理，得到第四图案化第一面。通过第四图案化第一面，利用第一导电类型的杂质(例如n型的氮或磷)进行第四离子注入，形成第一JFET区和第二JFET区。第一JFET区和第二JFET区例如可如以上结合图4所描述的JFET区460和462那样设置。通过将该第四图案化处理和第四离子注入与图5a-5j的例示性方法适当结合和调整，可得到例如以上参照图3或图4描述的示例性半导体装置。
例如，在一些实施例中，通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入时，并未如以上结合图5a所描述的那样形成中部杂质区558，而是只形成第一阱区和第二阱区。在通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入时，则与第一阱接触区和第二阱接触区一起，形成调制掺杂区。这样的变型例如可最终形成例如以上图1所示出的半导体装置。例如，进一步，在又一些实施例中，在形成第一栅区和第二栅区之前，还对第一面进行第四图案化处理，得到第四图案化第一面。通过第四图案化第一面，利用第一导电类型的杂质(例如n型的氮杂质)进行第四离子注入，形成第一JFET区和第二JFET区。这样的变型例如可最终形成例如以上图3所示出的半导体装置。在阅读上文的基础上，其他更多的变型也是可能的。
此外，本领域技术人员要理解的是，附图5a-5j中每副附图也不一定对应仅一个步骤或工艺。而是，由于半导体制造工艺通常包括许多步骤，为了简洁和紧凑起见，附图5a-5j中的一幅或多幅图可能对应两个或更多个步骤。例如，图5a包括对第一面进行图案化、第一离子注入等多个步骤。
而且，以上结合附图5a-5j及其变型描述的方法中，步骤也不必然是限制性的，而是可根据实际需要，调整某些步骤的顺序。例如阱接触区、源区、调制掺杂区、JFET区的形成步骤可根据实际需要而调整。例如，形成阱接触区和调制掺杂区的步骤也可以在源区形成之后。例如，在形成具有JFET区的半导体装置时，形成JFET区的步骤可在形成源区之前。
上述实施例只是为了例示本发明思想的目的，而非对本发明的限制。例如，虽然以上描述实施例时，使用术语诸如第一、第二等表示各个元件，但是可以理解的是，这些元件不应被上述术语所限制。上述术语仅用于区分一个元件和另一个元件。例如，第一元件可以被命名为第二元件，相似地，第二元件可以被命名为第一元件，上述所作之命名并不用于限制本发明的保护范围。
在上述实施例中，第一导电类型为n型，第二导电类型为p型。本领域技术人员要理解的是，第一导电类型也可以为p型，第二导电类型也可以为n型。
在上述实施例中，为例示性目的，漂移区102、202、302、402、502均示出为仅一层。本领域技术人员要理解的是，根据实际需要，这些漂移区中任何一个可包括两层或更多层，例如可包括一个或多个缓冲层、外延层、及其组合。
本领域技术人员要理解的是，为了清楚例示的目的，在各个附图中的要素(例如元件、区域、层等)并非按照比例画出。此外，附图中的各个要素也不一定是其实际形状。例如，在以上实施例中，在截面示意图中，阱区、阱接触区、源区、JFET区等均示出为方形，本领域技术人员要理解的是，这些只是为了例示的目的，例如，实际的掺杂轮廓通常具有一定的过渡区或坡度或梯度，而不是梯度在某个点或边界无限大的轮廓。再例如，在图5g中示出的层间介质529的形状，也是示意性的，而并非对相应的实施例施加不必要的限定。又例如，在图3和4中，第一JFET区和第一栅区的右边界例示为对齐，第二JFET区和第二栅区的左边界例示为对齐。本领域技术人员要理解的是，这只是出于例示的目的，而并非必须的。例如，相对于第一栅区的右边界，第一JFET区右边界可以偏左或偏右。类似情形也适于第二JFET区和第二栅区的左边界。
在不同掺杂区，例如阱区、源区、调制掺杂区、JFET区等，杂质浓度可以是均匀的，也可以是不均匀的，例如具有一定的分布或轮廓。对这些区域中的一个或多个区域的掺杂可以通过单次离子注入，也可以是多次离子注入。对n型区的掺杂可以用n型掺杂剂或杂质，包括但不限于氮、磷等。对p型区的掺杂可以用p型的掺杂剂或杂质，包括但不限于硼、铝、镓等。
在本文附图中，为了简洁起见，在每幅附图(例如图1)中示出了集成了MOSFET和二极管的一个半导体装置单元，本领域技术人员要理解的是，在实际制造中，一个管芯或芯片上可包括多个这样的单元的重复布置或排列。
在以上例示性描述中，数据范围包括了端点。例如，描述“阱区112的杂质浓度在1E17cm-3至1E19cm-3范围”表示阱区112的杂质浓度的数值可在1E17cm-3至1E19cm-3之间，也可以是数据端点1E17cm-3和1E19cm-3中的任何一个。
本领域技术人员还要理解的是，以上实施例试图从不同方面例示本发明，它们并非是孤立的；而是，本领域技术人员可根据上述示例，将不同实施例进行适当的组合，以得到其他的技术方案示例。
除非另外限定，本文所使用的技术和科学术语具有作为本发明所属领域的普通技术人员通常所理解的相同的含义。在非限定性实施例中例示了本发明的实施方式。在上述公开的实施例的基础上，本领域技术人员能想到的各种变型，都落入本发明的范围。

Claims (18)

1.一种集成MOSFET和二极管的半导体装置，其特征在于，所述MOSFET和二极管设置在同一半导体层上，所述半导体层具有第一导电类型，所述半导体层具有第一面和与所述第一面相对的第二面；
所述MOSFET包括第一区和第二区，所述第一区包括第一阱区、第一源区、和第一栅区，所述第二区包括第二阱区、第二源区、和第二栅区，所述第一阱区和第二阱区具有第二导电类型，所述第一源区设置在所述第一阱区中并且具有第一导电类型，所述第二源区设置在所述第二阱区中并且具有第一导电类型，所述第一栅区与所述第一源区和第一阱区接触，所述第二栅区与所述第二源区和第二阱区接触；
所述二极管设置在所述第一区和所述第二区之间，所述二极管包括第一肖特基区和第二肖特基区，所述第一肖特基区靠近所述第一区设置，所述第二肖特基区靠近所述第二区设置，所述第一肖特基区包括第一金属区，所述第一金属区设置在所述第一面上并且与所述半导体层形成肖特基接触，所述第二肖特基区包括第二金属区，所述第二金属区设置在所述第一面上并且与所述半导体层形成肖特基接触；
所述半导体装置还包括电场调制区，所述电场调制区设置在所述第一肖特基区与所述第二肖特基区之间，所述电场调制区包括第三金属区和调制掺杂区，所述第三金属区设置在所述第一面上并且夹置在所述第一金属区与所述第二金属区之间，所述调制掺杂区设置在所述半导体层中并且从所述第一面朝向所述第二面的方向延伸，所述调制掺杂区具有第二导电类型，所述调制掺杂区设置在所述第三金属区下方并且与所述第三金属区形成低阻接触，所述第一源区、第二源区、第一金属区、第二金属区、以及第三金属区电学连接；
所述半导体装置还包括漏电极区，所述漏电极区设置在所述第二面上并且与所述半导体层形成低阻接触。
2.根据权利要求1所述的半导体装置，其特征在于，所述调制掺杂区包括第一调制掺杂区和第二调制掺杂区，所述第一调制掺杂区接触所述第二调制掺杂区并且设置在所述第二调制掺杂区和所述第三金属区之间，所述第一调制掺杂区的杂质浓度高于所述第二调制掺杂区的杂质浓度。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述半导体装置还包括第一导电类型的第一JFET区和第二JFET区，所述第一JFET区和第二JFET区设置在所述半导体层中并且从所述第一面朝向所述第二面的方向延伸，所述第一JFET区接触所述第一阱区并且位于所述第一栅区下方，所述第二JFET区接触所述第二阱区并且位于所述第二栅区下方。
4.根据权利要求3所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一JFET区的深度与所述第一阱区的深度相同，所述第二JFET区的深度与所述第二阱区的深度相同。
5.根据权利要求3所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一JFET区的深度在1um至1.5um范围，所述第二JFET区的深度在1um至1.5um范围。
6.根据权利要求3所述的半导体装置，其特征在于，所述第一JFET区和所述第二JFET区的杂质浓度在1E16cm-3至1E17cm-3范围。
7.根据权利要求3所述的半导体装置，其特征在于，所述第一JFET区和所述第二JFET区的杂质浓度分布呈逆行掺杂轮廓。
8.根据权利要求1或2所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述调制掺杂区的深度小于或等于所述第一阱区的深度。
9.根据权利要求1所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述调制掺杂区的深度在0.5um至1um范围，所述第一阱区的深度在1um至1.5um范围。
10.根据权利要求2所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一调制掺杂区的深度在0.5um至1um范围，所述第二调制掺杂区的深度在0.5um至1um范围。
11.根据权利要求1所述的半导体装置，其特征在于，所述第一阱区包括第一阱接触区，所述第二阱区包括第二阱接触区，所述第一阱接触区和所述第二阱接触区的杂质浓度与所述调制掺杂区的杂质浓度相同。
12.根据权利要求2所述的半导体装置，其特征在于，所述第一阱区包括第一阱接触区，所述第二阱区包括第二阱接触区，所述第一阱接触区和第二阱接触区的杂质浓度与所述第一调制掺杂区的杂质浓度相同，所述第一阱区和第二阱区的杂质浓度与所述第二调制掺杂区的杂质浓度相同。
13.根据权利要求1或2所述的半导体装置，其特征在于，所述第一导电类型是n型，所述第二导电类型是p型。
14.一种制造集成MOSFET和二极管的半导体装置的方法，其特征在于，所述方法包括：
提供半导体层，所述半导体层具有第一导电类型，所述半导体层具有第一面和与所述第一面相对的第二面；
对所述第一面进行第一图案化处理，得到第一图案化第一面；
通过所述第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区、以及中部杂质区；
对所述第一面进行第二图案化处理，得到第二图案化第一面；
通过所述第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中所述第一阱接触区位于所述第一阱区中，所述第二阱接触区位于所述第二阱区中，所述调制掺杂区通过对所述中部杂质区进行所述第二离子注入获得，所述调制掺杂区包括第一调制掺杂区和第二调制掺杂区，所述第一调制掺杂区的杂质浓度高于所述第二调制掺杂区的杂质浓度；
对所述第一面进行第三图案化处理，得到第三图案化第一面；
通过所述第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，所述第一源区位于所述第一阱区中，所述第二源区位于所述第二阱区中；
在所述第一面上形成第一栅区和第二栅区；
在所述第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中所述第一源极接触部与所述第一源区形成低阻接触，所述第二源极接触部与所述第二源区形成低阻接触，所述第一金属区、第二金属区、和第三金属区位于所述第一栅区和所述第二栅区之间，所述第一金属区和第二金属区与所述半导体层形成肖特基接触，所述第三金属区夹置在所述第一金属区与所述第二金属区之间，所述第三金属区与所述第一调制掺杂区形成低阻接触；以及
在所述第二面上沉积第二金属层，形成漏电极区。
15.根据权利要求14所述的方法，其特征在于，所述方法还包括：
对所述第一面进行第四图案化处理，得到第四图案化第一面；以及
通过所述第四图案化第一面，利用第一导电类型的杂质进行第四离子注入，形成第一JFET区和第二JFET区。
16.根据权利要求15所述的方法，其特征在于，所述第四离子注入包括执行多次离子注入，在所述第一JFET区和第二JFET区中形成逆行掺杂轮廓。
17.一种制造集成MOSFET和二极管的半导体装置的方法，其特征在于，所述方法包括：
提供半导体层，所述半导体层具有第一导电类型，所述半导体层具有第一面和与所述第一面相对的第二面；
对所述第一面进行第一图案化处理，得到第一图案化第一面；
通过所述第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区；
对所述第一面进行第二图案化处理，得到第二图案化第一面；
通过所述第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中所述第一阱接触区位于所述第一阱区中，所述第二阱接触区位于所述第二阱区中；
对所述第一面进行第三图案化处理，得到第三图案化第一面；
通过所述第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，所述第一源区位于所述第一阱区中，所述第二源区位于所述第二阱区中；
在所述第一面上形成第一栅区和第二栅区；
在所述第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中所述第一源极接触部与所述第一源区形成低阻接触，所述第二源极接触部与所述第二源区形成低阻接触，所述第一金属区、第二金属区、和第三金属区位于所述第一栅区和所述第二栅区之间，所述第一金属区和第二金属区与所述半导体层形成肖特基接触，所述第三金属区夹置在所述第一金属区与所述第二金属区之间，所述第三金属区与所述调制掺杂区形成低阻接触；以及
在所述第二面上沉积第二金属层，形成漏电极区。
18.根据权利要求17所述的方法，其特征在于，所述方法还包括：
对所述第一面进行第四图案化处理，得到第四图案化第一面；以及
通过所述第四图案化第一面，利用第一导电类型的杂质进行第四离子注入，形成第一JFET区和第二JFET区。
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