CN104969357B - 绝缘栅型碳化硅半导体装置及其制造方法 - Google Patents

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Abstract

提供能够缓和栅极绝缘膜的电场并且抑制导通电阻的增大的绝缘栅型碳化硅半导体装置及其制造方法。其特征在于，具备：在主面是设置了大于0°的偏离角的{0001}面4H型的碳化硅基板1上的第1导电类型的漂移层(2a)、在漂移层(2a)的表层侧的第2导电类型的第1基区(3)、第1导电类型的源极区域(4)、沟槽(5)、在沟槽侧壁处的栅极绝缘膜(6)、与沟槽(5)的底部相接地设置在漂移层(2a)内的第2导电类型的保护扩散层(13)、以及为了将保护扩散层(13)与第1基区(3)连接而与沟槽侧壁的多个面中的一面的至少一部分相接地设置了的第2导电类型的第2基区(14)，第2基区(14)相接的沟槽侧壁面是对与<0001>方向平行的面朝向<0001>方向附加大于0°的沟槽偏离角而得到的面。

Description

绝缘栅型碳化硅半导体装置及其制造方法
技术领域
本发明涉及沟槽栅极构造的绝缘栅型碳化硅半导体装置。
背景技术
在电力电子领域中，作为控制向马达等负载的电力供给的开关元件，广泛使用了IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等半导体装置。作为电力控制用的绝缘栅型半导体装置之一，存在栅极电极被埋入到半导体层而形成的沟槽型MOSFET。
在以往的沟槽型MOSFET中，在施加高电压时，还对作为栅极绝缘膜的氧化硅膜施加电场。此外，对沿着沟槽形状在沟槽内部形成了的氧化硅膜中的、埋入了栅极电极的沟槽底部的氧化硅膜施加最高的电场。为了缓和对沟槽底部的氧化硅膜施加的电场，提出了将p型的保护扩散层形成于与沟槽底部相接的n型的漂移层的方法。(例如，参照专利文献1)。
此外，p型的保护扩散层通过形成于与沟槽侧壁相接的n型的漂移层的p型的第2基区，与形成沟道区域的p型的第1基区电连接而电位被固定。形成有第2基区的沟槽侧壁面成为p型区域，所以MOS特性劣化。即，形成有第2基区的沟槽侧壁面几乎无法作为沟道发挥功能，所以沟槽型MOSFET的沟道密度变小，沟槽型MOSFET的导通电阻增大。
现有技术文献
专利文献1：日本特开2004-311716号公报
发明内容
在使用碳化硅即SiC(Silicon Carbide)的沟槽型MOSFET中，MOS界面的品质比使用硅的沟槽型MOSFET差，所以在导通电阻中沟道电阻所占的比例大。因此，在使用碳化硅的沟槽型MOSFET中，由沟道密度的降低导致的导通电阻的增大与硅相比非常大，这造成问题。因此，期望在使用碳化硅的沟槽型MOSFET中，在形成第2基区时，尽可能不使导通电阻增大。
本发明是为了解决上述那样的问题而完成，所以其目的在于，提供一种能够缓和对施加高电压的栅极绝缘膜施加的电场、并抑制导通电阻的增大的绝缘栅型碳化硅半导体装置及其制造方法。
本发明的绝缘栅型碳化硅半导体装置的特征在于，具备：与沟槽底部相接地设置了的保护扩散层以及将该保护扩散层与第1基区连接的第2基区，第2基区与对平行于&lt;0001&gt;方向的面朝向&lt;0001&gt;方向附加大于0°的沟槽偏离(off)角而得到的沟槽侧壁面相接地形成。
本发明中的绝缘栅型碳化硅半导体装置在沟槽底部具备保护扩散层，所以能够缓和沟槽底部的栅极绝缘膜的电场，并且，在沟槽侧壁面中的、MOS特性比与&lt;0001&gt;方向平行的面更差的、对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加大于0°的沟槽偏离角而得到的沟槽侧壁面形成用于固定保护扩散层的电位的第2基区，所以能够抑制导通电阻的增大。
附图说明
图1是示出本发明的实施方式1的沟槽型MOSFET的一部分的俯视图。
图2是本发明的实施方式1的沟槽型MOSFET的剖面图。
图3是示出本发明的实施方式1的沟槽型MOSFET的碳化硅基板的主面与沟槽侧壁的角度的关系的示意图。
图4是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成源极区域为止的剖面图。
图5是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成第2基区为止的剖面图。
图6是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法的俯视图。
图7是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、形成沟槽的蚀刻掩模的剖面图。
图8是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成沟槽的蚀刻掩模的为止的剖面图。
图9是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成沟槽为止的剖面图。
图10是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成保护扩散层为止的剖面图。
图11是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成栅极绝缘膜为止的剖面图。
图12是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到形成接触孔为止的剖面图。
图13是用于说明本发明的实施方式1的沟槽型MOSFET的制造方法中的、直到完成为止的剖面图。
图14是示出本发明的实施方式2的沟槽型MOSFET的碳化硅基板的主面与沟槽侧壁的角度的关系的模式图。
图15是示出本发明的实施方式3的沟槽型MOSFET的一部分的俯视图。
图16是用于说明本发明的实施方式3的沟槽型MOSFET的导通状态下的电子的流动的路径的剖面图。
图17是用于说明本发明的实施方式4的沟槽型MOSFET的制造方法中的、形成保护扩散层的剖面图。
图18是用于说明本发明的实施方式4的沟槽型MOSFET的制造方法中的、形成第2基区的剖面图。
图19是用于说明本发明的实施方式5的沟槽型MOSFET的制造方法中的、形成第2基区的剖面图。
图20是用于说明本发明的实施方式5的沟槽型MOSFET的导通状态下的电子的流动的路径的剖面图。
图21是示出本发明的实施方式6的沟槽型MOSFET的一部分的俯视图。
图22是示出本发明的实施方式6的沟槽型MOSFET的剖面图。
图23是示出用于说明本发明的实施方式6的沟槽型MOSFET的效果的、相对于栅极电压的漏极电流的特性。
符号说明
1碳化硅基板；2外延层；2a漂移层；3第1基区；4源极区域；5沟槽；6栅极绝缘膜；7栅极电极；8层间绝缘膜；9源极电极；10漏极电极；11蚀刻掩模；12抗蚀剂掩模；13保护扩散层；14第2基区；15第2注入掩模；16第1注入掩模；20单元；21偏离方向；22偏离上游侧沟槽侧壁；23偏离下游侧沟槽侧壁；24与偏离方向平行的沟槽侧壁；25第1距离；26第2距离；27第3距离；81接触孔。
具体实施方式
实施方式1.
首先，说明本发明的实施方式1中的绝缘栅型碳化硅半导体装置的构成。图1是示出实施方式1的沟槽型MOSFET的一部分的俯视图。此外，在图1中，为了容易理解沟槽型MOSFET的单元的构成，省略了覆盖在单元之上的源极电极、层间绝缘膜以及接触孔的图示。图2是实施方式1的沟槽型MOSFET的剖面图。在本实施方式中，作为绝缘栅型碳化硅半导体装置，说明使用碳化硅的沟槽型MOSFET。
在图1中，用虚线包围的区域所示的1个单元20在图1中格子状地排列了9个。在图1中，单点划线所示的A-A剖面图对应于图2(a)，双点划线所示的B-B剖面图对应于图2(b)。在图1中示出的碳化硅基板1的偏离方向21在本实施方式中被设为&lt;11-20&gt;方向，与偏离方向21平行的沟槽侧壁24的剖面由图2(a)所示。另外，与偏离方向21垂直的沟槽侧壁是偏离上游侧沟槽侧壁22与偏离下游侧沟槽侧壁23，如图2(b)所示。
参照图1以及图2来说明本实施方式的沟槽型MOSFET的1个单元20的构成。在第1导电类型的碳化硅基板1的主面上生长了的由第1导电类型的碳化硅构成的外延层2中，形成了第2导电类型的第1基区3。第1导电类型的外延层2中的、未形成有第2导电类型的第1基区3的区域成为漂移层2a。
此外，在本实施方式中，将第1导电类型设为n型，将第2导电类型设为p型。
此外，n型的碳化硅基板1的多形体设为4H。即，作为碳化硅基板1，使用n型(第1导电类型)的4H-SiC(4H型的碳化硅)。
进而，所使用的碳化硅基板1的主面是在偏离方向21上具有大于0°的偏离角θ1的(0001)面或者(000-1)面。即，碳化硅基板1设为Si面的偏离基板或者C面的偏离基板中的某一个。在本实施方式中，以将偏离方向21设为&lt;11-20&gt;方向、将偏离角θ1设为4°、碳化硅基板1的主面是在&lt;11-20&gt;方向上设置了4°的偏离角的(0001)面的情况为例来进行说明。
在位于漂移层2a的表面侧的第1基区3内，形成了第1导电类型(n型)的源极区域4。在外延层2中，以贯通源极区域4与第1基区3的方式，形成埋入有栅极电极7的沟槽5。即，沟槽5的底部达到相比第1基区3更靠下方的漂移层2a。在沟槽5的内壁，沿着沟槽5的形状设置了作为氧化硅膜的栅极绝缘膜6。进而，在由沟槽5的内壁包围的其内部，隔着栅极绝缘膜6而埋入有栅极电极7。
在漂移层2a中的与沟槽5的底部相接的区域中，形成了第2导电类型(p型)的保护扩散层13。保护扩散层13在沟槽型MOSFET截止时，促进漂移层2a的n型(第1导电类型)区域的耗尽化，并且缓和向沟槽5的底部的电场集中，从而降低对栅极绝缘膜6施加的电场，防止栅极绝缘膜6的破坏。
在外延层2的表面，以覆盖栅极电极7的方式形成了层间绝缘膜8。在层间绝缘膜8中，形成了达到源极区域4以及第1基区3的接触孔81。在图2中，接触孔81相当于用虚线包围的区域。在层间绝缘膜8上配置了的源极电极9以填埋该接触孔81的方式形成，与源极区域4以及第1基区3连接。此外，如以上已经叙述的那样，在图1中，省略了外延层2上的层间绝缘膜8、源极电极9、接触孔81的图示，所以在图1中，未示出接触孔81，但在图2中示出了剖面的接触孔81在俯视时成为矩形的空间。
漏极电极10形成于碳化硅基板1的背面。
如图1所示，栅极电极7在俯视时格子状地配置。保护扩散层13也与栅极电极7同样地，在埋入有栅极电极7的沟槽5的底部的漂移层2a内，格子状地延伸(未图示)。在沟槽型MOSFET的活性区域内设置的单元20中，由栅极电极7分隔了的分区(单元20)分别作为沟槽型MOSFET发挥功能。
即，沟槽型MOSFET由配置有单元20的活性区域以及它以外的终端区域构成，在本实施方式中，在活性区域内的全部的沟槽5中设置保护扩散层13。因此，在活性区域的全部的单元20的沟槽5中设置保护扩散层13。
在本实施方式中，在单元20中形成沟槽5，与成为沟槽侧壁的四面中的至少一面相接地，如图2(b)所示，形成了将第1基区3与保护扩散层13电连接的p型(第2导电类型)的第2基区14。第2基区14相接的沟槽侧壁面在图1中相当于四边形的单元20的形成有栅极绝缘膜6的4边中的1边，相当于偏离上游侧沟槽侧壁22。
在图2(a)以及(b)中也可知，形成有第2基区14的是沟槽5的面向图2(b)的右侧的沟槽侧壁面。在单元20的与偏离方向21正交的面中的偏离上游侧沟槽侧壁22处设置了第2基区14。
在本实施方式的图2(b)中，在与偏离方向21正交的沟槽侧壁面中的偏离上游侧沟槽侧壁22处形成了第2基区14，但也可以形成于偏离下游侧沟槽侧壁23。即，在本实施方式中，沟槽侧壁由与偏离方向平行的沟槽侧壁24、偏离上游侧沟槽侧壁22以及偏离下游侧沟槽侧壁23构成，但只要不与平行于偏离方向的沟槽侧壁24相接地形成第2基区14即可。关于形成有第2基区14的沟槽侧壁面，是成为本实施方式的特征的部分，详细情况在后面叙述。
在图2(b)中，第2基区14与沟槽5的偏离上游侧沟槽侧壁22相接地形成，p型(第2导电类型)的第2基区14以与第1基区3的底部、保护扩散层13和偏离上游侧沟槽侧壁22相接的方式设置在漂移层2a内，做成将p型(第2导电类型)的保护扩散层13与p型(第2导电类型)的第1基区3电连接的构造。
第1基区3在外延层2的表面与源极电极9连接，位于活性区域内的全部的单元20的沟槽5的底部的p型(第2导电类型)的保护扩散层13经由p型(第2导电类型)的第2基区14和p型(第2导电类型)的第1基区3，与源极电极9电连接。因此，保护扩散层13不是电漂浮的状态(浮置状态)，所以电位被稳定化。此外，第2基区14与栅极电极7之间通过栅极绝缘膜6而被绝缘。
在本实施方式中，针对活性区域内的全部的单元20的沟槽5的底部，设置保护扩散层13。因此，能够缓和对位于沟槽型MOSFET的活性区域内的全部的沟槽5的底部的栅极绝缘膜6施加的电场，能够抑制施加高电压时的栅极绝缘膜6的绝缘破坏。
此外，碳化硅是宽带隙半导体，所以与硅相比，能够实现高耐压特性。在对使用碳化硅的沟槽型MOSFET施加了使得p型的第1基区3与n型的漂移层2a的pn节处的电场强度引起雪崩的程度的电压时，栅极绝缘膜6的电场强度与氧化硅膜的绝缘破坏电场强度等同。
因此，在使用碳化硅的沟槽型MOSFET中，如果在活性区域内的全部的单元20、即全部的沟槽5的底部形成保护扩散层13，则能够充分地缓和对沟槽5的底部的栅极绝缘膜6施加的电场强度。即，特别是在要求在高电压下的动作的使用碳化硅的沟槽型MOSFET中，能够防止在未形成保护扩散层13的沟槽5底部的栅极绝缘膜6处引起绝缘破坏。
但是，即使仅在活性区域内的一部分的单元20的沟槽5的底部形成了保护扩散层13，也能够得到对沟槽5的底部的栅极绝缘膜6施加的电场强度在一定程度上被缓和的效果，也能够得到本实施方式的效果。
例如，如果是不要求几百～1kV等那么高的高耐压动作的沟槽型MOSFET，则在一定程度上得到栅极绝缘膜6的电场强度的缓和即可。在这种情况下，在活性区域内，形成有保护扩散层13以及第2基区14的单元20的数量变少，所以还能够进一步抑制导通电阻的增大。
但是，在设置有保护扩散层13的单元20中，必须形成第2基区14。
根据本实施方式的构成，至少在各单元20中分别设置了第2基区14，所以能够将保护扩散层13与源极电极9电连接。
在如本实施方式那样在活性区域内的全部的单元20的沟槽5的底部设置保护扩散层13的情况下，与活性区域内的全部的单元20的沟槽5的侧壁的一面的一部分相接地形成第2基区14。即，在本实施方式中，在活性区域内的每个沟槽5中设置保护扩散层13与第2基区14。
接下来，简单地说明使用碳化硅的沟槽型MOSFET的动作。如果对栅极电极7施加阈值电压以上的正电压，则在第1基区3中的、栅极电极7的侧面(沟道区域)形成反转沟道层。该反转沟道层成为作为载流子的电子从源极区域4流向漂移层2a的路径。通过反转沟道层而从源极区域4流入到漂移层2a的电子按照通过漏极电极10的正电压而产生了的电场，通过碳化硅基板1而到达漏极电极10。通过这样，沟槽型MOSFET能够使导通电流从漏极电极10流向源极电极9。该状态是MOSFET的导通状态。
此外，在形成有第2基区14的偏离上游侧沟槽侧壁22以外的沟槽侧壁面的沟道区域中，从第1基区3的底部到源极区域4的底部的距离为沟道长度。在形成有第2基区14的偏离上游侧沟槽侧壁22，形成有第2基区14直到沟槽5的底部附近，从第2基区14的底部到源极区域4的底部的距离为沟道长度。因此，与其他沟槽侧壁面相比，沟道长度更长，没有充分形成反转沟道层，不能作为电子流动的路径发挥功能，或者即使形成了反转沟道层，沟道区域中的电阻(沟道电阻)也比其他沟槽侧壁面高。即，如果形成第2基区14，则沟道电阻变高，沟槽型MOSFET的导通时的电阻(导通电阻)增大。
另一方面，在对栅极电极7施加低于阈值电压的电压时，在沟道区域中不形成反转沟道层，所以在漏极电极10与源极电极9之间没有电流流过。该状态是沟槽型MOSFET的截止状态。在截止状态下，被施加远高于导通状态的漏极电压。
此外，沟槽型MOSFET从导通状态向截止状态关断时，漏极电极10的电压例如从几V上升到几百V那样急剧上升，所以经由第2导电类型的保护扩散层13与漂移层2a的第1导电类型的区域之间的寄生电容，位移电流流入到保护扩散层13。此时，在保护扩散层13与第1基区3之间的电阻分量中产生压降。即，在沟槽5的周边产生压降，对栅极绝缘膜6施加电场。如果它变大，则引起栅极绝缘膜6的绝缘破坏。位移电流的大小根据保护扩散层13的面积和漏极电压(V)相对于时间(t)的变动(dV/dt)来决定。
在防止由位移电流引起的栅极绝缘膜6的破坏的方面，缩短电流在保护扩散层13内流过的路径并减小保护扩散层13与第1基区3之间的电阻值是有效的。
在本实施方式中，位于活性区域内的全部的单元20的沟槽5的底部的p型(第2导电类型)的保护扩散层13经由p型(第2导电类型)的第2基区14与p型(第2导电类型)的第1基区3，与源极电极9电连接。因此，即使产生位移电流，也能够使其从保护扩散层13通过第2基区14与第1基区3流向源极电极9。
另外，根据本实施方式，至少能够在各单元20中分别将保护扩散层13与源极电极9电连接。因此，能够缩短保护扩散层13与第1基区3的距离，并且能够在保护扩散层13与源极电极9之间确保大量的连接路径。即，能够缩短位移电流通过保护扩散层13而流向源极电极9的路径的距离，所以能够抑制沟槽5的周边的压降，并减小对栅极绝缘膜6施加的电场。因此，能够防止由位移电流引起的栅极绝缘膜6的破坏，并得到可靠性高的沟槽型MOSFET。
另外，第2基区14在格子状的各单元20中分别设置，所以由栅极电极7分隔了的区间的单元尺寸(单元间距)越小则保护扩散层13中的电流路径越短，所以能够得到越好的效果。因此，根据本实施方式，通过减小单元间距，能够实现沟槽型MOSFET的高可靠性化以及大电容化这两者。
此外，叙述作为本实施方式的特征的形成有第2基区14的沟槽侧壁面。在使用碳化硅的沟槽型MOSFET中，根据形成有沟道区域的沟槽侧壁面的面方位，MOS特性不同。即，根据沟道区域形成于哪个面方位，沟道电阻不同。因此，碳化硅基板1的主面与形成有第2基区14的沟槽侧壁面的关系等变得重要。
在图2所示的单元20的剖面图中，考虑沟槽5的侧壁相对于外延层2的表面以90°而形成的情况。即，沟槽5的侧壁相对于碳化硅基板1的主面以90°的角度而形成。
此时，在图1的A-A剖视图中示出与碳化硅基板1的偏离方向21平行的沟槽侧壁24，在图3(a)中示意地示出沟槽侧壁24与碳化硅基板1的角度的关系。此处，偏离方向21是与图3(a)的剖视图垂直的方向，所以与偏离方向平行的沟槽侧壁24成为与(0001)面垂直并且与&lt;11-20&gt;方向平行的(1-100)面或者(-1100)面。
此外，使(0001)面朝向&lt;1-100&gt;方向倾斜90°而得到的面为(1-100)面，使(000-1)面朝向&lt;1-100&gt;方向倾斜90°而得到的面为(-1100)面。{1100}面表示是(1-100)面或者(-1100)面中的某一个面。可知MOS特性在(1-100)面与(000-1)面上等同。
另一方面，在图1中的B-B剖视图中示出与偏离方向21垂直的沟槽侧壁，在图3(b)中示意地示出它与碳化硅基板1的关系。在图3(b)中，碳化硅基板1的主面是从(0001)面朝向偏离方向21设置偏离角4°而得到的面。因此，偏离上游侧沟槽侧壁22为使(0001)面朝向&lt;11-20&gt;方向86°倾斜而得到的面，即为使(11-20)面朝向&lt;0001&gt;方向倾斜4°而得到的4°偏离(11-20)面。另外，偏离下游侧沟槽侧壁23为使(000-1)面朝向&lt;11-20&gt;方向86°倾斜而得到的面，即为使(-1-120)面朝向&lt;0001&gt;方向倾斜4°而得到的4°偏离(-1-120)面。
此外，(11-20)面是使(0001)面朝向&lt;11-20&gt;方向倾斜90°而得到的面，(-1-120)面是使(000-1)面朝向&lt;11-20&gt;方向倾斜90°而得到的面。{11-20}面表示是(11-20)面或者(-1-120)面中的某一个面。
附带地说，{0001}面表示是(0001)面或者(000-1)面中的某一个面。
可知在使用碳化硅的MOS器件中，在反转沟道层形成于与&lt;0001&gt;方向平行的面中的某一个的情况下，MOS特性良好。此处所说的MOS特性是指沟道电阻变低并且阈值电压变低的特性。
在本实施方式中，单元20是格子状的，所以在沟槽侧壁形成于与&lt;0001&gt;方向平行的面的{1-100}面或者{11-20}面的情况下，MOS特性变优良。
在使用碳化硅的MOS器件中，在反转沟道层形成于对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加沟槽偏离角θ2(θ2&gt;0°)而得到的面时，和与&lt;0001&gt;方向平行的面相比，MOS特性劣化。通常，沟槽偏离角θ2越大则MOS特性的劣化越大。
在本实施方式中，沟槽型MOSFET中的单元20的4个沟槽侧壁面具有(1-100)面和(-1100)面、以及朝向&lt;0001&gt;方向倾斜沟槽偏离角4°而得到的4°偏离(11-20)面和其相反一侧的4°偏离(-1-120)面。
因此，期望以与作为从{11-20}面倾斜4°而得到的面的偏离下游侧沟槽侧壁23或者偏离上游侧沟槽侧壁22相接的方式，形成第2基区14。通过将与沟道电阻的大幅增大有关联的第2基区14形成于沟道电阻本来就高的沟槽侧壁面，能够将沟槽型MOSFET的导通电阻增大抑制到最小限度。
在本实施方式的图2(b)中，在作为4°偏离(11-20)面的偏离上游侧沟槽侧壁22处设置了第2基区14，但也可以在作为4°偏离(-1-120)面的偏离下游侧沟槽侧壁23处设置第2基区14。
即，在具有4个面的沟槽侧壁中的、对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加沟槽偏离角θ2(θ2&gt;0°)而得到的面，形成第2基区14即可。
通过上述构成，第2基区14被形成于作为MOS特性优良的{1-100}面的与偏离方向平行的沟槽侧壁24、以及作为MOS特性少许劣化了的4°偏离(11-20)面的偏离上游侧沟槽侧壁22或者作为4°偏离(-1-120)面的偏离下游侧沟槽侧壁23中的某一个。
根据本实施方式的构成，在沟槽侧壁的四面中的、MOS特性优良的面，不形成第2基区14，所以能够将由第2基区14导致的导通电阻的上升抑制到最小限度。
进而，形成有第2基区14的沟槽侧壁面几乎不能作为沟道区域发挥功能，所以反转沟道层的特性根据未形成有第2基区14的剩余三面的特性来决定。形成有反转沟道层的三面中的两面采用特性等同的与偏离方向平行的沟槽侧壁24，所以能够抑制由面方位导致的栅极阈值电压、漏极电流的波动，降低各单元20中的形成有反转沟道层的每个面的导通状态的沟道特性之差。因此，能够抑制向特定的沟槽侧壁面的电流集中。
以下，说明图1以及图2所示的沟槽型MOSFET的制造方法。图4～图13是其工序图。这些图4～图13中的各图的(a)以及(b)分别对应于与图1中的A-A剖面以及B-B剖面对应的区域的剖视图。
在图4中，首先，在碳化硅基板1上形成外延层2。此处，准备具有4H的多形体(polytype)的n型(第1导电类型)且低电阻的碳化硅基板1，在其上通过化学气相沉积(CVD：Chemical Vapor Deposition)法而使n型(第1导电类型)的外延层2进行外延生长。外延层2的n型(第1导电类型)杂质浓度设为1×1015cm-3～1×1017cm-3、厚度设为5～50μm。
接下来，通过将规定的掺杂物进行离子注入到外延层2的表面，来形成p型(第2导电类型)的第1基区3以及n型(第1导电类型)的源极区域4。此处，通过作为p型(第2导电类型)杂质的铝(Al)的离子注入，来形成p型(第2导电类型)的第1基区3。Al的离子注入的深度在不超过外延层2的厚度的范围内，设为0.5～3μm左右。注入的Al的杂质浓度高于外延层2的n型(第1导电类型)杂质浓度。此时，比Al的注入深度更深的外延层2的区域成为漂移层2a。即，未形成p型(第2导电类型)的第1基区3的外延层2内的区域是漂移层2a。
此外，第1基区3也可以通过外延生长来形成。在这种情况下，第1基区3的杂质浓度以及厚度也设为与通过离子注入来形成的情况等同。
n型(第1导电类型)的源极区域4通过将作为n型(第1导电类型)杂质的氮(N)进行离子注入到第1基区3的表面来形成。源极区域4如图1所示，按照与其后形成的栅极电极7(沟槽5)的布局对应的格子状的图案来形成。因此，在形成了栅极电极7时，在栅极电极7的两侧配置源极区域4。N的离子注入深度比第1基区3的厚度浅。注入的N的杂质浓度比第1基区3的p型(第2导电类型)杂质浓度高，并且设为1×1018cm-3～1×1021cm-3的范围。
接下来，在图5中，通过隔着第1注入掩模16将作为p型(第2导电类型)杂质的Al进行离子注入到外延层2的表面，来形成p型(第2导电类型)的第2基区14。第2基区14形成于在单元20中其后形成的沟槽侧壁的四面中的一面。
图6是用于说明本实施方式的沟槽型MOSFET的制造方法的俯视图。在本实施方式中，如图6所示，在形成单元20的偏离上游侧沟槽侧壁22的区域进行离子注入而形成第2基区14。
第2基区14与其后形成的沟槽5的布局对应地，如图6所示，以跨过形成第2基区14的偏离上游侧沟槽侧壁22的方式形成，与单元20的配置相符合地按格子状的图案来形成。另外，第2基区14的宽度形成为具有从形成第2基区14的偏离上游侧沟槽侧壁22向单元20的内侧的0.3μm以上的宽度。
以下，示出为了形成第2基区14而注入的Al的杂质浓度以及第2基区14的深度与效果的关系。第2基区14的p型(第2导电类型)杂质浓度比第1基区3的p型(第2导电类型)杂质浓度高、并且比保护扩散层13的p型(第2导电类型)杂质浓度高。在这种情况下，能够当在沟槽型MOSFET截止时施加高电压而保护扩散层13引起雪崩之前，防止第2基区14完全耗尽化而保护扩散层13与第1基区3的连接消失。
进而，如果第2基区14的p型(第2导电类型)杂质浓度高，则能够减小第2基区14的电阻，所以容易得到防止由沟槽型MOSFET关断时的位移电流导致的栅极绝缘膜6的绝缘破坏的效果。但是，在第2基区14的杂质浓度高的情况下，相比保护扩散层13的底部，更朝向外延层2的表面而较浅地形成第2基区14的底部，从而需要防止第2基区14早于保护扩散层13地引起雪崩而沟槽型MOSFET的耐压降低。
因此，期望第2基区14的杂质浓度比第1基区3的杂质浓度高，优选比保护扩散层13的杂质浓度高，期望第2基区14的深度在沟槽5的深度以上并且在保护扩散层13的深度以下。
接着，如图7所示，在外延层2的表面按1～2μm左右的厚度沉积蚀刻掩模，并在其上形成由抗蚀剂材料构成的抗蚀剂掩模12。抗蚀剂掩模12通过光刻技术，被形成为在沟槽5的形成区域开口了的图案。沟槽5是格子状的，所以抗蚀剂掩模12为将其反转而得到的矩阵状的图案。
然后，在图8中，通过以抗蚀剂掩模12作为掩模的反应性离子蚀刻(RIE：ReactiveIon Etching)处理，来使蚀刻掩模进行图案化。即抗蚀剂掩模12的图案被转印到氧化硅膜11。被图案化了的氧化硅膜11成为接下来的形成沟槽5的蚀刻工序中的掩模。
接下来，在图9中，通过以被图案化了的蚀刻掩模作为掩模的RIE，来在外延层2中形成贯通源极区域4以及第1基区3的沟槽5。沟槽5的深度设为在第1基区3的深度以上并且在第2基区14的深度以下，设为0.5～3μm左右。
在沟槽5中，将图9(a)所示的与作为偏离方向21的&lt;11-20&gt;方向平行的沟槽侧壁面设为与偏离方向平行的沟槽侧壁24，在图9(b)所示的与作为偏离方向21的&lt;11-20&gt;方向垂直的沟槽侧壁面当中，将偏离上游侧的沟槽侧壁面设为偏离上游侧沟槽侧壁22，将偏离下游侧的沟槽侧壁面设为偏离下游侧沟槽侧壁23。
其后，在图10中，形成在沟槽5的部分开口了的图案(与抗蚀剂掩模12相同)的第2注入掩模15，通过将其作为掩模的离子注入，来在沟槽5的底部形成p型(第2导电类型)的保护扩散层13。此外，作为p型(第2导电类型)杂质而使用Al。保护扩散层13为了与第2基区14连接，注入到与第2基区14的底部相接的深度。此外，也可以代替第2注入掩模15，直接使用在形成沟槽5时被图案化、在蚀刻时被用作掩模的蚀刻掩模。在这种情况下，在蚀刻时，通过将被用作掩模的蚀刻掩模共用为注入掩模，能够实现制造工序的简化以及成本削减。但是，在代替第2注入掩模15而使用氧化硅膜11的情况下，在形成沟槽5之后，需要调整蚀刻掩模的厚度、形成沟槽5时的蚀刻条件，以使得残留一定程度的厚度的氧化硅膜11。
在除去图10的第2注入掩模15之后，使用热处理装置，进行使在上述的工序离子注入了的N以及Al活化的退火。该退火在氩(Ar)气等惰性气体气氛中，按1300～1900℃、30秒～1小时的条件来进行。
然后，在图11中，当在包括沟槽5的内侧的外延层2的整个面形成栅极绝缘膜6之后，通过减压CVD法来沉积成为栅极电极7的多晶硅，对它们进行图案化或者回蚀，从而在沟槽5内部形成栅极绝缘膜6以及栅极电极7。成为栅极绝缘膜6的氧化硅膜既可以在外延层2的表面通过热氧化法来形成，也可以在外延层2上以及沟槽5的内侧通过沉积法来形成。
接着，在图12中，通过减压CVD法来在外延层2的表面整个面形成层间绝缘膜8，在覆盖栅极电极7之后，对层间绝缘膜8进行图案化，从而形成达到源极区域4以及第1基区3的接触孔81。在图12中，用虚线包围的区域相当于接触孔81。
最后，在图13中，通过在外延层2上沉积Al合金等电极材料，在层间绝缘膜8上以及在接触孔81内，形成源极电极9。进而，通过在碳化硅基板1的下表面沉积Al合金等电极材料来形成漏极电极10，得到图2所示的构成的沟槽型MOSFET。
在采用本实施方式而制作了的使用碳化硅的沟槽型MOSFET中，在沟槽侧壁面中的MOS特性最优良的面方位，不形成第2基区14，所以能够将由第2基区14导致的导通电阻的上升抑制到最小限度。即，在本实施方式的沟槽型MOSFET中，沟道电阻变低的沟槽偏离角θ2为0°的侧壁作为沟道发挥功能，并维持其低的沟道电阻，所以能够有效地抑制由第2基区14导致的导通电阻的上升。
另外，根据本实施方式，在各单元20中分别设置了第2基区14，所以能够在各单元20中分别将保护扩散层13与源极电极9电连接。另外，能够缩短保护扩散层13与第1基区3的距离，并且，能够在保护扩散层13与源极电极9之间，确保大量的连接路径。因此，能够抑制由于关断时的位移电流导致的栅极绝缘膜6的绝缘破坏。
进而，如果采用本实施方式，则在活性区域内的全部的单元20的沟槽5的底部设置保护扩散层13。因此，能够缓和活性区域内的全部的沟槽5的底部的栅极绝缘膜6的电场，能够抑制施加高电压时的栅极绝缘膜6的绝缘破坏。
在本实施方式中，叙述了外延层2与碳化硅基板1具有相同的第1导电类型的构造的沟槽型MOSFET，但也能够应用于外延层2与碳化硅基板1具有不同的导电类型的构造的沟槽型IGBT。例如，相对于图1所示的外延层2是第1导电类型的n型的结构，如果将碳化硅基板1设为第2导电类型的p型，则成为沟槽型IGBT的结构。在这种情况下，沟槽型MOSFET的源极区域4以及源极电极9分别对应于沟槽型IGBT的发射极区域以及发射极电极，漏极电极10对应集电极电极。
进而，在本实施方式中，将第1导电类型设为n型，将第2导电类型设为p型，但也可以将第1导电类型设为p型，将第2导电类型设为n型。
另外，在本实施方式中，将对(0001)面附加偏离角而得到的面用作碳化硅基板1的主面，但也可以将对(000-1)面附加偏离角而得到的面用作碳化硅基板1的主面。即，将对{0001}面附加偏离角而得到的面用作碳化硅基板1的主面即可。{0001}面表示是(0001)面或者(000-1)面中的某一个。
在本实施方式中，偏离角设为4°，但只要附加大于0°的角度即可。这是由于，如果对{0001}面附加了大于0°的偏离角，则沟槽侧壁的面方位中的某一个对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加沟槽偏离角θ2。
另外，在本实施方式中，在碳化硅基板1的表面上直接使外延层2生长，但也可以隔着缓冲层地生长。
在本实施方式中，在与偏离方向21平行的方向上形成两面沟槽侧壁，在与偏离方向平行的沟槽侧壁24，未形成第2基区14。这样，期望沟槽侧壁面中的至少一面与偏离方向21平行。这是由于，与偏离方向21平行的面的沟槽偏离角θ2必须为0°，所以能够在MOS特性良好的与&lt;0001&gt;方向平行的面形成沟道区域。
另外，在本实施方式中，栅极电极7配置在格子状的单元20中，但即使是其他单元配置，如果沟槽侧壁具有多个面，则也能够得到本发明的效果。
即，在单元20不是格子状的情况下，如果将对{0001}面附加偏离角而得到的面用于碳化硅基板1的主面，则沟槽侧壁的多个面中的至少一面也产生对与&lt;0001&gt;方向平行的面附加沟槽偏离角θ2而得到的面。该面和与&lt;0001&gt;方向平行的面相比，MOS特性劣化，所以如果在作为对与&lt;0001&gt;方向平行的面附加沟槽偏离角θ2而得到的面方位的沟槽侧壁面形成第2基区14，则能够得到本实施方式的效果。
进而，在本实施方式1中，碳化硅基板1的偏离方向21设为&lt;11-20&gt;方向，但是是&lt;1-100&gt;方向等与{0001}面平行的方向即可。
实施方式2.
图14是示出本发明的实施方式2的沟槽栅极构造的绝缘栅型碳化硅半导体装置的碳化硅基板1的主面与沟槽侧壁面的角度的关系的示意图。本实施方式2以当在沟槽侧壁存在锥形的情况等下在沟槽偏离角θ2最大的面形成第2基区14作为特征。关于这一点以外，与实施方式1相同。根据本实施方式，构成沟槽型MOSFET，该沟槽型MOSFET当在沟槽侧壁存在锥形的情况等根据沟槽侧壁的面方位而沟槽偏离角θ2不同的情况下，在沟槽偏离角θ2最大的面即沟道电阻最大的面形成第2基区14，能够将导通电阻的上升抑制到最小限度。
图14与本实施方式1的图3对应地，是示意地示出当在本实施方式2中在沟槽侧壁有锥形角θ4的情况下的、碳化硅基板1的主面与沟槽侧壁面的角度的关系等的图。如图14所示，在本实施方式2中，以沟槽的宽度从底部朝向上部而扩宽的方式，在沟槽侧壁设置锥形。
图14(a)是示意地示出在图3(a)的与偏离方向平行的沟槽侧壁24具有锥形角θ4的情况下的图。
图14(b)是示意地示出图3(b)的与偏离方向垂直的沟槽侧壁具有锥形角θ4的情况下的图。
如在实施方式1的制造方法中说明的那样，在通过蚀刻来形成沟槽5时，即使针对外延层2以90°的角度为目标，根据工艺，也有时产生具有几度的锥形角θ4的锥形。如图14所示，在本实施方式中，设为相对于具有相对于外延层2的90°的角度的面，产生锥形角θ4。
图14(a)的与偏离方向平行的沟槽侧壁24由于锥形角θ4，在{1-100}面设置与锥形角θ4相等的角度的沟槽偏离角θ2。
图14(b)的偏离上游侧沟槽侧壁22由于锥形角θ4，在(0001)面设置(86°-θ4)的角度的沟槽偏离角θ2。进而，偏离下游侧沟槽侧壁23由于锥形角θ4，在(000-1)面设置(86°+θ4)的角度的沟槽偏离角θ2。
即，偏离上游侧沟槽侧壁22使(11-20)面朝向&lt;0001&gt;方向倾斜了(4°+θ4)，所以沟槽偏离角θ2为(4°+θ4)。另外，偏离下游侧沟槽侧壁23使(-1-120)面朝向&lt;0001&gt;方向倾斜了(4°-θ4)，所以沟槽偏离角θ2为(4°-θ4)。
当在沟槽侧壁有锥形角θ4的情况下，沟槽侧壁的面方位成为附加了与锥形角θ4相等的角度的沟槽偏离角θ2的{1-100}面、以及附加了与(4°±θ4)相等的沟槽偏离角θ2的{11-20}面。
此外，沟槽偏离角θ2最大的、对{-1-120}面附加(4°+θ4)的偏离而得到的偏离上游侧沟槽侧壁22的MOS特性最差。因此，在本实施方式中，期望第2基区14设置于偏离上游侧沟槽侧壁22。
即，在沟槽侧壁的多个面示出根据锥形等而沟槽偏离角θ2不同的面方位的情况下，在沟槽偏离角θ2最大的面设置第2基区14。
在本实施方式中，在沟槽侧壁的多个面由于沟槽偏离角θ2不同而MOS特性不同的情况下，在MOS特性最差的面形成第2基区14，所以能够将沟槽型MOSFET的导通电阻的增大抑制到最低限度。
在本实施方式中，叙述了在沟槽5中有锥形的情况，但在除了锥形以外沟槽侧壁还具有根据单元20的构造、偏离方向21而沟槽偏离角θ2不同从而MOS特性不同的多个面的情况下，能够同样地实施本实施方式，这自不待言。
此外，在本发明的实施方式2中，说明与本发明的实施方式1不同的部分，省略了关于相同或者对应的部分的说明。
实施方式3.
图15是从上面观察本发明的实施方式3的沟槽栅极构造的绝缘栅型碳化硅半导体装置的一部分的俯视图。本实施方式3的图15是实施方式1中的图6的变形例，是使图6中的形成有第2基区14的区域变形而得到的。关于它以外的部分，与实施方式1相同。通过本实施方式，能够进一步缓和对栅极绝缘膜6施加的电场。
在图15中，第2基区14与图6所示的第2基区14相比，沿着偏离上游侧沟槽侧壁22的侧壁面而缩小，朝向单元20的内侧方向而扩大。
通过这样，能够通过从第2基区14延伸的耗尽层，来缓和对不形成第2基区14的沟槽侧壁面的栅极绝缘膜6施加的电场。
如图15所示，第2基区14被形成于偏离上游侧沟槽侧壁22，如果使第2基区14朝向单元20的内侧延伸，则在沟槽型MOSFET为截止状态时从第2基区14延伸的耗尽层缓和对形成于偏离下游侧沟槽侧壁23、与偏离方向平行的沟槽侧壁24的栅极绝缘膜6施加的电场的效果变大。这是由于第2基区14接近偏离下游侧沟槽侧壁23所带来的效果、以及由于与偏离方向平行的沟槽侧壁24中的与第2基区14接近的区域增加所带来的效果。
此外，将图15所示的从第2基区14到与偏离方向平行的沟槽侧壁24的距离设为第1距离25，将从第2基区14到偏离下游侧沟槽侧壁23的距离设为第2距离26。
将图15中的A-A剖视图设为图16(a)，将B-B剖视图设为图16(b)。在图16(b)中，示出了在形成有第2基区14的偏离上游侧沟槽侧壁22处未形成沟道区域的情况。在图16的剖视图中，在沟槽型MOSFET为导通状态时，从沟道区域向漂移层2a注入了的电子在漂移层2a内向横向扩宽，同时朝向漏极电极10而流动。如图16所示，相对于从沟道区域流向漏极电极10的纵向(从上向下的方向)的方向，将电子扩宽的角度设为扩宽角度θ3。例如，在漂移层2a的第1杂质浓度大致恒定的情况下，扩宽角度θ3为40～50度。在电子在漂移层2a内流动时，电子流动的路径19为图16所示的区域。在电子以扩宽角度θ3流动的路径19内，如果存在第2基区14，则电子的流动被第2基区14阻碍，电子流动的有效的体积减少，所以引起导通电阻的增加。
此外，将从第1基区3的底部到第2基区14的底部的距离设为第3距离27。
期望图15以及图16(a)中的第1距离25为(第3距离27)×(tanθ3)以上。在第1距离25小于(第3距离27)×(tanθ3)的情况下，会以阻碍电子流动的路径19的方式形成第2基区14，所以导通电阻上升。
如果使第1距离25过大，则第2基区14的电阻变高，所以存在由于位移电流所带来的压降的影响而栅极绝缘膜6容易被破坏这样的问题。因此，在第1距离25等于(第3距离27)×(tanθ3)时，能够最大地得到防止导通电阻的上升并提高栅极绝缘膜6的可靠性的效果。
另外，期望图15以及图16(b)中的第2距离26为(第3距离27)×(tanθ3)以上。在第2距离26小于(第3距离27)×(tanθ3)的情况下，会以阻碍电子流动的路径19的方式形成第2基区14，所以导通电阻上升。
但是，如果使第2距离26过大，则第2基区14的电阻变高，所以存在由于位移电流所带来的压降的影响而栅极绝缘膜6容易被破坏这样的问题。因此，在第2距离26等于(第3距离27)×(tanθ3)时，能够最大地得到防止导通电阻的上升并提高栅极绝缘膜6的可靠性的效果。
此外，在本发明的实施方式3中，说明与本发明的实施方式1或者2不同的部分，省略了关于相同或者对应的部分的说明。
实施方式4.
图17以及图18是示出本发明的实施方式4的沟槽栅极构造的绝缘栅型碳化硅半导体装置的制造方法的一部分的剖面图。本实施方式4以通过倾斜离子注入来形成第2基区14作为特征。关于它以外的部分，与实施方式1～3相同。如果采用本实施方式，则能够削减沟槽型MOSFET的制作所需的成本。
在图17以及18中示出实施方式4中的沟槽型MOSFET的制造方法的一部分的剖面。图17是说明在实施方式1中的图10说明了的、通过离子注入来形成第2导电类型(p型)的保护扩散层13的工艺的图。此外，在本实施方式中，不进行实施方式1中的图5的第2基区14的注入。在图17中形成保护扩散层13之后，使用相同的第1注入掩模16，在图18中，通过倾斜离子注入Al，来在偏离上游侧沟槽侧壁22处形成p型的第2基区14。
如图18所示，倾斜离子注入是对作为偏离方向21的&lt;11-20&gt;方式附加角度θion的倾斜来进行的。由此，针对图18(a)所示的与偏离方向平行的沟槽侧壁24，不注入Al离子，仅针对图18(b)所示的偏离上游侧沟槽侧壁22注入Al离子。在图18(b)中，仅对偏离上游侧沟槽侧壁22注入Al离子，但也可以以仅对偏离下游侧沟槽侧壁23进行Al离子注入的方式进行倾斜注入。
此外，离子注入的角度θion是垂直于外延层2的表面的方向与离子注入方向的角度。离子注入的角度θion为0°的情况相当于实施方式1。通过将离子注入的角度θion设为tanθion＝(沟槽5的开口宽度)/(注入掩模15的厚度+沟槽5的深度)这样的条件的角度以下，能够在偏离上游侧沟槽侧壁22处形成p型的第2基区14。
这是由于，如果是该范围以外，则Al离子不被注入到保护扩散层13，第2基区14与保护扩散层13不连接。
如果采用本实施方式，则能够使用与形成保护扩散层13时相同的注入用掩模来进行第2基区14的注入，所以能够削减注入用掩模的制作工序，能够省略工艺。另外，不需要进行在两次制作注入用掩模的情况下的图案对准，所以不产生图案对准时的偏移的问题。
如果采用本实施方式，则不需要为了形成第2基区14而进行高能量注入。即，从沟槽侧壁面对偏离上游侧沟槽侧壁22进行注入，所以与实施方式1相比，注入深度可以更浅，所以能够削减注入时间，并且带来注入用掩模的薄膜化，使工艺简化。
此外，在本发明的实施方式4中，说明与本发明的实施方式1至3不同的部分，省略了关于相同或者对应的部分的说明。
实施方式5.
图19是示出本发明的实施方式5的沟槽栅极构造的绝缘栅型碳化硅半导体装置的制造方法的一部分的剖面图。本实施方式5以在实施方式1至3中在形成第2基区14时进行倾斜离子注入作为特征。关于它以外的部分，与实施方式1至3相同。如果采用本实施方式，则能够得到导通电阻更低、栅极绝缘膜6的可靠性更高的沟槽型MOSFET。
实施方式5中的沟槽型MOSFET在进行实施方式1中的在图5中说明了的第2基区14的注入时，如图19所示，进行对作为偏离方向21的&lt;11-20&gt;方向设置了倾斜的倾斜离子注入。此外，图19(a)相当于图15中的A-A剖视图，图19(b)对应于图15中的B-B剖视图。
在图20中示出采用本实施方式而制作了的沟槽型MOSFET的导通状态的剖面图。可知通过本实施方式，不易阻碍电子流动的路径19。在本实施方式中，在偏离上游侧沟槽侧壁22处形成有第2基区14，但在图20的剖视图中，第2基区14的与偏离上游侧沟槽侧壁22对置的边在与电子流动的路径19相同的方向上设置倾斜。
因此，根据本实施方式，在第2基区14的表面侧，能够使第2基区14更加接近于单元20内的偏离下游侧沟槽侧壁23，所以能够在抑制导通电阻的增加的同时，进一步缓和栅极绝缘膜6的电场。
此外，在本发明的实施方式5中，说明与本发明的实施方式1至3不同的部分，省略了关于相同或者对应的部分的说明。
实施方式6.
图21是示出本发明的实施方式6的沟槽栅极构造的绝缘栅型碳化硅半导体装置的一部分的俯视图。本实施方式6以在附加大于0°的沟槽偏离角而得到的沟槽侧壁面的俯视时的端部的位置设置了第2基区14作为特征。关于它以外的部分，与实施方式1至5相同。如果采用本实施方式，则能够得到错误动作小的沟槽型MOSFET。
图21所示的第2基区14设置在与单元20的角部的位置对应的偏离上游侧沟槽侧壁22的端部，这一点与实施方式1中的图6所示的第2基区14不同。此外，根据图21的俯视图可知，沟槽5的角部相当于各沟槽侧壁的端部。即，在图21中，第2基区14设置在成为相邻的单元的接点的沟槽5的交叉点的位置。此外，在本实施方式中，跨过彼此相邻的单元地设置第2基区14。
在图22中，示出本实施方式6的沟槽栅极构造的绝缘栅型碳化硅半导体装置的剖面图。图22(a)相当于图21中的C-C剖面图，图22(b)相当于图21中的D-D剖面图。
在图23中，示出用于说明本实施方式6的沟槽栅极构造的绝缘栅型碳化硅半导体装置的效果的、相对于栅极电压的漏极电流的特性。在图23中，用实线表示在采用本实施方式的情况下的特性，用虚线表示在不采用本实施方式的以往的情况下的特性。在施加了栅极电压时，电场集中于在俯视时成为沟槽5的角部的位置，所以与角部以外的沟槽侧壁部相比，在角部的沟槽侧壁部，在低的栅极电压下形成反转沟道层，与角部以外相比，导通电流在低的栅极电压下流动。即，即使施加相同的栅极电压，在沟槽侧壁的端部和端部以外，实质上施加的栅极电场也不同。这样，在沟槽侧壁的端部，在低的栅极电压下导通电流开始流动，其结果，如在图23中用虚线所示的特性那样，在漏极电流的上升部分产生突出部(波峰)。波峰越大，则越成为错误动作的原因，所以不优选。
在本实施方式中，在偏离上游侧沟槽侧壁22中的、导通电流较早开始流动的端部形成了第2基区14，所以能够抑制在形成有第2基区14的区域中导通电流流动，并抑制成为错误动作的原因的漏极电流的波峰的发生。
此外，在如本实施方式那样在偏离上游侧沟槽侧壁22的端部形成第2基区14的情况下，如图21的俯视图那样，第2基区14朝向偏离方向21而具有厚度，所以有时在与偏离方向平行的沟槽侧壁24的端部形成了第2基区14。其结果，在图22(a)的剖视图中，在与偏离方向平行的沟槽侧壁24处形成有第2基区14。
与偏离方向平行的沟槽侧壁24具有沟道特性良好的面方位，所以由于形成有第2基区14而沟道区域缩小，这不优选。因此，期望朝向偏离方向21的第2基区14的厚度薄到尽可能在与偏离方向平行的沟槽侧壁24不形成第2基区14。
例如，如图14所示，在沟槽5具有锥形角θ4的情况下，在具有与锥形角θ4相等的沟槽偏离角θ2的与偏离方向平行的沟槽侧壁24处也形成了第2基区14。在这种情况下，也使得在沟槽偏离角θ2最大的偏离上游侧沟槽侧壁22的端部形成的第2基区14大于在与偏离方向平行的沟槽侧壁24形成的第2基区14。此外，在这种情况下，在沟槽偏离角θ2最小的偏离下游侧沟槽侧壁23，不形成第2基区14，从而也能够进一步抑制导通电阻的增加。
在本实施方式中，能够得到抑制由第2基区14导致的导通电阻的增加的效果，同时抑制错误动作。
另外，单元20的角部在沟槽MOSFET进行截止动作时最为被施加电场。如果采用本实施方式，则也能够得到缓和设置有第2基区14的、与单元20的角部对应的位置的沟槽5的侧壁的电场、并进一步提高栅极绝缘膜6的可靠性的效果。
此外，在本发明的实施方式6中，说明与本发明的实施方式1至5不同的部分，省略了关于相同或者对应的部分的说明。

Claims (15)

1.一种绝缘栅型碳化硅半导体装置，其特征在于，具备：
4H型的碳化硅基板，具有从(0001)面起在偏离方向上设置有大于0°的偏离角的主面；
第1导电类型的漂移层，设置在所述碳化硅基板上；
第2导电类型的第1基区，位于所述漂移层的表面侧；
第1导电类型的源极区域，位于所述第1基区内；
沟槽，贯通所述第1基区与所述源极区域，具有由多个面构成的沟槽侧壁；
栅极绝缘膜，形成于所述沟槽内的所述沟槽侧壁；
栅极电极，隔着所述栅极绝缘膜埋入到所述沟槽内；
第2导电类型的保护扩散层，与所述沟槽的底部相接地设置在所述漂移层内；以及
第2导电类型的第2基区，与所述保护扩散层的一部分、所述第1基区的一部分以及所述沟槽侧壁的所述多个面中的一面的至少一部分相接地，在所述漂移层内设置为底面的深度比所述保护扩散层的底面的深度浅，
所述第2基区相接的所述沟槽侧壁的所述一面是对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加大于0°的沟槽偏离角而得到的面，
所述第2基区的杂质浓度高于所述保护扩散层的杂质浓度。
2.根据权利要求1所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述源极区域在所述第2基区的上部与所述沟槽的侧壁面相接。
3.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述沟槽的侧壁面与所述主面所成的角度在各侧壁面相同。
4.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述第2基区相接的所述沟槽侧壁的所述一面是所述沟槽侧壁的所述多个面中的、附加最大的所述沟槽偏离角而得到的面。
5.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述绝缘栅型碳化硅半导体装置包括活性区域和终端区域，
在所述活性区域内的全部的所述沟槽的每个沟槽中具备所述第2基区与所述保护扩散层。
6.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
将所述第1基区与所述第2基区的深度之差设为第3距离，并将在碳化硅中在&lt;0001&gt;方向上扩散的电子从&lt;0001&gt;方向扩宽的扩宽角度设为θ3，所述第2基区与未形成有所述第2基区的沟槽侧壁面的距离为式1所示的距离以上，
其中，所述式1是：(第3距离)×tanθ3。
7.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述绝缘栅型碳化硅半导体装置包括活性区域和终端区域，
所述活性区域由格子状或者六边形形状的单元的集合构成。
8.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
在所述源极区域以及所述第1基区的表面的一部分具备源极电极，
在所述碳化硅基板的背面具备漏极电极。
9.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述第1导电类型为n型，第2导电类型为p型。
10.根据权利要求1或者2所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述绝缘栅型碳化硅半导体装置是沟槽型MOSFET或者沟槽型IGBT中的某一个。
11.一种绝缘栅型碳化硅半导体装置，其特征在于，具备：
4H型的碳化硅基板，具有从(0001)面起在偏离方向上设置有大于0°的偏离角的主面；
第1导电类型的漂移层，设置在所述碳化硅基板上；
第2导电类型的第1基区，位于所述漂移层的表面侧；
第1导电类型的源极区域，位于所述第1基区内；
沟槽，贯通所述第1基区与所述源极区域，具有由多个面构成的沟槽侧壁；
栅极绝缘膜，形成于所述沟槽内的所述沟槽侧壁；
栅极电极，隔着所述栅极绝缘膜被埋入到所述沟槽内；
第2导电类型的保护扩散层，与所述沟槽的底部相接地设置在所述漂移层内；以及
第2导电类型的第2基区，与所述保护扩散层的一部分、所述第1基区的一部分以及所述沟槽侧壁的所述多个面中的一面的端部相接地，在所述漂移层内设置为底面的深度比所述保护扩散层的底面的深度浅，
所述第2基区相接的所述沟槽侧壁的所述一面是对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加大于0°的沟槽偏离角而得到的面，
所述第2基区的杂质浓度高于所述保护扩散层的杂质浓度。
12.根据权利要求11所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述第2基区相接的所述沟槽侧壁的所述一面是所述沟槽侧壁的所述多个面中的、附加最大的所述沟槽偏离角而得到的面。
13.根据权利要求11或者12所述的绝缘栅型碳化硅半导体装置，其特征在于，
所述绝缘栅型碳化硅半导体装置包括活性区域和终端区域，
在所述活性区域内的全部的所述沟槽的每个沟槽中具备所述第2基区与所述保护扩散层。
14.一种绝缘栅型碳化硅半导体装置的制造方法，其特征在于，具备：
在具有从(0001)面起在偏离方向上设置有大于0°的偏离角的主面的4H型的碳化硅基板上使成为第1导电类型的漂移层的第1导电类型的外延层生长的工序；
在所述外延层的表层部形成第2导电类型的第1基区的工序；
在所述第1基区的表层部形成第1导电类型的源极区域的工序；
通过蚀刻来形成贯通所述第1基区与所述源极区域且具有由多个面构成的沟槽侧壁的沟槽的工序；
与所述沟槽的底部相接地在所述漂移层内形成第2导电类型的保护扩散层的工序；
与所述保护扩散层的一部分、所述第1基区的一部分以及所述沟槽侧壁的所述多个面中的一面相接地，在所述漂移层内形成底面的深度比所述保护扩散层的底面的深度浅的第2导电类型的第2基区，所述一面是对与&lt;0001&gt;方向平行的面朝向&lt;0001&gt;方向附加大于0°的沟槽偏离角而得到的面的工序；
在所述沟槽内的所述沟槽侧壁形成栅极绝缘膜的工序；以及
在所述沟槽内隔着所述栅极绝缘膜埋入栅极电极的工序，
所述第2基区的杂质浓度高于所述保护扩散层的杂质浓度。
15.根据权利要求14所述的绝缘栅型碳化硅半导体装置的制造方法，其特征在于，
所述绝缘栅型碳化硅半导体装置包括活性区域和终端区域，
在通过蚀刻来形成所述沟槽的工序中，所述沟槽是在所述活性区域中同时形成的。
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