CN102725849B - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

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Abstract

提供了一种碳化硅半导体器件(1)，所述碳化硅半导体器件(1)包括半导体层(12)，其由碳化硅制成并具有带沟槽(20)的表面(12a)，所述沟槽(20)具有由以相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面形成的侧壁(19)；以及绝缘膜(13)，其形成为接触所述沟槽(20)的所述侧壁(19)。在从所述沟槽(20)的所述侧壁(19)与所述绝缘膜(13)之间的界面起10nm的区域中的氮浓度的最大值不小于1×1021cm-3，并且所述半导体器件具有在所述沟槽(20)的所述侧壁(19)内的、相对于与-2110方向正交的方向±10°的范围内的沟道方向。还提供了一种碳化硅半导体器件的制造方法。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件及其制造方法，并且具体而言，涉及一种呈现良好电特性的碳化硅半导体器件及其制造方法。
背景技术
传统上，已经公知使用碳化硅(SiC)的碳化硅半导体器件，并且例如，在国际专利公布WO01/018872(以下称作“专利文献1”)中公开了它们的例子。专利文献1公开了一种MOS型场效应晶体管(MOSFET)，其形成为使用4H多型的SiC衬底的碳化硅半导体器件，其具有基本上为{03-38}的表面取向。根据公开所述MOSFET的专利文献1，通过干法氧化来形成栅氧化物膜，并且可以获得高沟道迁移率(大约100cm2/Vs)。
现有技术文献
专利文献
专利文献1：国际专利公布WO01/018872。
发明内容
本发明要解决的问题
为了使其中使用SiC的碳化硅半导体器件稳定地呈现出其良好的电特性，要求以高再现性获得高沟道迁移率。
本发明的发明人经过研究发现，即使专利文献1中公开的MOSFET也可能根据情况而不具有足够高的沟道迁移率。
考虑到以上情况，本发明的目的是提供一种能够以高再现性获得 高沟道迁移率的碳化硅半导体器件及其制造方法。
解决问题的方法
本发明是一种碳化硅半导体器件，包括：半导体层，其由碳化硅制成并具有带沟槽的表面，所述沟槽具有由在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面形成的侧壁；以及绝缘膜，其形成为接触所述沟槽的所述侧壁，在从所述沟槽的所述侧壁与所述绝缘膜之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3，并且所述碳化硅半导体器件具有沟槽的侧壁内的、在相对于与<-2110>方向正交的方向±10°的范围内的沟道方向。
此外，本发明是一种碳化硅半导体器件，包括：衬底，其由第一导电类型的碳化硅制成；半导体层，其形成在所述衬底上、由所述第一导电类型的碳化硅制成，包含比衬底低的浓度的第一导电类型杂质，并且具有带沟槽的表面，所述沟槽具有由在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面形成的侧壁；第二导电类型杂质扩散层，其形成在沟槽的侧壁中；第一导电类型杂质扩散层，其形成在半导体层的表面中；绝缘膜，其被形成为接触沟槽的侧壁；源电极，其被形成为接触半导体层的表面的除了其中形成有绝缘膜的部分以外的至少一部分区域；栅电极，其形成在绝缘膜上；以及漏电极，其形成在与其上形成有半导体层的所述衬底的表面相反的所述衬底的表面上。在从沟槽的侧壁与绝缘膜之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3，并且所述碳化硅半导体器件具有与沟道的侧壁内的、相对于<-2110>方向正交的方向±10°的范围内的沟道方向。
优选地，在本发明的碳化硅半导体器件中，源电极具有条带图案的表面。
优选地，在本发明的碳化硅半导体器件中，源电极具有蜂巢图案 的表面。
优选地，在本发明的碳化硅半导体器件中，沟槽的侧壁由在相对于{03-38}面±5°的角度倾斜的晶面来形成。
此外，本发明是一种碳化硅半导体器件的制造方法，包括以下步骤：在由碳化硅制成的半导体层的表面中形成具有侧壁的沟槽，所述侧壁由在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面来形成；形成接触沟槽的侧壁的绝缘膜，使得沟道方向被设定在沟槽的侧壁内的、相对于与<-2110>方向正交的方向±10°的范围内；以及调整氮浓度，使得在从沟槽的侧壁与绝缘膜之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3。
优选地，关于本发明的碳化硅半导体器件的制造方法，沟道方向基于在半导体层中包含的缺陷的取向被设定在沟槽的侧壁内的、相对于与<-2110>方向正交的方向±10°的范围内。
优选地，关于本发明的碳化硅半导体器件的制造方法，调整氮浓度的步骤包括在包含氮的气体气氛中对其中形成有绝缘膜的半导体层执行热处理的步骤。
优选地，关于本发明的碳化硅半导体器件的制造方法，调整所述氮浓度的步骤包括在惰性气体气氛中对已经受过热处理的半导体层执行热处理的步骤。
本发明的效果
本发明可以提供能够以高再现性获得高沟道迁移率的碳化硅半导体器件及其制造方法。
附图说明
图1是作为本发明的碳化硅半导体器件的示例的垂直沟槽栅MOSFET的示例的示意性横截面图。
图2是从栅电极侧看到的图1所示的碳化硅半导体器件的示意性平面图；
图3是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图4是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图5是示出本发明半导体层的表面的示例的示意性平面图。
图6是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图7是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图8是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图9是示出本发明中沟槽的侧壁的示例的示意性平面图。
图10是示出本发明中沟槽的侧壁的晶面的示例的示意性透视图。
图11是示出本发明中沟槽的侧壁的晶面的优选示例的示意性横截面图。
图12是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图13是示出本发明的碳化硅半导体器件制造方法的示例的一部分制造过程的示意性横截面图。
图14是从栅电极侧看本发明的碳化硅半导体器件的另一个示例的示意性平面图。
图15是示出在本发明的碳化硅半导体器件的示例中在沟槽的侧壁与绝缘膜之间的界面附近的氮浓度分布的示例的示意图。
图16是示出在本发明的碳化硅半导体器件的示例中在沟槽的侧壁中相对于<-2110>方向的角度(°)与沟道迁移率(相对值)之间的关系的示例的示意图。
具体实施方式
下面将对本发明的实施例进行描述。在本发明的附图中，相同的附图标记指示相同或相应的部分。
其中要表示的晶面及方向，它们实际上应当在所需的数字上用横杠表示。然而，由于表示方式有限，在本发明中在所需的数字前面加上“-”来表示，以代替在所需的数字上用横杠表示。此外，在本发明中，单个取向用[]表示，组取向用<>表示，单个面用()表示，组面用{}表示。
图1示出作为本发明的碳化硅半导体器件的示例的垂直沟槽栅MOSFET(金属氧化物半导体场效应晶体管)的示例的示意性横截面图。
图1所示的碳化硅半导体器件1包括由例如n型和4H-SiC多型的碳化硅制成的衬底11、在衬底11的表面11a上形成的由n型碳化硅制成的半导体层12、在半导体层12的表面12a中形成的沟槽20、作为形成在半导体层12的表面12a中的p型区域的第二导电类型杂质扩散层14、作为形成在第二导电类型杂质扩散层14的表面(也在半导体层12的表面12a中)中的n型区域的第一导电类型杂质扩散层15、在半导体层12的一部分表面12a上形成的以接触沟槽20的侧壁19的绝缘膜13、形成在半导体层12的表面12a中除了其中形成有绝缘膜13的区域以外的区域中的源电极16、形成在绝缘膜13的表面上的栅电极17以及形成在衬底11的背表面上的漏电极18。
这里，作为其上形成有半导体层12的衬底11的表面11a，可以使用例如作为{04-4-3}面的晶面。
此外，作为半导体层12，可以使用诸如由具有比衬底11低的n型杂质浓度的n型碳化硅制成的层的层。
此外，在半导体层12的表面12a中形成的沟槽20的侧壁19由在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面来形成。
此外，作为绝缘膜13，可以使用诸如通过干法氧化(热氧化)等形成的氧化物膜的膜。绝缘膜13并不限于单层结构，而是可以具有包含两层或更多层的结构。
此外，作为第二导电类型杂质扩散层14，可以使用诸如p型区域的层，其例如通过将用作半导体层12的表面12a中的第二导电类型杂质的p型杂质进行扩散来形成。这里，作为用作第二导电类型杂质的p型杂质，例如可以使用铝、硼等。此外，在除了其中在第二导电类型杂质扩散层14的表面中形成第一导电类型杂质扩散层15的区域以外的至少一部分区域中，可以形成包含用作第二导电类型杂质的p型杂质并且具有比第二导电类型杂质扩散层14高的浓度的p+型区域。
此外，作为第一导电类型杂质扩散层15，例如可以使用诸如n型区域的层，其例如通过将用作半导体层12的表面12a中的第一导电类型杂质的n型杂质进行扩散来形成。第一导电类型杂质扩散层15的n型杂质浓度可以制备得比半导体层12的n型杂质浓度高。这里，作为用作第一导电类型杂质的n型杂质，例如可以使用氮、磷等。
此外，对于源电极16、栅电极17和漏电极18中的每个，例如可以使用常规公知的金属等。
在图1所示的碳化硅半导体器件中，在从沟槽20的侧壁19与绝缘膜13之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3。这里，从在沟槽20的侧壁19和绝缘膜13之间的界面起10nm内的区域是指由以下区域所构成的区域：从沟槽20的侧壁19与绝缘 膜13之间的界面垂直于界面地朝向沟槽20的侧壁19侧延伸10nm的区域，以及从沟槽20的侧壁19与绝缘膜13之间的界面垂直于界面地朝向绝缘膜13延伸10nm的区域。
图2示出从栅电极17侧看到的图1所示的碳化硅半导体器件1的示意性平面图。这里，源电极16的表面和栅电极17的表面被形成为在<-2110>方向按条带图案延伸。此外，沿着垂直于<-2110>方向的<03-38>方向，源电极16和栅电极17交替布置，并且一个栅电极17设置在两个源电极16之间。此外，从源电极16与栅电极17之间的间隙，暴露出绝缘膜13的表面。因此，在源电极16的表面具有条带图案之处，在沟槽20的侧壁19(在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面)中，沟道方向趋向于容易地设定在相对于与<-2110>方向正交的方向±10°的范围内，正如以后所描述的。在本发明中，沟道方向是指其中载流子在沟槽20的侧壁19中移动的方向。
这里，具有如上所述结构的碳化硅半导体器件1的沟道方向被设定成包含在沟槽20的侧壁19内的、相对于与<-2110>方向正交的方向±10°的范围中，侧壁19由在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面来形成。
下面，将给出对具有如上所述结构的碳化硅半导体器件1的制造方法的示例的描述。首先，如图3的示意性横截面图所示，准备由碳化硅(4H-SiC)制成的衬底11，所述碳化硅(4H-SiC)具有例如由为{04-4-3}面的晶面形成的表面11a。
接着，如图4的示意性横截面图所示，半导体层12形成在衬底11的表面11a上。
这里，半导体层12可以通过例如由n型碳化硅制成的半导体层 12的外延生长等形成在衬底11的表面11a上，该n型碳化硅具有比衬底11低的浓度的n型杂质。在半导体层12通过上述外延生长形成的情况下，半导体层12的表面12a允许具有与衬底11的表面11a相同的晶面。因此，如果衬底11的表面11a例如由作为{04-4-3}面的晶面形成，则半导体层12的表面12a也允许具有作为{04-4-3}面的晶面，例如如图5的示意性平面图中所示。
接着，如图6的示意性横截面图所示，第二导电类型杂质扩散层14形成在半导体层12的表面12a中。在该示例中，第二导电类型杂质扩散层14被形成为在<-2110>方向延伸的条带图案。但是，第二导电类型杂质扩散层14并不限于此形式。
这里，第二导电类型杂质扩散层14例如可以通过离子注入等来形成，其中在离子注入阻挡掩模放置在除了其中将在半导体层12的表面12a中形成第二导电类型杂质扩散层14的区域以外的区域中之后，用作第二导电类型杂质的p型杂质的离子被注入到半导体层12的表面12a中。作为离子注入阻挡掩模，例如可以使用通过光刻法和蚀刻来构图的氧化物膜等。
接着，如图7的示意性横截面图所示，第一导电类型杂质扩散层15形成在以上述方式形成的第二导电类型杂质扩散层14的表面中。在该示例中，第一导电类型杂质扩散层15也被形成为在<-2110>方向延伸的条带图案。但是，第一导电类型杂质扩散层15并不限于此形式。
这里，第一导电类型杂质扩散层15例如可以通过离子注入等来形成，其中在离子注入阻挡掩模放置在除了其中将在半导体层12的表面12a中形成第一导电类型杂质扩散层15的区域以外的区域中之后，用作第一导电类型杂质的n型杂质的离子被注入到半导体层12的表面12a中。作为离子注入阻挡掩模，例如也可以使用通过光刻法和蚀刻来构图的氧化物膜等。
接着，对其中已按上述方式形成第二导电类型杂质扩散层14和第一导电类型杂质扩散层15的半导体层12执行激活退火处理。因此，可以激活已通过上述离子注入引入的、用作第二导电类型杂质扩散层14中的第二导电类型杂质的p型杂质以及用作第一导电类型杂质扩散层15中的第一导电类型杂质的n型杂质。
这里，激活退火处理例如可以在氩气体气氛中、通过对其中已形成第二导电类型杂质扩散层14和第一导电类型杂质扩散层15的半导体层12加热例如在大约1700℃的温度下执行大约30分钟。
接着，如图8的示意性横截面图所示，具有侧壁19的沟槽20被形成在半导体层12的表面12a上。沟槽20例如可以通过在除了其中将在半导体层12的表面12a中形成沟槽20的区域以外的区域中提供蚀刻掩模，其后进行蚀刻，从而去除半导体层12的表面12a中不提供蚀刻掩模的区域来形成。
这里，在沟道方向将与其中沟槽20的侧壁19延伸的方向一致的情况下，例如对于形成在半导体层12中的缺陷，优选指定与<-2110>方向正交的方向，并且如例如在图9的示意性平面图中所示的形成沟槽20，使得其中沟槽20的侧壁19延伸的方向(图9中向上的方向)被包含在相对于与<-2110>方向正交的方向±10°的范围内。
以上是为了以下的原因。在制造碳化硅半导体器件1的过程中，缺陷可能形成在半导体层12的特定部分处。因此，可以使用在半导体层12的特定部分处形成的缺陷的位置作为参考。然后，在例如沟道方向将与其中沟槽20的侧壁19延伸的方向保持一致的情况下，可以容易地形成沟槽20，使得其中沟槽20的侧壁19延伸的方向被包含在相对于与<-2110>方向正交的方向±10°的范围内。
此外，例如如图10的示意性透视图中所示，沟槽20的侧壁19由晶面(图10中的阴影部分)形成，晶面以相对于{0001}面不小于50°且不大于65°的范围内的角度α°倾斜。优选地，沟槽20的侧壁19的晶面还可以在相对于{03-38}面±5°的范围内的角度倾斜，例如如图11的示意性横截面图中所示。在沟槽20的侧壁19为以相对于{03-38}面±5°的范围内的角度倾斜的晶面时，诸如碳化硅半导体器件1的沟道迁移率的电特性趋向于提高。为了进一步提高诸如碳化硅半导体器件1的沟道迁移率的电特性，优选地，沟槽20的侧壁19是以相对于{03-38}面±3°的范围内的角度倾斜的晶面，并且沟槽20的侧壁19最好为{03-38}面。显然，以相对于{03-38}面±5°的范围内的角度倾斜的晶面以及以相对于{03-38}面±3°的范围内的角度倾斜的晶面中的每一个包括{03-38}面。
接着，如图12的示意性横截面图所示，形成绝缘膜13以接触以上述方式形成的沟槽20的侧壁19。绝缘膜13可以形成为接触在如所控制的方向上延伸的沟槽20的侧壁19，使得其中沟槽20的侧壁19延伸的方向被包含在相对于与<-2110>方向正交的方向±10°的范围内，并由此将沟道方向设定在相对于与<-2110>方向正交的方向±10°的范围内。
这里，作为绝缘膜13，可以使用例如通过干法氧化(热氧化)等形成的氧化物膜等。具体地，干法氧化(热氧化)例如可以在氧气中、例如在大约1200℃的温度下通过对其中如上所述形成了沟槽20的半导体层12的表面12a加热大约30分钟来执行。
接着，对其中形成了如上所述的绝缘膜13的半导体层12执行氮退火处理。这样，氮浓度可以被调整成使得在从沟槽20的侧壁19和绝缘膜13之间的界面起10nm的区域中的氮浓度的最大值不小于1×1021cm-3
这里，在上述氮退火处理中，例如在包含诸如一氧化氮(NO)气体的氮的气体气氛中、在大约1100℃下对其中已形成上述绝缘膜13的半导体层12加热大约120分钟。这样，在从沟槽20的侧壁19与绝缘膜13之间的界面起10nm内的区域中的氮浓度的最大值可以被设定成1×1021cm-3或更高。
优选地，例如可以进一步在诸如氩气体的惰性气体的气氛中对经受了上述氮退火处理的半导体层12执行惰性气体退火处理。在对经受了上述氮退火处理的半导体层12执行上述惰性气体退火处理的情况下，对于碳化硅半导体器件1来说具有更高的能够以高再现性获得高沟道迁移率的趋势。
这里，上述惰性气体退火处理例如可以在氩气体中通过在例如大约1100℃下对经受了上述氮退火处理的半导体层12加热大约60分钟来执行。
接着，如图13的示意性横截面图中所示，如上所述形成的一部分绝缘膜13被去除以对绝缘膜13构图。
这里，通过去除一部分绝缘膜13来执行绝缘膜13的构图，使得暴露半导体层12的表面12a中的第一导电类型杂质扩散层15的至少一部分表面。
此外，一部分绝缘膜13例如可以通过在绝缘膜13的表面上形成利用光刻法构图的蚀刻掩模并进行蚀刻来暴露将要去除的绝缘膜13的一部分，其后进行蚀刻并由此去除绝缘膜13的暴露部分，来进行去除。
接着，如图1所示，源电极16被形成为接触半导体层12的表面12a中的第一导电类型杂质扩散层15的暴露表面，其从已去除绝缘膜13的部分中暴露。
这里，源电极16例如可以通过对在上述绝缘膜13的蚀刻之后所暴露的半导体层12的表面12a以及上述蚀刻掩模的表面执行例如溅射以例如形成由诸如镍的金属制成的导电膜、之后去除该蚀刻掩模来形成。换句话说，在蚀刻掩模的表面上形成的导电膜与蚀刻掩模一起被去除(剥离)，同时只剩下在半导体层12的表面12a上形成的导电膜用作源电极16。
优选地，对形成了上述源电极16的半导体层12执行用于获得合金的热处理。
这里，用于获得合金的热处理例如可以在诸如氩气体的惰性气体气氛中、通过在大约950℃的温度下对其上形成了上述源电极16的半导体层12加热大约2分钟来执行。
接着，如图1所示，在绝缘膜13的表面上形成栅电极17。这里，栅电极17例如可以通过执行光刻法和蚀刻等以形成具有与其中将要形成栅电极17的部分相对应的开口并覆盖绝缘膜13的各个完整表面以及源电极16的抗蚀剂掩模、然后执行例如溅射等以在抗蚀剂掩模的表面上以及从抗蚀剂掩模的开口暴露的绝缘膜13的表面上例如形成由诸如铝的金属制成的导电膜、之后去除该抗蚀剂掩模来形成。换句话说，在抗蚀剂掩模的表面上形成的导电膜与抗蚀剂掩模一起被去除(剥离)，同时只剩下在绝缘膜13的表面上形成的导电膜用作栅电极17。
接着，如图1所示，在衬底11的背表面上形成漏电极18。这里，漏电极18例如可以通过执行例如溅射等以例如形成由诸如镍的金属制成的导电膜而形成在衬底11的背表面上。
这样，可以制造出具有如图1所示的结构的碳化硅半导体器件1。
在本发明的碳化硅半导体器件1中，源电极16的表面可以以蜂巢图案形成，并且除了源电极16的外边界周围的部分区域以外的区域可以被形成为栅电极17，如图14中的示意性平面图所示。
在源电极16的表面已如上所述形成蜂巢图案的情况下，每个源电极16的表面以六边形的形状来形成。具体地，源电极16的表面优选以正六边形的形状来形成。在每个源电极16具有其表面以正六边形的形状形成的情况下，可以增加将由相同大小的衬底11形成碳化硅半导体器件1的可能的数目。因此，存在可以以高再现性和较高制造效率制造具有高沟道迁移率的碳化硅半导体器件1的趋势。在此情况下，第二导电类型杂质扩散层14和第一导电类型杂质扩散层15也可以以诸如正六边形的六边形来形成。
具有如图14所示构造的源电极16和栅电极17的碳化硅半导体器件1的其他特征与以上描述相类似。
在以上述方式制成的碳化硅半导体器件1中，当例如负电压施加到源电极16并且正电压施加到栅电极17和漏电极18时，则从源电极16注入的载流子(上述示例中的电子)经过第一导电类型杂质扩散层15的表面、沟槽20的侧壁19、半导体层12的内部以及衬底11的内部移动到漏电极18。
如果负电压施加到源电极16，并且正电压施加到漏电极18，同时正电压没有施加到栅电极17，则从源电极16注入的载流子(上述示例中的电子)将被限制在沟槽20的侧壁19中的第二导电类型杂质扩散层14的表面中移动。
在本发明的碳化硅半导体器件1中，从沟槽20的侧壁19与绝缘膜13之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3，正如图15所示的。因此，在本发明的碳化硅半导体器件1 中，可以减少通过干法氧化(热氧化)等在沟槽20的侧壁19与绝缘膜13之间的界面处形成绝缘膜13时发生的界面态的数目。因此，特别是在绝缘膜13正下方的沟道(接触绝缘膜13的沟槽20的侧壁19部分)中，可以稳定地提高载流子迁移率(沟道迁移率)。
图15示出在具有上述结构的碳化硅半导体器件1中、在沟槽20的侧壁19与绝缘膜13之间的界面附近的氮浓度的示例。这里，在图15中，垂直轴代表氮浓度(cm-3)，并且水平轴代表与沟槽20的侧壁19和绝缘膜13之间的界面相距的距离(nm)。此外，在图15中，其中在水平轴上的距离(nm)为0(nm)的部分代表沟槽20的侧壁19与绝缘膜13之间的界面。相对于在距离(nm)的水平轴上的0(nm)部分在左侧方向上的延伸代表朝绝缘膜13侧的方向上延伸，而相对于在距离(nm)的水平轴上的0(nm)部分在右侧方向上的延伸代表朝沟槽20的侧壁侧的方向上延伸。
此外，具有上述结构的碳化硅半导体器件1具有沟槽20的侧壁内的、在相对于与<-2110>方向正交的方向±10°的范围内的沟道方向。因此，载流子在该沟道方向上平滑地移动，并且在该沟道方向上的载流子迁移率以及电流特性可以得到改善。因此，氮化硅半导体器件1的导通电阻可以减小。
图16示出沟道迁移率(相对值)与相对于具有上述结构的碳化硅半导体器件1的沟槽20的侧壁19中(在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面中)的<-2110>方向的角度(°)之间的关系的示例。在图16中，垂直轴代表沟道迁移率(相对值)，并且水平轴代表相对于沟槽20的侧壁19中的<-2110>方向的角度(°)。至于图16中的水平轴的角度(°)，针对相对于<-2110>方向倾斜的方向不区分该角度。因此，水平轴上的80°例如代表相对于<-2110>方向倾斜+80°，以及相对于<-2110>方向倾斜-80°的方向。
在图16中垂直轴上的沟道迁移率(相对值)通过相对于在与沟槽20的侧壁19中的<-2110>方向正交的方向上的沟道迁移率为1的相对值来表示。此外，在图16中的水平轴上的角度为90°的部分表示与沟槽20的侧壁19中的<-2110>方向正交的方向。
如图16所示，可以看到当沟道方向在相对于沟槽20的侧壁19中的<-2110>方向(与<-2110>方向正交的方向)90°角的方向上延伸时，沟道迁移率最高，而随着与正交于沟槽20的侧壁19中的<-2110>方向的方向偏离越多，则沟道迁移率趋向于越小。相对于{0001}面以在不小于50°且不大于65°的范围内的角度倾斜的沟槽20的侧壁19的任意晶面也满足从图16看到的趋势。
因此，为了获得高沟道迁移率，最好是沟槽20的侧壁19(在相对于{0001}面不小于50°且不大于65°的范围内的角度倾斜的晶面)内的、具有与<-2110>方向正交的沟道方向(即，与<-2110>方向正交的±0°的方向)。
然而，如图16所示，在沟道方向为沟槽20的侧壁19中的、相对于<-2110>方向不小于80°且不大于90°的角度处的方向(即，相对于与<-2110>方向正交的方向±10°范围内的方向)的情况下，沟道迁移率(相对值)高于0.99。因此，即使当沟道迁移率由于制造中的问题等原因而改变为特定程度，沟道迁移率也不太可能以大的程度劣化。
正如从以上所看到的，在本发明的具有在沟槽20的侧壁19内的、相对于与<-2110>方向正交的方向±10°范围内的沟道方向的碳化硅半导体器件1中，可以以高再现性获得高沟道迁移率。此外，为了在本发明的碳化硅半导体器件1中以高再现性获得高沟道迁移率，最好的是如上所述将沟道方向设定在与沟槽20的侧壁19中的<-2110>方向正交的方向上。
虽然以上的描述将n型称作第一导电类型，并且将p型称作第二导电类型，但是本发明可以被构造成使得在上述碳化硅半导体器件1的结构中第一导电类型为p型，并且第二导电类型为n型。
示例
垂直沟槽栅MOSFET的制造
碳化硅半导体器件按以下方式被形成为示例的垂直沟槽栅MOSFET。
首先，如图3所示，准备由具有400μm厚度的n型碳化硅晶体(4H-SiC)形成的衬底11。这里，衬底11具有由作为{04-4-3}面的晶面形成的表面11a。
接着，如图4所示，由掺杂有作为n型杂质的氮的n型碳化硅晶体形成的半导体层12(n型杂质浓度：5×1015cm-3)通过CVD(化学气相沉积)在衬底11的表面11a上外延生长为10μm的厚度。
这里，半导体层12的表面12a由作为具有<-2110>方向以及与<-2110>方向正交的<03-38>方向的{04-4-3}面的晶面来形成，如图5所示。
接着，如图6所示，在半导体层12的表面12a中形成第二导电类型杂质扩散层14(p型杂质浓度：1×1017cm-3)。这里，第二导电类型杂质扩散层14通过使用光刻法和蚀刻以在除了其中将在半导体层12的表面12a中形成第二导电类型杂质扩散层14的区域以外的区域中形成构图的氧化物膜、并使用氧化物膜作为离子注入阻挡掩模注入硼离子作为p型杂质来形成。第二导电类型杂质扩散层14被形成为在<-2110>方向上延伸的条带图案。
接着，如图7所示，在以上述方式形成的第二导电类型杂质扩散层14的表面中，形成第一导电类型杂质扩散层15(n型杂质浓度：5×1019cm-3)和p+型区域(未示出)(p型杂质浓度：3×1019cm-3)。这里，如图7所示，第一导电类型杂质扩散层15被形成为在<-2110>方向上延伸的条带图案，并且p+型区域在第一导电类型杂质扩散层15的外部上被形成为在<-2110>方向上延伸的条带图案，以接触第一导电类型杂质扩散层15。
第一导电类型杂质扩散层15通过使用光刻法和蚀刻以在除了其中将在半导体层12的表面12a中形成第一导电类型杂质扩散层15的区域以外的区域中形成构图的氧化物膜、并使用氧化物膜作为离子注入阻挡掩模注入磷离子作为n型杂质来形成。p+型区域也通过使用光刻法和蚀刻以在除了其中将在半导体层12的表面12a中形成p+型区域的区域以外的区域中形成构图的氧化物膜、并使用氧化物膜作为离子注入阻挡掩模注入硼离子作为p型杂质来形成。
接着，在氩气体气氛中、在1700℃的温度下，通过对其中已按上述方式形成第二导电类型杂质扩散层14、第一导电类型杂质扩散层15以及p+型区域的半导体层12加热来执行激活退火处理持续30分钟。
接着，如图8所示，在半导体层12的表面12a中形成具有侧壁19的沟槽20。例如可以通过在除了其中将在半导体层12的表面12a中形成沟槽20的区域以外的区域中提供蚀刻掩模、之后垂直于半导体层12的表面12a执行蚀刻以去除其中不提供蚀刻掩模的区域并因此将在半导体层12的表面12a中形成沟槽20来形成沟槽20。这里，沟槽20以如下方式形成。在半导体层12中形成的缺陷被用作指定与<-2110>方向正交的方向的参考。如图9所示，为了允许沟道方向与其中沟槽20的侧壁19延伸的方向一致，沟槽20被形成为使得沟槽20的侧壁19的延伸方向被包含在相对于与<-2110>方向正交的方向±10°的范围内。因此，沟槽20的侧壁19由{03-38}面形成，该{03-38}面是以相对于 {0001}面大约55°的角度倾斜的晶面。此外，沟槽20的侧壁19垂直于半导体层12的表面12a({04-4-3}面)地延伸。
接着，如图12所示，在氧气中、在1200℃下对半导体层12的表面12a加热30分钟以被干法氧化(热氧化)，并由此形成接触半导体层12的整个表面12a的绝缘膜13。
接着，通过在一氧化氮(NO)气体气氛中、在1100℃下对其上已形成绝缘膜13的半导体层12加热来执行氮退火处理120分钟。
接着，在氩气气氛中、在1100℃下通过对经受了上述氮退火处理的半导体层12加热来执行惰性气体退火处理60分钟。
接着，如图13所示，通过去除一部分绝缘膜13来对绝缘膜13进行构图，使得在半导体层12的表面12a中的第一导电类型杂质扩散层15与p+型区域(未示出)的表面的至少一部分表面被暴露。这里，通过在绝缘膜13的表面上形成由光刻法和蚀刻构图的蚀刻掩模以便暴露绝缘膜13的要被去除的部分、之后进行蚀刻并由此去除绝缘膜13的暴露部分来执行绝缘膜13的构图。
接着，在第一导电类型杂质扩散层15的表面以及已从其中去除绝缘膜13的部分暴露的p+型区域(未示出)的表面上，形成由镍制成的并且其表面具有如图14所示的正六边形形状以及厚度为0.1μm的源电极16。
接着，通过在氩气体气氛中、在950℃下加入2分钟，来对其上已形成上述源电极16的半导体层12进行热处理用于合金。
接着，在绝缘膜13的表面上，形成由铝制成的并具有如图14所示的表面形状以及1μm厚度的栅电极17。
接着，在整个衬底11的后表面上，形成具有0.1μm厚度的镍漏电极18。
这样，碳化硅半导体器件1被制造成示例的垂直沟槽栅MOSFET。
以上述方式制造的用作示例的垂直沟槽栅MOSFET的碳化硅半导体器件1具有被设定成2μm的沟道长度(沿着其中侧壁19延伸的方向，暴露在沟槽20的侧壁19上的第一导电类型杂质扩散层15的长度)。
此外，为了对比的原因，除了在表面12a中的沟槽20的侧壁19的沟道方向为<-2110>方向之外，用作比较例的垂直沟槽栅MOSFET的碳化硅半导体器件以与上述方式类似的方式来制造。
垂直沟槽栅MOSFET的评估
对于以上述方式制造的示例以及比较例的垂直沟槽栅MOSFET来说，通过SIMS(二次离子质谱仪)测量在沟槽20的侧壁19与绝缘膜13之间的界面附近的氮浓度在深度方向上的分布。
因此，可以发现，在示例以及比较例的各个垂直沟槽栅MOSFET中，在沟槽20的侧壁19与绝缘膜13之间的界面附近的氮浓度的最大值为1×1021cm-3或更多。因此可以确认的是，在示例以及比较例的各个垂直沟槽栅MOSFET的每一个中，在从沟槽20的侧壁19与绝缘膜13之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3。
此外，对示例以及比较例的各个垂直沟槽栅MOSFET评估沟道迁移率。为了评估沟道迁移率，使用以下方法。首先，在源-漏电压为VDS＝0.1V的情况下，施加栅电压VG以测量源-漏电流(IDS)(以测量栅电压依赖性)。然后，使用其中gm＝(δIDS)/δVG)的以下公式(1) 来确定对于栅电压的沟道迁移率的最大值，并且最大值被计算为沟道迁移率。
沟道迁移率μ＝gm×(L×d)/(W×ε×VDS)      …(1)
在公式(1)中，L代表沟道长度，d代表绝缘膜13的厚度，W代表沟道宽度，并且ε代表绝缘膜13的介电常数。
因此，可以发现，示例的垂直沟槽栅MOSFET的沟道迁移率为100cm2/VS，并且比较例的垂直沟槽栅MOSFET的沟道迁移率为40cm2/VS。
正如从以上可以看到的，示例的垂直沟槽栅MOSFET的沟道迁移率比比较例的垂直沟槽栅MOSFET的沟道迁移率高2.5倍，并因此源-漏电流值为2.5倍。可以确认极大地减少了导通电阻。
因此，认为在示例的垂直沟槽栅MOSFET的结构中，即使是当沟道迁移率根据制造中的问题而改变时，沟道迁移率也不太可能大幅降低，并因此可以以高再现性来实现高沟道迁移率。
应当解释的是，这里所公开的实施例及示例在所有的方面中都是为了举例说明，而不是限制。本发明的范围意图通过权利要求书来限定，而不是以上描述，并且涵盖对权利要求的含义及范围方面的所有修改及等效变动。
工业实用性
由于本发明可以提供能够以高再现性获得高沟道迁移率的碳化硅半导体器件及其制造方法，本发明例如可适当地应用到其中使用SiC的垂直沟槽栅MOSFET等。
附图标记说明
1碳化硅半导体器件；11衬底；11a表面；12半导体层；12a表面；13绝缘膜；14第二导电类型杂质扩散层；15第一导电类型杂质扩散层；16源电极；17栅电极；18漏电极；19侧壁；20沟槽。

Claims (9)

1.一种碳化硅半导体器件(1)，包括：
半导体层(12)，所述半导体层(12)由碳化硅制成并具有带沟槽(20)的表面(12a)，该沟槽(20)具有由相对于{0001}面以不小于50゜且不大于65゜的范围内的角度倾斜的晶面形成的侧壁(19)；以及
绝缘膜(13)，所述绝缘膜(13)被形成为接触所述沟槽(20)的所述侧壁(19)，
在从所述沟槽(20)的所述侧壁(19)与所述绝缘膜(13)之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3，并且
在沟道迁移率在所述侧壁(19)内的、与<-2110>方向正交的方向上为1的情况下，所述碳化硅半导体器件具有在所述沟槽(20)的所述侧壁(19)内的、相对于<-2110>方向在80゜到90゜的范围内的沟道方向以使得沟道迁移率变为高于0.99。
2.如权利要求1所述的碳化硅半导体器件(1)，其中，
所述沟槽(20)的所述侧壁(19)由相对于{03-38}面以±5゜的角度倾斜的晶面形成。
3.一种碳化硅半导体器件(1)，包括：
衬底(11)，所述衬底(11)由第一导电类型的碳化硅制成；
半导体层(12)，所述半导体层(12)由所述第一导电类型的碳化硅制成、形成在所述衬底(11)上、包含比所述衬底(11)低的浓度的第一导电类型杂质、并且具有带沟槽(20)的表面(12a)，所述沟槽(20)具有由相对于{0001}面以不小于50゜且不大于65゜的范围内的角度倾斜的晶面形成的侧壁(19)；
第二导电类型杂质扩散层(14)，所述第二导电类型杂质扩散层(14)形成在所述沟槽(20)的所述侧壁(19)中；
第一导电类型杂质扩散层(15)，所述第一导电类型杂质扩散层(15)形成在所述半导体层(12)的表面中；
绝缘膜(13)，所述绝缘膜(13)形成为接触所述沟槽(20)的所述侧壁(19)；
源电极(16)，所述源电极(16)形成为与所述半导体层(12)的所述表面(12a)中的除了其中形成有所述绝缘膜(13)的部分以外的至少一部分区域相接触；
栅电极(17)，所述栅电极(17)形成在所述绝缘膜(13)上；以及
漏电极(18)，所述漏电极(18)形成在与所述衬底(11)的形成有所述半导体层(12)的表面相反的表面上，
在从所述沟槽(20)的所述侧壁(19)与所述绝缘膜(13)之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3，以及
在沟道迁移率在所述侧壁(19)内的、与<-2110>方向正交的方向上为1的情况下，所述碳化硅半导体器件具有在所述沟槽(20)的所述侧壁(19)内的、相对于<-2110>方向在80゜到90゜的范围内的沟道方向以使得沟道迁移率变为高于0.99。
4.如权利要求3所述的碳化硅半导体器件(1)，其中，
所述源电极(16)具有条带图案的表面。
5.如权利要求3所述的碳化硅半导体器件(1)，其中，
所述源电极(16)具有蜂巢图案的表面。
6.一种制造碳化硅半导体器件(1)的方法，包括以下步骤：
在由碳化硅制成的半导体层(12)的表面中，形成具有侧壁(19)的沟槽(20)，所述侧壁(19)由相对于{0001}面以不小于50゜且不大于65゜的范围内的角度倾斜的晶面形成；
将与所述沟槽(20)的所述侧壁(19)相接触的绝缘膜(13)形成为以使得：在当沟道迁移率在所述侧壁(19)内的、与<-2110>方向正交的方向上为1的情况下时，沟道方向被设定为在所述沟槽(20)的所述侧壁(19)内的、相对于<-2110>方向在80゜到90゜的范围内以使得沟道迁移率变为高于0.99；以及
调整氮浓度，以使得在从所述沟槽(20)的所述侧壁(19)与所述绝缘膜(13)之间的界面起10nm内的区域中的氮浓度的最大值不小于1×1021cm-3。
7.如权利要求6所述的制造碳化硅半导体器件(1)的方法，其中，
基于所述半导体层(12)中包含的缺陷的取向，在所述沟槽(20)的所述侧壁(19)内将所述沟道方向设定在相对于与<-2110>方向正交的方向±10゜的范围内。
8.如权利要求6所述的制造碳化硅半导体器件(1)的方法，其中，
调整氮浓度的所述步骤包括：在包含氮的气体的气氛中对形成有所述绝缘膜(13)的所述半导体层(12)执行热处理的步骤。
9.如权利要求8所述的制造碳化硅半导体器件(1)的方法，其中，
调整氮浓度的所述步骤包括：在惰性气体的气氛中对已经经受所述热处理的所述半导体层(12)执行热处理的步骤。
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