JP7292175B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
例えば、炭化珪素（ＳｉＣ）を含む半導体装置がある。半導体装置において、安定した特性が望まれる。
特開２０１３－２３２５７４号公報
本発明の実施形態は、安定した特性が得られる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、炭化珪素を含む基体と、炭化珪素を含む第１導電形の第１半導体部材と、炭化珪素を含む第２導電形の第２半導体部材と、を含む。前記基体から前記第１半導体部材への第１方向は、前記基体の［０００１］方向に沿う。前記第２半導体部材は、第１領域、第２領域及び第３領域を含む。前記第１半導体部材は、第４領域を含む。前記第１領域から前記第２領域への第２方向は、前記基体の［１－１００］方向に沿う。前記第４領域は、前記第２方向において前記第１領域と前記第２領域との間にある。前記第４領域から前記第３領域への第３方向は、前記基体の［１１－２０］方向に沿う。
図１（ａ）～図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図２（ａ）～図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図３（ａ）及び図３（ｂ）は、第１参考例の半導体装置を例示する模式図である。 図４（ａ）及び図４（ｂ）は、第１参考例の半導体装置を例示する模式図である。 図５は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図６は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図７は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図８は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図９は、第２実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）～図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図１（ａ）は、図１（ｃ）のＡ１－Ａ２線断面図である。図１（ｂ）は、図１（ｃ）のＢ１－Ｂ２線断面図である。図１（ｃ）は、図１（ａ）及び図１（ｂ）の矢印ＡＲ１からみた透過平面図である。
図１（ａ）～図１（ｃ）に示すように、実施形態に係る半導体装置１１０は、基体６６、第１半導体部材６１及び第２半導体部材６２を含む。基体６６は、炭化珪素を含む。基体６６は、例えば、ＳｉＣ基板（例えばＳｉＣバルク基板）である。
第１半導体部材６１は、炭化珪素を含む。第１半導体部材６１は、第１導電形である。第２半導体部材６２は、炭化珪素を含む。第２半導体部材６２は、第２導電形である。第１半導体部材６１は、例えば、ｎ形ＳｉＣを含む。第２半導体部材６２は、例えば、ｐ形ＳｉＣを含む。第１半導体部材６１に含まれるＳｉＣは、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくとも１つを含む。第２半導体部材６２に含まれるＳｉＣは、例えば、Ｂ、Ａｌ及びＧａよりなる群から選択された少なくとも１つを含む。
基体６６から第１半導体部材６１への第１方向Ｄ１は、基体６６の［０００１］方向に沿う。
図１（ａ）及び図１（ｂ）に示すように、基体６６は、面６６ａを含む。面６６ａは、第１半導体部材６１に対向する。面６６ａは、例えば、基体６６の上面である。後述するように、面６６ａは、基体６６の［０００１］方向に対して傾斜しても良い。例えば、面６６ａは、基体６６の（０００１）面に対して傾斜しても良い。
この例では、図１（ａ）～図１（ｃ）に示すように、第２半導体部材６２は、第１領域６２ａ、第２領域６２ｂ及び第３領域６２ｃを含む。第１半導体部材６１は、第４領域６１ｄを含む。第１領域６２ａから第２領域６２ｂへの第２方向Ｄ２は、基体６６の［１－１００］方向に沿う。第４領域６１ｄは、第２方向Ｄ２において、第１領域６２ａ及び第２領域６２ｂとの間にある。第４領域６１ｄから第３領域６２ｃへの第３方向Ｄ３は、基体６６の［１１－２０］方向に沿う。
上記の「［０００１］方向」、「［１－１００］方向」、及び、「［１１－２０］方向」の記載は、ミラー指数に基づく記載である。「－」の記載は、その後の数字の「バー」を示す。
例えば、図１（ｃ）に示すように、第２半導体部材６２は、複数の第１群領域６２ｐと、複数の第２群領域６２ｑと、を含む。複数の第１群領域６２ｐは、第２方向Ｄ２に沿って並ぶ。複数の第２群領域６２ｑは、第２方向Ｄ２に沿って並ぶ。複数の第１群領域６２ｐの第２方向Ｄ２に沿うピッチ６２ｐｐは、複数の第２群領域６２ｑの第２方向Ｄ２に沿うピッチ６２ｑｐと同じである。複数の第１群領域６２ｐと、複数の第２群領域６２ｑと、は、第２方向Ｄ２において、半ピッチシフトされて設けられている。
第１半導体部材６１は、第１部分領域６１ｐ及び第２部分領域６１ｑを含む。第１部分領域６１ｐは、第２方向Ｄ２において、複数の第１群領域６２ｐの間にある。第２部分領域６１ｑは、第２方向Ｄ２において、複数の第２群領域６２ｑの間にある。第１部分領域６１ｐから複数の第２群領域６２ｑの１つへの方向は、第３方向Ｄ３に沿う。複数の第１群領域６２ｐの１つから第２部分領域６１ｑへの方向は、第３方向Ｄ３に沿う。
このように、第１半導体部材６１に含まれる複数の領域と、第２半導体部材６２に含まれる複数の領域と、は、Ｄ２－Ｄ３平面内で、第２方向Ｄ２及び第３方向Ｄ３において、交互に設けられる。第１半導体部材６１に含まれる複数の領域と、第２半導体部材６２に含まれる複数の領域と、は、「チェッカー状」に設けられる。
複数の第１群領域６２ｐ、及び、複数の第２群領域６２ｑは、例えば、第１方向Ｄ１に沿って延びるｐ形ピラーである。第１部分領域６１ｐ及び第２部分領域６１ｑは、例えば、第１方向Ｄ１に沿って延びるｎ形ピラーである。
例えば、第２半導体部材６２は、第５領域６２ｅを含む。第１半導体部材６１は、第６領域６１ｆ、第７領域６１ｇ及び第８領域６１ｈを含む。第２方向Ｄ２において、第６領域６１ｆと第２領域６２ｂとの間に第４領域６１ｄがある。第２方向Ｄ２において、第６領域６１ｆと第４領域６１ｄとの間に第１領域６２ａがある。第６領域６１ｆから第５領域６２ｅへの方向は、第３方向Ｄ３に沿う。第２方向Ｄ２において、第５領域６２ｅと第８領域６１ｈとの間に第３領域６２ｃがある。第２方向Ｄ２において、第５領域６２ｅと第３領域６２ｃとの間に第７領域６１ｇがある。第１領域６２ａから第７領域６１ｇへの方向は、第３方向Ｄ３に沿う。第２領域６２ｂから第８領域６１ｈへの方向は、第３方向Ｄ３に沿う。
第１領域６２ａ、第２領域６２ｂ、第３領域６２ｃ及び第５領域６２ｅは、例えば、ｐ形ピラーである。第４領域６１ｄ、第６領域６１ｆ、第７領域６１ｇ及び第８領域６１ｈは、例えば、ｎ形ピラーである。
図１（ａ）及び図１（ｂ）に示すように、この例では、第１半導体部材６１は、第１部分６１ｚを含む。第１部分６１ｚは、基体６６と第１領域６２ａとの間、基体６６と第２領域６２ｂとの間、及び、基体６６と第３領域６２ｃとの間に設けられる。
第１半導体部材６１及び第２半導体部材６２は、例えばドリフト領域に対応する。半導体装置１１０は、例えば、ＳＪ（super junction）構造を有するＳｉＣパワー半導体装置である。
図１（ａ）～図１（ｃ）に示すように、基体６６（例えば、ＳｉＣ基板）が、基底面転位６６Ｄ（ＢＰＤ：basal plane dislocation）を含む場合がある。半導体装置の動作中にドリフト層に電流が流れると、基底面転位６６Ｄを起点とした積層欠陥がドリフト層中に拡張する可能性がある。積層欠陥により、順方向特性の劣化（Ｖｆ劣化）を生じる。
実施形態においては、複数の領域を含む第２半導体部材６２により、積層欠陥の拡張を抑制することができる。実施形態によれば、安定した特性が得られる半導体装置を提供できる。
図１（ａ）～図１（ｃ）は、ドリフト層に電流が流れる前の初期状態を例示している。以下、ドリフト層に電流が流れた後の半導体装置１１０の例について説明する。
図２（ａ）～図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図２（ａ）～図２（ｃ）は、図１（ａ）～図１（ｃ）において、電流が流れた後の状態を例示している。
図２（ａ）及び図２（ｂ）に示すように、電流が流れた後において、基底面転位６６Ｄを起点として、積層欠陥６０Ｓが拡張する。積層欠陥６０Ｓは、例えば、１ＳＳＦ（Shockley-Type Stacking Fault）である。積層欠陥６０Ｓは、［１１－２０］方向に沿って伝搬する。
積層欠陥６０Ｓがｐ形ピラーの底部に到達すると、積層欠陥６０Ｓが拡張しなくなる。実施形態においては、複数のｐ形ピラーが第２方向Ｄ２及び第３方向Ｄ３に沿って、チェッカー状に設けられている。これにより、積層欠陥６０Ｓの拡張が、１つのｐ形ピラーの底部で停止しなかった場合も、次のｐ形ピラーの底部で停止する。
例えば、積層欠陥６０Ｓは、基底面転位６６Ｄを起点として、第１半導体部材６１の第１部分６１ｚの中を拡張する。積層欠陥６０Ｓの拡張がｐ形ピラーの底部で停止する。このため、第１部分６１ｚのよりも上の部分への積層欠陥６０Ｓの拡張が抑制できる。
図３（ａ）、図３（ｂ）、図４（ａ）及び図４（ｂ）は、第１参考例の半導体装置を例示する模式図である。
図３（ａ）は、図３（ｂ）のＣ１－Ｃ２線断面図である。図３（ｂ）は、図３（ａ）の矢印ＡＲ２から見た透過平面図である。図４（ａ）及び図４（ｂ）は、それぞれ図３（ａ）及び図３（ｂ）に対応する。図３（ａ）及び図３（ｂ）は、電流流れる前の初期状態に対応する。図４（ａ）及び図４（ｂ）は、電流が流れた後の状態に対応する。
図３（ａ）及び図３（ｂ）に示すように、第１参考例の半導体装置１１９においては、ｎ形の第１半導体部材６１は、［１１－２０］方向に延びる複数の帯状領域を含む。ｐ形の第２半導体部材６２も、［１１－２０］方向に延びる複数の帯状領域を含む。これらの帯状領域は、［１－１００］方向に沿って、交互に並ぶ。
図４（ａ）及び図４（ｂ）に示すように、半導体装置１１９において、電流が流れた場合、基底面転位６６Ｄを起点とした積層欠陥６０Ｓは、［１１－２０］方向に沿って拡張する。このため、積層欠陥６０Ｓは、第１部分６１ｚ内に留まらず、ｐ形の第２半導体部材６２の上部にも延びる。
半導体装置１１９においては、積層欠陥６０Ｓは、ドリフト層の上部にも到達し、例えば、正孔注入により、順方向特性の劣化（Ｖｆ劣化）が生じやすい。
これに対して、実施形態においては、積層欠陥６０Ｓは、ｐ形ピラーの下の第１部分６１ｚには形成されるものの、それよりも上への積層欠陥６０Ｓの拡張が抑制される。
一方、ｎ形の第１半導体部材６１及びｐ形の第２半導体部材６２が、［１－１００］方向に延びる複数の帯状領域を含む第２参考例が考えられる。この場合は、積層欠陥６０Ｓの拡張が抑制されと考えられるが、例えば、チャネルがｍ面に沿うため、高い電気特性が得にくい。
実施形態においては、複数のｐ形ピラーがチェッカー状に設けられている。これにより、積層欠陥６０Ｓが１つのｐ形ピラーで止まらなかった場合も、次のｐ形ピラーで止まる。実施形態においては、積層欠陥６０Ｓがｐ形ピラーの上部に到達することを、効果的に抑制することができる。
実施形態においては、例えば、積層欠陥６０Ｓを、Ｖｆ劣化への影響が実質的に生じない程度の大きさに抑制できる。実施形態においては、Ｖｆ劣化を実用的に抑制できる。例えば、順方向の抵抗の上昇を抑制できる。
例えば、積層欠陥６０Ｓが拡張したときに、積層欠陥６０Ｓからみて、［－１－１２０］方向で最も近いｐ形ピラーの底部で、積層欠陥６０Ｓの拡張が停止する。拡張が止まらずにｎ形ピラー部に拡張した積層欠陥６０Ｓは、その積層欠陥６０Ｓからみて［－１－１２０］方向で２番目に近いｐ形ピラーの底部（（１１－２０）面）で、止まる。これにより、半導体装置のＳｉＣエピタキシャル層の上部に、積層欠陥６０Ｓが到達することが抑制できる。実施形態においては、積層欠陥６０Ｓが生じた場合にも、Ｖｆ劣化が小さく抑制できる。例えば、耐圧が劣化することが抑制できる。
図２（ａ）及び図２（ｂ）に示すように、第１半導体部材６１の第１部分６１ｚは、基体６６の基底面転位６６Ｄに繋がる積層欠陥６０Ｓを含む。積層欠陥６０Ｓの少なくとも一部は、第２半導体部材６２に接する。例えば、積層欠陥６０Ｓの拡張は、例えば、第２半導体部材６２に含まれる複数の領域の少なくともいずれか（例えば、第１領域６２ａ、第２領域６２ｂ及び第３領域６２ｃの少なくともいずれか）で止まる。
実施形態において、例えば、第４領域６１ｄの、基体６６の［１１－２０］方向側の端部は、第３領域６２ｃの、基体６６の［－１－１２０］方向側の端部と接する。
実施形態において、図１（ｃ）に示すように、例えば、第１半導体部材６１に含まれる複数の領域の１つは、その隣の第２半導体部材６２と接する。例えば、第２半導体部材６２に含まれる複数の領域の１つは、その隣の第１半導体部材６１と接する。
例えば、第４領域６１ｄは、第１領域６２ａ、第２領域６２ｂ及び第３領域６２ｃと接する。例えば、第６領域６１ｆは、第１領域６２ａと接する。第５領域６２ｅは、第６領域６１ｆと接する。第７領域６１ｇは、第１領域６２ａ、第５領域６２ｅ及び第３領域６２ｃと接する。第８領域６１ｈは、第２領域６２ｂ及び第３領域６２ｃと接する。
図１（ｃ）に示すように、例えば、第２半導体部材６２に含まれる複数の領域は、互いに電気的に接続される。例えば、第１領域６２ａ、第２領域６２ｂ及び第３領域６２ｃは、互いに電気的に接続されている。図１（ｃ）に示す断面とは異なる断面で、第２半導体部材６２に含まれる複数の領域が互いに電気的に接続されても良い。
図５は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図５は、図１（ｃ）に対応する平面図である。図５に示すように、この例では、第１領域６２ａは、第１方向Ｄ１及び第２方向Ｄ２に沿う辺ｓ２と、第１方向Ｄ１及び第３方向Ｄ３に沿う辺ｓ３と、を含む。これらの面が、例えば、チャネルの少なくとも一部に対応しても良い。
図５に示すように、第１領域６２ａの第２方向Ｄ２に沿う長さを長さＬ２とする。第１領域６２ａの第３方向Ｄ３に沿う長さを長さＬ３とする。長さＬ２は、長さＬ３よりも短い。例えば、積層欠陥６０Ｓの１つのコーナー部の角度は約６０度である。例えば、長さＬ３は、長さＬ２の１．７倍以上（（３）１／２倍以上）であることが好ましい。積層欠陥６０Ｓの拡張を効果的に抑制できる。
例えば、第４領域６１ｄの第２方向Ｄ２に沿う長さｄ２は、第３領域６２ｃの第２方向Ｄ２に沿う長さと同じである。例えば、長さｄ２は、第３領域６２ｃの第２方向Ｄ２に沿う長さの０．９倍以上１．１倍以下である。例えば、第４領域６１ｄの第２方向Ｄ２に沿う長さｄ２は、第１領域６２ａの第３方向Ｄ３に沿う長さＬ３よりも短い。
例えば、図５に示すように、複数の第１群領域６２ｐの１つの第２方向Ｄ２に沿う長さ（長さＬ２に対応する）は、複数の第１群領域６２ｐの１つの第３方向Ｄ３に沿う長さ（長さＬ３に対応する）よりも短い。
例えば、第２半導体部材６２に含まれる複数の領域の第２方向Ｄ２に沿うピッチｐｔ２は、第２半導体部材６２に含まれる複数の領域の第３方向Ｄ３に沿うピッチｐｔ３よりも短い。ピッチｐｔ２を小さくすることで、例えば、積層欠陥６０Ｓの拡張を小さく抑制できる。
例えば、図５に示すように、複数の第１群領域６２ｐの１つの第２方向Ｄ２に沿う長さと、複数の第２群領域６２ｑの１つの第２方向Ｄ２に沿う長さと、の和は、ピッチｐｔ２に対応する。複数の第１群領域６２ｐの１つの第３方向Ｄ３に沿う長さと、複数の第２群領域６２ｑの１つの第３方向Ｄ３に沿う長さと、の和は、ピッチｐｔ３に対応する。例えば、ピッチｐｔ２は、ピッチｐｔ３よりも短い。
図６は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図６は、半導体装置１１０のＤ１－Ｄ３平面における断面図である。図６に示すように、基体６６は、第１半導体部材６１に対向する面６６ａを含む。面６６ａは、第１半導体部材６１に対向する。基体６６の［１１－２０］方向は、面６６ａに対して傾斜しても良い。基体６６の［１１－２０］方向と、面６６ａと、の間の角度を角度θとする。角度θは、例えば、オフ角である。角度θは、例えば、０度を超え１０度以下である。角度θは、例えば、１度以上５度以下でも良い。
第４領域６１ｄの第３方向Ｄ３（すなわち、［１１－２０］方向）に沿う長さを長さｄ３とする。第２半導体部材６２に含まれる複数の領域の１つ（例えば第１領域６２ａなど）の第１方向Ｄ１に沿う長さを長さＬ１とする（図１（ａ）及び図６参照）。
実施形態において、角度θ、長さｄ３及び長さＬ１は、以下の第１式を満たすことが好ましい。
ｄ３＜Ｌ１×（１／ｔａｎθ） （１）
これにより、積層欠陥６０Ｓが長さＬ１の高さを有する第２半導体部材６２の上部に到達することが抑制できる。これにより、例えば、Ｖｆ劣化を抑制できる。
ｄ３は、例えば、Ｌ１×（１／ｔａｎθ）の１／２以下でも良い。より確実に、積層欠陥６０Ｓの拡張を抑制できる。
上記の長さＬ１は、複数の第１群領域６２ｐの１つの第１方向に沿う長さに対応する。長さｄ３は、第１部分領域６１ｐの第３方向Ｄ３に沿う長さに対応する。実施形態において、第１部分領域６１ｐの第３方向Ｄ３に沿う長さ（ｄ３）は、複数の第１群領域６２ｐの１つの第１方向Ｄ１に沿う長さ（長さＬ１）の（１／ｔａｎθ）倍よりも短いことが好ましい。実施形態において、例えば、長さＬ１は、長さＬ２よりも長い。例えば、長さＬ１は、長さＬ３よりも長い。
（第２実施形態）
図７は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、実施形態に係る半導体装置２１０は、第１半導体領域１１、第２半導体領域１２、第１電極５１及び第２電極５２を含む。第１半導体領域１１は、基体６６に対応する。第２半導体領域１２の少なくともいずれかが、半導体層６０に対応する。半導体層６０は、第１半導体部材６１及び第２半導体部材６２（図１（ａ）などを参照）を含む。
第１方向Ｄ１に沿う方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向は、例えば、［１１－２０］方向に沿う。Ｙ軸方向は、例えば、［１－１００］方向に沿う。
基体６６（第１半導体領域１１）は、第１方向Ｄ１（Ｚ軸方向）において、第１電極５１と第２電極５２との間にある。半導体層６０（第２半導体部材６２）の少なくとも一部は、第１方向Ｄ１（Ｚ軸方向）において、基体６６と第２電極５２との間にある。
例えば、第１半導体領域１１は、第１導電形（例えば、ｎ形）であり、第２半導体領域１２は、第１導電形である。例えば、第１半導体領域１１における第１導電形の不純物濃度は、第２半導体領域１２における第１導電形の不純物濃度よりも高い。例えば、第２電極５２は、第２半導体領域１２とショットキー接合する。
この例では、第２電極５２の１つの端部５２ｅと第２半導体領域１２との間に、接合終端領域１２Ａが設けられている。第２電極５２の別の端部５２ｅと第２半導体領域１２との間に、接合終端領域１２Ｂが設けられている。
第１電極５１は、例えば、カソード電極である。第２電極５２は、例えば、アノード電極である。第１半導体領域１１は、例えば、ｎ＋領域に対応する。第２半導体領域１２は、例えば、ｎ－領域に対応する。第２半導体領域１２は、例えば、ドリフト層に対応する。
実施形態において、第１半導体部材６１及び第２半導体部材６２を含む半導体層６０は、少なくとも、接合終端領域１２Ａ及び接合終端領域１２Ｂの下にある。例えば、積層欠陥６０Ｓが抑制された領域が、接合終端領域１２Ａ及び接合終端領域１２Ｂの下にあることで、積層欠陥６０Ｓを起因とする耐圧の劣化が抑制できる。
このように、第２電極５２は、第２方向Ｄ２及び第３方向Ｄ３を含む平面（例えば実質的にＸ－Ｙ平面）内の端部５２ｅを含む。第１半導体部材６１及び第２半導体部材６２の少なくとも一部は、第１方向Ｄ１において、基体６６と上記の端部５２ｅとの間にある。例えば、耐圧の劣化を抑制できる。
図８は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図８に示すように、実施形態に係る半導体装置２２０は、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、第４半導体領域１４、第１～第３電極５１～５３、及び、絶縁部５３ｉを含む。例えば、第１半導体領域１１は、基体６６に対応する。例えば、第２半導体領域１２の少なくとも一部が半導体層６０に対応する。
第２半導体領域１２は、第１導電形である。第３半導体領域１３は、第２導電形である。第４半導体領域１４は、第１導電形である。例えば、第１導電形はｎ形であり、第２導電形はｐ形である。
第１半導体領域１１は、Ｚ軸方向において、第１電極５１と第２電極５２の少なくとも一部との間、及び、第１電極５１と第３電極５３と、の間にある。この例では、第３電極５３から第２電極５２の上記の少なくとも一部への方向は、例えばＸ軸方向に沿う。
第２半導体領域１２は、第１部分１２ａ及び第２部分１２ｂを含む。第１部分１２ａは、Ｚ軸方向において、第１半導体領域１１と第２電極５２の上記の少なくとも一部との間にある。第２部分１２ｂは、Ｚ軸方向において、第１半導体領域１１と第３電極５３と、の間にある。
第３半導体領域１３は、第３部分１３ｃ及び第４部分１３ｄを含む。第３部分１３ｃは、Ｚ軸方向において、第１部分１２ａと第２電極５２の上記の少なくとも一部との間にある。この例では、第３半導体領域１３は、第５部分１３ｅをさらに含む。
第４半導体領域１４は、Ｚ軸方向において、第３部分１３ｃと第２電極５２の上記の少なくとも一部との間にある。第４半導体領域１４は、第２電極５２と電気的に接続される。
第３半導体領域１３の第４部分１３ｄは、例えばＸ軸方向において、第２半導体領域１２の第２部分１２ｂの少なくとも一部と、第４半導体領域１４との間にある。
この例では、Ｘ軸方向において、第３部分１３ｃと第５部分１３ｅとの間に、第４半導体領域１４がある。第５部分１３ｅは、第２電極５２と電気的に接続される。
絶縁部５３ｉは、Ｚ軸方向において、第２部分１２ｂと第３電極５３との間にある。この例では、絶縁部５３ｉの一部は、Ｚ軸方向において、第３電極５３と第４部分１３ｄとの間、及び、第３電極５３と第４半導体領域１４の一部との間にも設けられている。
第１電極５１は、例えば、ドレイン電極に対応する。第２電極５２は、例えば、ソース電極に対応する。第３電極５３は、例えば、ゲート電極に対応する。第１半導体領域１１は、例えば、ＳｉＣ基板である。第１半導体領域１１は、例えば、ｎ＋領域である。第２半導体領域１２は、例えば、ドリフト層に対応する。第２半導体領域１２は、例えば、ｎ－領域である。第３半導体領域１３は、例えば、ｐウエルに対応する。第４半導体領域１４は、例えば、ｎ＋ソースに対応する。半導体装置２２０は、例えば、ＭＯＳＦＥＴである。半導体装置２１０は、例えば、縦型パワーＭＯＳＦＥＴである。第１半導体領域１１は、例えば、ｐ領域でも良い。この場合、半導体装置２１０は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
図８に示すように、半導体装置２２０においては、チャネル６０ｃに沿って電流が流れる。実施形態において、第１半導体部材６１及び第２半導体部材６２を含む半導体層６０のチャネル６０ｃは、例えば、基体６６の（１－１００）面または（０－３３－８）面に沿う。（１－１００）面または（０－３３－８）面において、高い移動度が得やすい。例えば、低いオン抵抗が得られる。
図９は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図９に示すように、実施形態に係る半導体装置２３０において、第１電極５１の上に基体６６がある。基体６６の上に、ｎ＋層２６がある。ｎ＋層２６の上に、ｎ層２１がある。基体６６からｎ＋層２６への方向は、Ｚ軸方向に沿う。ｎ層２１の上に、複数のｎ層２３及び複数のｐ層２２が設けられる。ｎ層２３及びｐ層２２は、例えば、Ｘ軸方向に沿って交互に並ぶ。ｐ層２２の上に、ｐ＋層２４が設けられる。ｐ＋層２４の一部の上に複数のｎ＋層２５が設けられる。複数のｎ＋層２５の１つと、複数のｎ＋層２５の別の１つと、の間にｐ＋層２４の一部がある。ｎ層２３は、第１半導体部材６１の少なくとも一部に対応する。ｐ層２２は、第２半導体部材６２の少なくとも一部に対応する。
複数のｎ＋層２５の１つの上に絶縁部５３ｉが設けられる。その絶縁部５３ｉの上に、１つの第３電極５３が設けられる。複数のｎ＋層２５の別の１つの上に別の絶縁部５３ｉが設けられる。その別の絶縁部５３ｉの上に、別の１つの第３電極５３が設けられる。
複数のｎ＋層２５の１つと、複数のｎ＋層２５の別の１つと、の間に設けられたｐ＋層２４の一部の上に、第２電極５２が設けられる。第２電極５２は、ｐ＋層２４と電気的に接続される。
第１電極５１にドレイン端子ＤＴが電気的に接続される。第２電極５２にソース端子ＳＴが電気的に接続される。第３電極５３にゲート端子ＧＴが電気的に接続される。
半導体装置２３０は、複数のｎ層２３及び複数のｐ層２２を含むＳＪ構造を有する。ｎ層２１、複数のｎ層２３及び複数のｐ層２２が半導体層６０に対応する。
半導体装置２１０、２２０及び２３０において、積層欠陥６０Ｓの拡張が抑制できる。実施形態によれば、安定した特性が得られる半導体装置を提供できる。
実施形態によれば、安定した特性が得られる半導体装置を提供することができる。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体部材、電極及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１～１４…第１～第４半導体領域、 １２Ａ、１２Ｂ…接合終端領域、 １２ａ、１２ｂ…第１、第２部分、 １３ｃ～１３ｅ…第３～第５部分、 ２１…ｎ層、 ２２…ｐ層、 ２３…ｎ層、 ２４…ｐ＋層、 ２５…ｎ＋層、 ２６…ｎ＋層、 ５１～５３…第１～第３電極、 ５２ｅ…端部、 ５３ｉ…絶縁部、 ６０…半導体層、 ６０Ｓ…積層欠陥、 ６０ｃ…チャネル、 ６１…第１半導体部材、 ６１ｄ、６１ｆ、６１ｇ、６２ｈ…第４、第６、第７、第８領域、 ６１ｐ、６１ｑ…第１、第２部分領域、 ６１ｚ…第１部分、 ６２…第１半導体部材、 ６２ａ、６２ｂ、６２ｃ、６２ｅ…第１、第２、第３、第５領域、 ６２ｐ、６２ｑ…第１、第２群領域、 ６２ｐｐ、６２ｑｐ…ピッチ、 ６６…基体、 ６６Ｄ…基底面転位、 ６６ａ…面、 １１０、１１９、２１０、２２０、２３０…半導体装置、 ＡＲ１、ＡＲ２…矢印、 Ｄ１～Ｄ３…第１～第３方向、 ＤＴ…ドレイン端子、 ＧＴ…ゲート端子、 Ｌ１～Ｌ３…長さ、 ＳＴ…ソース端子、 ｄ２、ｄ３…長さ、 ｐｔ２、ｐｔ３…ピッチ、 ｓ２、ｓ３…辺

Claims (19)

  1. 炭化珪素を含む基体と、
    炭化珪素を含む第１導電形の第１半導体部材と、
    炭化珪素を含む第２導電形の第２半導体部材と、
    を備え、
    前記基体から前記第１半導体部材への第１方向は、前記基体の［０００１］方向に沿い、
    前記第２半導体部材は、第１領域、第２領域及び第３領域を含み、
    前記第１半導体部材は、第４領域を含み、
    前記第１領域から前記第２領域への第２方向は、前記基体の［１－１００］方向に沿い、
    前記第４領域は、前記第２方向において前記第１領域と前記第２領域との間にあり、
    前記第４領域から前記第３領域への第３方向は、前記基体の［１１－２０］方向に沿い、
    前記第１領域の前記第２方向に沿う長さは、前記第１領域の前記第３方向に沿う長さよりも短い、半導体装置。
  2. 前記第４領域の前記第２方向に沿う長さは、前記第１領域の前記第３方向に沿う前記長さよりも短い、請求項１記載の半導体装置。
  3. 前記基体は、前記第１半導体部材に対向する面を含み、
    前記基体の前記［１１－２０］方向と、前記面と、の間の角度θと、前記第４領域の前記第３方向に沿う長さｄ３と、前記第１領域の前記第１方向に沿う長さＬ１と、は、
    ｄ３＜Ｌ１×（１／ｔａｎθ）
    を満たす、請求項１記載の半導体装置。
  4. 炭化珪素を含む基体と、
    炭化珪素を含む第１導電形の第１半導体部材と、
    炭化珪素を含む第２導電形の第２半導体部材と、
    を備え、
    前記基体から前記第１半導体部材への第１方向は、前記基体の［０００１］方向に沿い、
    前記第２半導体部材は、第１領域、第２領域及び第３領域を含み、
    前記第１半導体部材は、第４領域を含み、
    前記第１領域から前記第２領域への第２方向は、前記基体の［１－１００］方向に沿い、
    前記第４領域は、前記第２方向において前記第１領域と前記第２領域との間にあり、
    前記第４領域から前記第３領域への第３方向は、前記基体の［１１－２０］方向に沿い、
    前記基体は、前記第１半導体部材に対向する面を含み、
    前記基体の前記［１１－２０］方向と、前記面と、の間の角度θと、前記第４領域の前記第３方向に沿う長さｄ３と、前記第１領域の前記第１方向に沿う長さＬ１と、は、
    ｄ３＜Ｌ１×（１／ｔａｎθ）
    を満たす、半導体装置。
  5. 前記第４領域の、前記基体の［１１－２０］方向側の端部は、前記第３領域の前記基体の［－１－１２０］方向側の端部と接する、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第４領域は、前記第１領域、前記第２領域及び前記第３領域と接する、請求項１～４のいずれか１つに記載の半導体装置。
  7. 前記第１領域は、
    前記第１方向及び前記第２方向に沿う辺と、
    前記第１方向及び前記第３方向に沿う辺と、
    を含む、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１領域、前記第２領域及び前記第３領域は、互いに電気的に接続されている、請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記第１半導体部材は、前記基体と前記第１領域との間、前記基体と前記第２領域との間、及び、前記基体と前記第３領域との間に設けられた第１部分を含む、請求項１～８のいずれか１つに記載の半導体装置。
  10. 前記第１部分は、前記基体の基底面転位に繋がる積層欠陥を含み、
    前記積層欠陥の少なくとも一部は、前記第２半導体部材に接する、請求項９記載の半導体装置。
  11. 前記第１部分は、前記基体の基底面転位に繋がる積層欠陥を含み、
    前記積層欠陥の拡張は、前記第１領域、前記第２領域及び前記第３領域の少なくともいずれかで止まる、請求項９記載の半導体装置。
  12. 前記第２半導体部材は、第５領域をさらに含み、
    前記第１半導体部材は、第６領域、第７領域及び第８領域をさらに含み、
    前記第２方向において、前記第６領域と前記第２領域との間に前記第４領域があり、前記第２方向において前記第６領域と前記第４領域との間に前記第１領域があり、
    前記第６領域から前記第５領域への方向は、前記第３方向に沿い、
    前記第２方向において、前記第５領域と前記第８領域との間に前記第３領域があり、前記第５領域と前記第３領域との間に前記第７領域があり、
    前記第１領域から前記第７領域への方向は前記第３方向に沿い、
    前記第２領域から前記第８領域への方向は前記第３方向に沿う、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第６領域は、前記第１領域と接し、
    前記第５領域は、前記第６領域と接し、
    前記第７領域は、前記第１領域、前記第５領域及び前記第３領域と接し、
    前記第８領域は、前記第２領域及び前記第３領域と接する、請求項１２記載の半導体装置。
  14. 前記第２半導体部材は、
    前記第２方向に沿って並ぶ複数の第１群領域と、
    前記第２方向に沿って並ぶ複数の第２群領域と、
    を含み、
    複数の第１群領域の前記第２方向に沿うピッチは、前記複数の第２群領域の前記第２方向に沿うピッチと同じであり、
    前記第１半導体部材は、
    前記第２方向において前記複数の第１群領域の間の第１部分領域と、
    前記第２方向において前記複数の第２群領域の間の第２部分領域と、
    を含み、
    前記第１部分領域から前記複数の前記第２群領域の１つへの方向は、前記第３方向に沿い、
    前記複数の前記第１群領域の１つから前記第２部分領域への方向は、前記第３方向に沿う、請求項１～１３のいずれか１つに記載の半導体装置。
  15. 前記複数の第１群領域の前記１つの前記第２方向に沿う長さは、前記複数の第１群領域の前記１つの前記第３方向に沿う長さよりも短い、請求項１４記載の半導体装置。
  16. 前記複数の第１群領域の前記１つの前記第２方向に沿う長さと、前記複数の第２群領域の前記１つの前記第２方向に沿う長さと、の和は、前記複数の第１群領域の前記１つの前記第３方向に沿う長さと、前記複数の第２群領域の前記１つの前記第３方向に沿う長さと、の和よりも短い、請求項１５記載の半導体装置。
  17. 前記基体は、前記第１半導体部材に対向する面を含み、
    前記基体の前記［１１－２０］方向と、前記面と、の間の角度を角度θとしたとき、前記第１部分領域の前記第３方向に沿う長さは、前記複数の第１群領域の前記１つの前記第１方向に沿う長さの１／ｔａｎθ倍よりも短い、請求項１４～１６のいずれか１つに記載の半導体装置。
  18. 第１電極と、
    第２電極と、
    をさらに備え、
    前記基体は、前記第１方向において、前記第１電極と前記第２電極との間にあり、
    前記第１半導体部材及び前記第２半導体部材の少なくとも一部は、前記第１方向において、前記基体と前記第２電極との間にある、請求項１～１７のいずれか１つに記載の半導体装置。
  19. 前記第２電極は、前記第２方向及び前記第３方向を含む平面内の端部を含み、
    前記第１半導体部材及び前記第２半導体部材の前記少なくとも一部は、前記第１方向において、前記基体と前記端部との間にある、請求項１８記載の半導体装置。
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