CN117913143A - 一种沟槽型SiC MOSFET结构及制作方法 - Google Patents

Abstract

本发明公开了一种沟槽型SiC MOSFET结构及制作方法，涉及半导体技术领域，解决了现有的沟槽型SiC MOSFET存在鲁棒性差的技术问题。该结构包括晶圆、第一掺杂区、第二掺杂区、两个栅极区和设置在所述晶圆上的沟槽；所述第一掺杂区设置在所述沟槽之下，并包围所述沟槽的底部，且所述第一掺杂区的表面与所述晶圆表面之间设有JFET区；所述第二掺杂区设置在所述沟槽两侧，且位于所述晶圆之上；所述两个栅极区设置在所述沟槽内的两侧。本发明中的第一掺杂区、第二掺杂区和JFET区可有效降低异常导通状况下的饱和电流，减小发生短路时的短路能量，Cgd大幅降低，同时反方向沟道和第二掺杂区可有效地保护栅氧，在不影响工作区间正向通流能力的前提下，提升器件的鲁棒性。

Description

一种沟槽型SiC MOSFET结构及制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种沟槽型SiC MOSFET结构及制作方法。

背景技术

碳化硅SiC材料是第三代宽禁带半导体材料的典型代表，由于其具有较高的临界击穿电场强度、较高的载流子饱和漂移速度和较高的热导率等优势而成为制作大功率、高温、高频和抗辐照器件的理想材料。碳化硅(SilliconCarbide，SiC)器件具有通态电阻低、开关速度快、热导率高等性能优势，有利于提高变换器的效率和功率密度，在工业、高温高频、可再生能源发电等场合中已取得初步应用。然而，在实际应用中，功率器件不可避免地要在过载、短路等状态下工作，这就要求其必须具备一定的过载、短路能力。

在传统的认知里，器件的导通电阻越小，通流能力就越强，短路能力也就越差。常规的沟槽型SiC MOSFET具有导通电阻低、开关速度快、系统功耗低等特征。但是该结构对栅氧的保护能力差，在大电流状态下栅氧会迅速失效，鲁棒性较差。

因此，现有的沟槽型SiC MOSFET存在鲁棒性差的问题。

发明内容

本发明的目的在于提供一种沟槽型SiC MOSFET结构及制作方法，以解决现有技术中存在沟槽型SiC MOSFET鲁棒性差的技术问题。

本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。

为实现上述目的，本发明提供了以下技术方案：

本发明提供的一种沟槽型SiC MOSFET结构，包括晶圆、第一掺杂区、第二掺杂区、两个栅极区和设置在所述晶圆上的沟槽；

所述第一掺杂区设置在所述沟槽之下，并包围所述沟槽的底部，且所述第一掺杂区的表面与所述晶圆表面之间设有JFET区；

所述第二掺杂区设置在所述沟槽两侧，且位于所述晶圆之上；

所述两个栅极区设置在所述沟槽内的两侧。

可选的，所述JFET区的宽度范围为0.4-0.5μm。

可选的，所述第一掺杂区包括Pwell区、N+区和第一P+区；

所述Pwell区设置在所述晶圆内，且包围所述沟槽底部；

所述N+区设置在所述Pwell区内，且所述N+区的边缘形状与所述Pwell区的边缘形状相匹配，并包围所述沟槽底部；

所述N+区还设置在所述第一P+区的两侧。

可选的，所述Pwell区的深度范围为0.6-0.8μm。

可选的，所述N+区的深度范围为0.2-0.3μm。

可选的，所述第二掺杂区包括第二P+区，所述第二P+区的数量为两个，且分别设置在所述沟槽两侧。

可选的，所述沟槽的深度范围为1.5-2μm。

可选的，还包括：源极区，所述源极区设置在所述沟槽内的两个栅极区之间，并位于所述两个栅极区之上，且底部与所述第二掺杂区接触。

基于同一发明构思，第二方面，本发明还提供一种沟槽型SiC MOSFET结构的制作方法，包括：

在晶圆上刻蚀出沟槽；

在所述沟槽下方形成第一掺杂区，所述第一掺杂区包围所述沟槽的底部，且所述第一掺杂区的表面与所述晶圆表面设有JFET区；

在所述沟槽两侧形成第二掺杂区，所述第二掺杂区位于所述晶圆之上；

在所述沟槽内的两侧形成两个栅极区。

可选的，所述制作方法还包括：

在所述沟槽内的两个栅极区之间、两个栅极区之上及所述第二掺杂区之上形成源极区。

实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：

本发明包括晶圆、第一掺杂区、第二掺杂区、两个栅极区和设置在晶圆上的沟槽，本发明中的第一掺杂区、第二掺杂区和JFET区可有效降低异常导通状况下的饱和电流，减小发生短路时的短路能量，Cgd大幅降低，同时反方向沟道和第二掺杂区可有效地保护栅氧，在不影响工作区间正向通流能力的前提下，提升器件的鲁棒性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：

图1是本发明实施例中沟槽型SiC MOSFET结构的整体结构示意图；

图2是本发明实施例沟槽型SiC MOSFET结构中晶圆的结构示意图；

图3是本发明实施例沟槽型SiC MOSFET结构中在晶圆上形成沟槽的结构示意图；

图4是本发明实施例沟槽型SiC MOSFET结构中形成Pwell区的结构示意图；

图5是本发明实施例沟槽型SiC MOSFET结构在Pwell区中形成N+区的结构示意图；

图6是本发明实施例中沟槽型SiC MOSFET结构在形成第一P+区和第二P+区的结构示意图；

图7是本发明实施例中沟槽型SiC MOSFET结构在沟槽内形成两个栅极区的结构示意图；

图8是本发明实施例中沟槽型SiC MOSFET结构形成源极区的结构示意图；

图9为常规的沟槽型SiC MOSFET与本发明在正常导通和大母线电压在短路时的漏源电流的对比图；

图10示出了本发明实施例中沟槽型SiC MOSFET结构的制作方法的步骤流程示意图。

图中：1、晶圆；11、N+衬底层；12、N-外延层；2、第一掺杂区；21、Pwell区；22、N+区；23、第一P+区；3、第二掺杂区；31、第二P+区；4、栅极区；5、沟槽；6、JFET区；7、源极区。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的流程、方法和装置等的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”等指示的是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的元件必须具有的特定的方位、以特定的方位构造和操作。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。术语“多个”的含义是两个或两个以上。术语“相连”、“连接”应做广义理解，例如，可以是固定连接、可拆卸连接、一体地连接、机械连接、电连接、通信连接、直接相连、通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

为了说明本发明所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本发明实施例相关的部分。

实施例一：

如图1所示，本发明提供了一种沟槽型SiC MOSFET结构，包括晶圆1、第一掺杂区2、第二掺杂区3、两个栅极区4和设置在晶圆1上的沟槽5；第一掺杂区2设置在沟槽5之下，并包围沟槽5的底部，且第一掺杂区2的表面与晶圆1表面之间设有JFET区6；第二掺杂区3设置在沟槽5两侧，且位于晶圆1之上；两个栅极区4设置在沟槽5内的两侧。

具体来说，晶圆1包括N+衬底层11及生长在N+衬底层11上方的N-外延层12，晶圆1的材质包括但不限于多晶硅。沟槽5为从N-外延层12上向下刻蚀所形成的区域，沟槽5的深度范围为1.5-2μm。第一掺杂区2设置在N-外延层12内，将沟槽5的底部进行包围，第一掺杂区2的形状具体为半包围形。第二掺杂区3设置在N-外延层12顶部，且位于沟槽5外两侧边。两个栅极位于N-外延层12之上，且分别设置在沟槽5内部两侧边。第一掺杂区2顶部与第二掺杂区3的底部之间所间隔的距离形成JFET区6，JFET区6用于调节栅极电压，来控制PN结的电阻，控制器件的电流。

具体的，本实施例中的JFET区6为窄JFET区，JFET区6的宽度范围为0.4-0.5μm，JFET区6的宽度是指栅极靠近N-外延层12的一侧与第一掺杂区2的侧边的延长线之间的距离。需要说明的是，本实施例中JFET区6的深度范围由沟槽5的深度、第一掺杂区2的深度和第二掺杂区3的深度来决定，在本实施例中不对JFET区的深度范围做具体限定。本发明中的沟槽型SiC MOSFET结构对比常规的沟槽型SiC MOSFET，在其导通电阻不变的前提下，在大电压下，较窄的JFET区可对大电流产生屏蔽效果，饱和电流只有常规沟槽型SiC MOSFET的一半，但是短路耐受时间至少能增加一倍，降低饱和电流，提升短路耐受性。

作为可选的实施方式，第一掺杂区2包括Pwell区21、N+区22和第一P+区23；Pwell区21设置在晶圆1内，且包围沟槽5底部；N+区22设置在Pwell区21内，且N+区22的边缘形状与Pwell区21的边缘形状相匹配，并包围沟槽5底部；N+区22还设置在第一P+区23的两侧。

具体来说，Pwell区21设置在N-外延层12内，将沟槽5底部包围，Pwell区21的深度范围为0.6-0.8μm。N+区22设置在Pwell区21内，将沟槽5底部进行包围，N+区22的边缘形状与Pwell区21的边缘形状相匹配，N+区22的深度和宽度均未超过Pwell区21，即N+区22由Pwell区21完全包围，N+区22的深度范围为0.2-0.3μm。第一P+区23设置在N+区22的中间区域，第一P+区23的深度可以小于或等于N+区22的深度，可以大于N+区22的深度小于Pwell区21的深度，也可以大于Pwell区21的深度。在本实施例中，第一P+区23的深度优选为大于N+区22的深度小于Pwell区21的深度。

作为可选的实施方式，第二掺杂区3包括第二P+区31，第二P+区31的数量为两个，且分别设置在沟槽5两侧。具体来说，第二P+区31的数量为两个，均设置在N-型外延层之上，且分别位于沟槽5的两侧。第二P+区31用于将功能区进行区分，能够有效的保护栅氧，起到阻挡的作用，并且第二P+区31的设置使栅氧处的屏蔽效果增强，使栅氧可靠性得到有效提升。需要说明的是，第二P+区31的深度范围为0.4-0.5μm。

作为可选的实施方式，还包括：源极区7，源极区7设置在沟槽5内的两个栅极区4之间，并位于两个栅极区4之上，且位于第二掺杂区3之上。源极区7设置在沟槽5内的两个栅极区4之间，和两个栅极区4之间使用层间介质隔开。本实施例中的层间介质为氧化物。且源极区7位于第二P+区31之上，底部与第二掺杂区3接触，并覆盖第二P+区31及两个栅极区4。源极区7的作用是做欧姆接触，降低掺杂区和金属的接触电阻，提高电路的可靠性。

本实施例中沟槽型SiC MOSFET结构的制作过程为：

如图2所示，根据不同电压等级的MOSFET，在SiC N+衬底层11上生长合适浓度的SiC N-外延层12。

如图3所示，在SiC N-外延层12上生长阻挡层，并通过光刻胶对阻挡层进行刻蚀处理，形成沟槽区域，沿沟槽区域向下刻蚀形成沟槽5。沟槽5的深度范围为1.5-2μm。

通过调整注入角度，向SiC N-外延层12内注入Al+离子，注入能量为200-500keV，剂量为1e13-1e14，形成如图4所示的Pwell区21。Pwell区21的深度范围为0.6-0.8μm。

通过调整注入角度，向Pwell区21内注入N+离子，注入能量为50-150keV，剂量为5e14-2e15，形成如图5所示的N+区22。N+区22的深度范围为0.2-0.3μm。

在SiC N-外延层12上的沟槽5内两侧生长阻挡层，并通过光刻胶对阻挡层进行刻蚀处理。在N+区22的中间区域形成第一P+区23凹槽，向第一P+区23凹槽内注入Al+离子，形成如图6所示的第一P+区23。第一P+区23的深度范围为0.4-0.5μm。

向SiC N-外延层12之上，沟槽5两侧的位置分别注入Al+离子，注入能量为100-350keV，剂量为1e14-1e15，形成如图6所示的第二P+区31。

在沟槽5内壁上热生长栅氧化层，并在沟槽5内填充多晶硅栅。在多晶硅栅上生长阻挡层，并通过光刻胶进行刻蚀处理，形成多晶硅的刻蚀区域。刻蚀形成分裂的多晶硅，形成如图7所示的两个栅极区4。

在两个栅极区4之间、两个栅极区4之上及第二P+区31之上填充源极金属，形成如图8所示的源极区7。

图9为常规的沟槽型SiC MOSFET与本发明在正常导通和大母线电压在短路时的漏源电流的对比图，从图中可看出，在正常导通的电流下，二者通流能力相当，但是在较高的母线电压下，本发明结构的漏源电流会迅速饱和，降低短路工况下的最大电流和功率，提升短路能力。

实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：

本发明包括晶圆、第一掺杂区、第二掺杂区、两个栅极区和设置在晶圆上的沟槽，本发明中的第一掺杂区、第二掺杂区和JFET区可有效降低异常导通状况下的饱和电流，减小发生短路时的短路能量，Cgd大幅降低，同时反方向沟道和第二掺杂区可有效地保护栅氧，在不影响工作区间正向通流能力的前提下，提升器件的鲁棒性。

实施例仅是一个特例，并不表明本发明就这样一种实现方式。

实施例二：

基于相同的发明构思，本发明第二实施例还提供了一种沟槽型SiC MOSFET结构的制作方法，如图10所示，包括：

S1、在晶圆上刻蚀出沟槽；

S2、在沟槽下方形成第一掺杂区，第一掺杂区包围沟槽的底部，且第一掺杂区的表面与晶圆表面设有JFET区；

S3、在沟槽两侧形成第二掺杂区，第二掺杂区位于晶圆之上；

S4、在沟槽内的两侧形成两个栅极区。

作为可选的实施方式，制作方法还包括：

S5、在沟槽内的两个栅极区之间、两个栅极区之上及第二掺杂区之上形成源极区。

由于本实施例所介绍的沟槽型SiC MOSFET结构的制作方法为实施本发明实施例一中沟槽型SiC MOSFET结构制作所采用的方法，故而基于本发明实施例一中所介绍的沟槽型SiC MOSFET结构，本领域所属技术人员能够了解本实施例的沟槽型SiC MOSFET结构的制作方法的具体实施方式以及其各种变化形式，所以在此对于该沟槽型SiC MOSFET结构的制作方法如何实现本发明实施例二中的结构不再详细介绍。只要本领域所属技术人员实施本申请实施例一中沟槽型SiC MOSFET结构所采用的方法，都属于本申请所欲保护的范围。

以上所述仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。

Claims (10)

1.一种沟槽型SiC MOSFET结构，其特征在于，包括晶圆、第一掺杂区、第二掺杂区、两个栅极区和设置在所述晶圆上的沟槽；

所述第一掺杂区设置在所述沟槽之下，并包围所述沟槽的底部，且所述第一掺杂区的表面与所述晶圆表面之间设有JFET区；

所述第二掺杂区设置在所述沟槽两侧，且位于所述晶圆之上；

所述两个栅极区设置在所述沟槽内的两侧。

2.根据权利要求1所述的一种沟槽型SiC MOSFET结构，其特征在于，所述JFET区的宽度范围为0.4-0.5μm。

3.根据权利要求1所述的一种沟槽型SiC MOSFET结构，其特征在于，所述第一掺杂区包括Pwell区、N+区和第一P+区；

所述Pwell区设置在所述晶圆内，且包围所述沟槽底部；

所述N+区设置在所述Pwell区内，且所述N+区的边缘形状与所述Pwell区的边缘形状相匹配，并包围所述沟槽底部；

所述N+区还设置在所述第一P+区的两侧。

4.根据权利要求3所述的一种沟槽型SiC MOSFET结构，其特征在于，所述Pwell区的深度范围为0.6-0.8μm。

5.根据权利要求3所述的一种沟槽型SiC MOSFET结构，其特征在于，所述N+区的深度范围为0.2-0.3μm。

6.根据权利要求1所述的一种沟槽型SiC MOSFET结构，其特征在于，所述第二掺杂区包括第二P+区，所述第二P+区的数量为两个，且分别设置在所述沟槽两侧。

7.根据权利要求1所述的一种沟槽型SiC MOSFET结构，其特征在于，所述沟槽的深度范围为1.5-2μm。

8.根据权利要求1所述的一种沟槽型SiC MOSFET结构，其特征在于，还包括：源极区，所述源极区设置在所述沟槽内的两个栅极区之间，并位于所述两个栅极区之上，且底部与所述第二掺杂区接触。

9.一种沟槽型SiC MOSFET结构的制作方法，其特征在于，包括：

在晶圆上刻蚀出沟槽；

在所述沟槽下方形成第一掺杂区，所述第一掺杂区包围所述沟槽的底部，且所述第一掺杂区的表面与所述晶圆表面设有JFET区；

在所述沟槽两侧形成第二掺杂区，所述第二掺杂区位于所述晶圆之上；

在所述沟槽内的两侧形成两个栅极区。

10.根据权利要求9所述的一种沟槽型SiC MOSFET结构的制作方法，其特征在于，所述制作方法还包括：

在所述沟槽内的两个栅极区之间、两个栅极区之上及所述第二掺杂区之上形成源极区。