CN114628515A - SiC MOSFET器件及制造方法 - Google Patents

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Abstract

本发明公开了一种SiC MOSFET器件，包括：形成于SiC外延层中形成有沟槽栅；在栅极沟槽的底部表面下形成有第一底部掺杂区，在SiC外延层中形成有和栅极沟槽之间具有间距的第二深掺杂区，第一底部掺杂区连接到源极，使栅极沟槽底部表面的栅介质层所承受电压由栅源电压确定从而降低栅极沟槽底部表面的栅介质层所承受的电场强度；第二深掺杂区从SiC外延层的顶部表面向下延伸且第二深掺杂区的底部表面位于第一底部掺杂区的底部表面之下；第二深掺杂区的顶部连接到源极；第一底部掺杂区和第二底部掺杂区增加对沟道区底部的位于第一底部掺杂区和第二底部掺杂区之间的漂移区的耗尽，以降低短沟道效应。本发明公开了一种SiC MOSFET器件的制造方法。

Description

SiC MOSFET器件及制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种SiC MOSFET器件；本发明还涉及一种SiC MOSFET器件的制造方法。
背景技术
SiC跟Si相比其禁带宽度接近硅的10倍，其击穿时的临界击穿电场也是硅器件的10倍。这意味着在相同击穿电压下，SiC器件跟Si器件相比，其漂移区的宽度只有Si器件的1/10，其掺杂浓度可以提高100倍。SiC器件跟Si器件相比，其漂移区电阻可以得到大幅降低。因此在高压如击穿电压大于600V的场合，具有非常大的优势。正在越来越多的场合，开始替换Si基超级结和Si基的IGBT器件。
SiC MOSFET是目前最有可能在600V～3300V范围内来替代Si基超级结和Si基IGBT的器件。
SiC MOSFET虽然理论上，器件可以事先实现优越的性能。但是在实际上，需要解决两个关键的问题：
第一个关键问题是如何降低沟道电阻：
沟道的载流子迁移率。Si基的无论是MOSFET还是IGBT，其沟道载流子迁移率都可以很容易实现400cm2/(V*s)。但是对于SiC器件来说，因为SiC和二氧化硅界面缺陷多，在没有经过优化的情况下，迁移率在10cm2/(V*s)～15cm2/(V*s)，而在NO环境下退火，可以部分的减小一些界面缺陷，能够将迁移率提高到30cm2/(V*s)～40cm2/(V*s)。同时利用SiC材料不同晶向迁移率的差异，通过选择合适的晶向，在沟槽型(Trench)MOSFET中，其迁移率可以达到70cm2/(V*s)以上。跟Si器件不同，SiC器件极大的降低了漂移区的电阻。沟道电阻对其的贡献占比增加。沟道电阻正比于沟道的载流子迁移率和沟道的长度。器件结构和工艺的优化在不断提高其迁移率，但是跟硅器件的差距依然很大。目前降低沟道电阻在设计上最好的方法是降低沟道的长度，降低沟道的长度需要抑制器件的短沟效应。SiC MOSFET因为漂移区的掺杂浓度更高，其短沟效应比Si基器件更严重。也即，MOSFET器件的比导通电阻包括了沟道电阻和漂移区电阻，采用SiC材料的漂移区虽然能大大降低漂移区电阻，但是SiC材料也会带来沟道电阻的增加，这样如何降低沟道电阻就成为降低器件的比导通电阻的一个难题；而降低沟道电阻中，如何克服降低短沟道效应从而能进一步缩短沟道长度成为降低沟道电阻的关键。
第二关键问题是如何实现对栅介质层如栅氧的保护：
根据高斯定理可知，器件在半导体和氧化层电场强度符合下面的公式：
Figure BDA0002833967200000021
其中，Esemi是半导体器件的临界电场强度，εsemi和εoxide分别是半导体材料和氧化层材料的介电常数。因为Si和SiC的临界电场强度相差10倍。对于Si器件，在其栅介质层即二氧化硅里，无论时合种情况，其电场强度很难超过3×106V*cm-1。而对于SiC器件，在其SiC和栅介质层对应的绝缘层界面的SiC达到临界电场强度时，而在其绝缘层如二氧化硅里，其电场强度可以高达9×106V*cm-1，这已经达到或者是超过二氧化硅的临界电场强度。也即，在Si器件中，当Si材料中的电场强度达到临界电场强度时栅氧的电场强度依然保持在较低值；但是，在SiC器件中，当SiC材料中的电场强度达到临界电场强度时栅氧的电场强度会达到或超过栅氧的临界电场强度，这时就会造成栅氧的击穿，从而产生可靠性问题。因此，对于SiC MOSFET来说，采用合适的器件结构和设计方法，在器件击穿时，降低栅氧界面的电场强度，对于器件的可靠性尤为重要。
发明内容
本发明所要解决的技术问题是提供一种SiC MOSFET器件，能降低栅介质层的电场强度以及同时能降低短沟道效应。为此，本发明还提供一种SiC MOSFET器件的制造方法。
为解决上述技术问题，本发明提供的SiC MOSFET器件的器件单元包括：
具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅。
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层。
在所述栅极沟槽的底部表面下的所述SiC外延层中形成有第一底部掺杂区，所述第一底部掺杂区具有第二导电类型掺杂，所述第一底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触。
在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道。
在所述SiC外延层中形成有第二导电类型掺杂的第二深掺杂区，所述第二深掺杂区和所述栅极沟槽之间具有间距。
在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。
所述栅极导电材料层的顶部连接到由正面金属层组成的栅极。
所述源区的顶部连接到由正面金属层组成的源极。
所述第一底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度。
所述第二深掺杂区从所述SiC外延层的顶部表面向下延伸，所述第二深掺杂区的底部表面位于所述第一底部掺杂区的底部表面之下。
所述第二深掺杂区的顶部连接到所述源极。
所述沟道区底部的所述SiC外延层组成漂移区。
所述第一底部掺杂区和所述第二底部掺杂区增加对所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区的耗尽，以减少所述沟道区和底部的所述漂移区之间的耗尽并从而降低短沟道效应。
进一步的改进是，所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成。
所述漏区的背面形成有由背面金属层组成的漏极。
SiC MOSFET器件工作时，随着所述漏极电压的增加，所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区会形成夹断(Pinch-off)结构。
进一步的改进是，所述第二深掺杂区的深度大于离子注入机台的注入深度。
所述SiC外延层由多层SiC外延子层叠加而成，所述第二深掺杂区由多个形成于各所述SiC外延子层中的通过第二导电类型掺杂的离子注入形成的深掺杂子区连接而成。
进一步的改进是，SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
在俯视面上，所述器件单元为条形结构或者为多边形结构。
所述多边形结构包括方形或六边形。
进一步的改进是，所述SiC外延层由2层SiC外延子层叠加而成，所述第二深掺杂区由2个所述深掺杂子区连接而成。
第二SiC外延子层叠加在第一SiC外延子层的顶部表面上，第一深掺杂子区形成于所述第一SiC外延子层中，第二深掺杂子区形成于所述第二SiC外延子层中并穿过所述第二SiC外延子层。
进一步的改进是，所述器件单元为条形结构，所述栅极沟槽呈条形，在所述栅极沟槽的长边对应的两侧面外都形成有所述沟道区，在所述栅极沟槽的长边对应的两侧面外都形成有所述第二深掺杂区。
进一步的改进是，所述第一深掺杂子区和所述第二深掺杂子区都呈和所述栅极沟槽平行的条形结构；所述第二深掺杂子区叠加在所述第一深掺杂子区的顶部表面且相接触。
进一步的改进是，所述第二深掺杂子区的宽度等于所述第一深掺杂子区的宽度。
或者，所述第二深掺杂子区的宽度大于所述第一深掺杂子区的宽度，以降低器件的比导通电阻。
或者，所述第二深掺杂子区的宽度小于所述第一深掺杂子区的宽度，以改善所述沟道区的夹断。
进一步的改进是，所述第二深掺杂子区呈和所述栅极沟槽平行的条形结构，所述第一深掺杂子区呈和所述栅极沟槽垂直的条形结构。
所述第一深掺杂子区和所述第二深掺杂子区的底部横向相交并接触。
所述第一底部掺杂区和所述第一深掺杂子区接触并都通过所述第二深掺杂子区的顶部连接到所述源极。
进一步的改进是，所述第二深掺杂子区的条形结构的排列步进和所述第一深掺杂子区的条形结构的排列步进互相独立。
进一步的改进是，所述SiC外延层具有不均匀的掺杂浓度且是靠近顶部的表面的掺杂浓度高于靠近底部表面的掺杂浓度，以降低扩散电阻和降低JFET效应。
进一步的改进是，在所述沟道区底部的所述栅极沟槽和所述第二深掺杂区之间的所述漂移区中还形成有抗JFET注入区。
进一步的改进是，所述抗JFET注入区为从所述SiC外延层顶部表面垂直注入到所述沟道区底部形成。
或者，所述抗JFET注入区为所述栅极沟槽形成后以及所述栅介质层形成之前通过带角度注入形成。
进一步的改进是，SiC MOSFET器件为N型器件，第一导电类型为N型，第二导电类型为P型。
进一步的改进是，P型掺杂杂质包括铝，N型掺杂杂质包括氮，所述正面金属层的材料包括TiNiAl。
进一步的改进是，所述第二深掺杂区的深度最大值为1.6微米以上。
为解决上述技术问题，本发明提供的SiC MOSFET器件的制造方法中，形成所述第二深掺杂区的步骤包括：
步骤一、在所述SiC衬底上形成第一SiC外延子层，所述第一SiC外延子层。
步骤二、定义出第一深掺杂子区的形成区域，进行第二导电类型的离子注入在所述第一SiC外延子层中形成所述第一深掺杂子区。
步骤三、在所述第一SiC外延子层表面形成第二SiC外延子层。
步骤四、定义出第二深掺杂子区的形成区域，进行第二导电类型的离子注入在所述第二SiC外延子层中形成穿过所述第二SiC外延子层的所述第二深掺杂子区。
根据需要重复步骤三的所述第二SiC外延子层的形成工艺以及步骤四的所述第二深掺杂子区的形成工艺形成更多的SiC外延子层和深掺杂子区，由所述第一SiC外延子层、所述第二SiC外延子层和所述第二SiC外延子层顶部的各SiC外延子层叠加形成所述SiC外延层，由所述第一深掺杂子区、所述第二深掺杂子区和所述第二深掺杂子区顶部的深掺杂子区叠加形成所述第二深掺杂区。
进一步的改进是，步骤二中采用光刻胶形成的第一光刻胶图形定义出第一深掺杂子区的形成区域，所述第一光刻胶图形作为所述第一深掺杂子区的离子注入的掩膜且所述第一光刻胶图形在所述第一深掺杂子区的离子注入完成后去除。
步骤四中采用光刻胶形成的第二光刻胶图形定义出第二深掺杂子区的形成区域，所述第二光刻胶图形作为所述第二深掺杂子区的离子注入的掩膜且所述第二光刻胶图形在所述第二深掺杂子区的离子注入完成后去除。
或者，步骤二中采用第一硬掩膜图形定义出第一深掺杂子区的形成区域，所述第一硬掩膜图形作为所述第一深掺杂子区的离子注入的掩膜且所述第一硬掩膜图形在所述第一深掺杂子区的离子注入完成后去除。
步骤四中采用第二硬掩膜图形定义出第二深掺杂子区的形成区域，所述第二硬掩膜图形作为所述第二深掺杂子区的离子注入的掩膜且所述第二硬掩膜图形在所述第二深掺杂子区的离子注入完成后去除。
进一步的改进是，所述沟槽栅的形成工艺包括：
在所述SiC外延层表面形成第三硬掩膜图形，所述第三硬掩膜图形将所述栅极沟槽的形成区域打开以及将所述栅极沟槽的形成区域外覆盖。
以所述第三硬掩膜图形为掩膜进行刻蚀形成所述栅极沟槽。
进行全面离子注入形成在所述栅极沟槽的底部形成所述第一底部掺杂区。
在所述栅极沟槽的内侧表面形成所述栅介质层。
在所述栅极沟槽中填充所述栅极导电材料层。
本发明SiC MOSFET器件的器件单元的栅极结构采用沟槽栅，在此基础上设置了位于栅极沟槽底部的第一底部掺杂区，第一底部掺杂区连接到源极，这样栅极沟槽底部的栅介质层的电压由栅极导电材料层和源极之间的电压差即栅源电压决定，栅源电压在器件导通时为大于阈值电压的较小值以及在器件截止时为0V，和较大的栅漏电压相比，本发明能大大降低栅极沟槽底部的栅介质层所受到的电压，所以能降低栅介质层的电场强度，这在栅介质层和SiC外延层相接触的界面结构中能对栅介质层形成很好的保护，从而能提高器件的可靠性。
本发明同时在SiC外延层设置有第二深掺杂区，第二深掺杂区和栅极沟槽之间具有间距，第二深掺杂区也连接到源极，第一底部掺杂区和第二深掺杂区都为第二导电类型掺杂，这样第一底部掺杂区和第二深掺杂区能增加对沟道区底部的漂移区的耗尽，这样就能减少沟道区和底部的漂移区之间的耗尽并从而降低短沟道效应；原因为：短沟道效应是由于漂移区对沟道区进行耗尽时，靠近漏端的沟道区会产生夹断效应，被夹断的沟道区的长度相当于不受栅极电压控制，被夹断的沟道区的长度也就为沟道区的沟道缩短的长度；本发明中，通过第一底部掺杂区和第二深掺杂区能增加对沟道区底部的漂移区的耗尽，沟道区和底部漂移区的耗尽就会减少，也即沟道区由于被底部漂移区产生耗尽的区域变小，发生夹断的话也会先通过第一底部掺杂区和第二深掺杂区对沟道区底部的漂移区产生夹断，故能减少沟道区的夹断区域的长度，从而能降低短沟道效应。
本发明由于能降低短沟道效应，故能进一步缩短沟道区的长度并从而降低沟道电阻；再加上SiC外延层组成的漂移区能大大降低器件的漂移区电阻，最后能进一步降低器件的比导通电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例SiC MOSFET器件的器件单元的剖面结构示意图；
图2是本发明第一实施例SiC MOSFET器件的第二深掺杂区的版图；
图3是图1所示结构的第一底部掺杂区和第二深掺杂区在漂移区中形成的夹断结构的位置示意图；
图4是图1所示结构中形成的抗JFET注入区的位置示意图；
图5是本发明第二实施例SiC MOSFET器件的第一底部掺杂区和第二深掺杂区的版图；
图6A是沿图5中AA线的本发明第二实施例SiC MOSFET器件的器件单元的剖面结构示意图；
图6B是沿图5中BB线的本发明第二实施例SiC MOSFET器件的器件单元的剖面结构示意图；
图7A-图7C是本发明第一实施例SiC MOSFET器件的制造方法的第二深掺杂区的形成工艺各步骤中的器件结构示意图。
具体实施方式
本发明第一实施例SiC MOSFET器件：
如图1所示，是本发明第一实施例SiC MOSFET器件的器件单元的剖面结构示意图；如图2所示，是本发明第一实施例SiC MOSFET器件的第二深掺杂区3的版图；本发明第一实施例SiC MOSFET器件的器件单元包括：
具有第一导电类型掺杂的SiC外延层2，在所述SiC外延层2中形成有沟槽栅。
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层8和填充于所述栅极沟槽中栅极导电材料层7。所述栅介质层8通常采用栅氧化层；所述栅极导电材料层7通常采用多晶硅栅。
在所述栅极沟槽的底部表面下的所述SiC外延层2中形成有第一底部掺杂区9，所述第一底部掺杂区9具有第二导电类型掺杂，所述第一底部掺杂区9的顶部表面和所述栅极沟槽底部表面的所述栅介质层8的底部表面接触。
在所述SiC外延层2中形成有第二导电类型掺杂的沟道区4，所述沟道区4从所述SiC外延层2的顶部表面向下延伸，所述栅极导电材料层7纵向穿过所述沟道区4，被所述栅极导电材料层7侧面覆盖所述沟道区4的表面用于形成导电沟道。
在所述SiC外延层2中形成有第二导电类型掺杂的第二深掺杂区3，所述第二深掺杂区3和所述栅极沟槽之间具有间距。
在所述沟道区4的表面形成有由第一导电类型重掺杂区组成的源区6。
所述栅极导电材料层7的顶部连接到由正面金属层11组成的栅极。
所述源区6的顶部连接到由正面金属层11组成的源极。
所述第一底部掺杂区9连接到源极，使所述栅极沟槽底部表面的所述栅介质层8所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层8所承受的电场强度。
所述第二深掺杂区3从所述SiC外延层2的顶部表面向下延伸，所述第二深掺杂区3的底部表面位于所述第一底部掺杂区9的底部表面之下。
所述第二深掺杂区3的顶部连接到所述源极。
所述沟道区4底部的所述SiC外延层2组成漂移区。
所述第一底部掺杂区9和所述第二底部掺杂区增加对所述沟道区4底部的位于所述第一底部掺杂区9和所述第二底部掺杂区之间的所述漂移区的耗尽，以减少所述沟道区4和底部的所述漂移区之间的耗尽并从而降低短沟道效应。
本发明第一实施例中，所述SiC外延层2形成于SiC衬底1上，所述SiC衬底1具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底1组成或者由减薄后的所述SiC衬底1进行背面离子注入之后形成。
所述漏区的背面形成有由背面金属层组成的漏极。
SiC MOSFET器件工作时，随着所述漏极电压的增加，所述沟道区4底部的位于所述第一底部掺杂区9和所述第二底部掺杂区之间的所述漂移区会形成夹断结构。如图3所示，是图1所示结构的第一底部掺杂区9和第二深掺杂区3在漂移区中形成的夹断结构的位置示意图；夹断结构为标记101对应的区域中的所述漂移区完全被所述第一底部掺杂区9和所述第二底部掺杂区所耗尽的结构。由于所述漂移区和第二导电类型掺杂的所述第一底部掺杂区9和所述第二深掺杂区互相耗尽了，故所述漂移区对第二导电类型掺杂的所述沟道区4的耗尽能力就减弱了，由于所述沟道区4被所述漂移区的耗尽的部分相当于不再属于受所述栅极电压控制的部分即不会形成沟道，所述所述沟道区4被所述漂移区的耗尽的长度减少，相当于所述沟道区4的有效长度就会得到保护，也即短沟道效应得到降低。
本发明第一实施例中，所述第二深掺杂区3的深度大于离子注入机台的注入深度。
所述SiC外延层2由多层SiC外延子层叠加而成，所述第二深掺杂区3由多个形成于各所述SiC外延子层中的通过第二导电类型掺杂的离子注入形成的深掺杂子区连接而成。
SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成。
通常，本发明第一实施例中，所述第一底部掺杂区9需要延伸到器件单元区的外面的过渡区或终端区，并在所述过渡区或所述终端区中和所述第二深掺杂区3相接触，并通过形成于所述第二深掺杂区3和所述源区6顶部的接触孔连接到所述源极。所述接触孔会穿过层间膜10。所述源区6顶部的接触孔的底部还形成有第二导电类型重掺杂的欧姆接触区5。
在俯视面上，所述器件单元为条形结构或者为多边形结构。
对于所述条形结构来说，虽然所述条形结构的俯视面最终也是一个矩形，但是所述条形结构为仅在条形结构的所述沟槽栅的长度边两侧会形成导电沟道，条形结构的所述沟槽栅的宽度边不会形成导电沟道且通常会延伸到所述器件单元区外，条形结构仅会做一个方向的排列即沿着所述条形结构的宽度方向排列。
而所述多边形结构中，所述多边形结构会做横向和纵向的两个方向的二维排列。
所述多边形结构包括方形或六边形。
所述第二深掺杂区3的深度最大值为1.6微米以上。
在一较佳实施例中，所述第二深掺杂区3的深度为1.6微米；由于所述第二深掺杂区3的深度大于离子注入机台的注入深度最大值为1微米左右，故所述第二深掺杂区3采用次离子注入叠加即可实现，也即：所述SiC外延层2由2层SiC外延子层叠加而成，所述第二深掺杂区3由2个所述深掺杂子区连接而成。
请参考图7C所示，第二SiC外延子层22叠加在第一SiC外延子层21的顶部表面上，第一深掺杂子区31形成于所述第一SiC外延子层21中，第二深掺杂子区32形成于所述第二SiC外延子层22中并穿过所述第二SiC外延子层22。
在一较佳实施例中，所述器件单元为条形结构，所述栅极沟槽呈条形，在所述栅极沟槽的长边对应的两侧面外都形成有所述沟道区4，在所述栅极沟槽的长边对应的两侧面外都形成有所述第二深掺杂区3。
所述第一深掺杂子区31和所述第二深掺杂子区32都呈和所述栅极沟槽平行的条形结构；所述第二深掺杂子区32叠加在所述第一深掺杂子区31的顶部表面且相接触。如图2所示，所述第一深掺杂子区31和所述第二深掺杂子区32的条形结构都和图2中显示了所述第二深掺杂区3的条形结构相同，且所述第二深掺杂子区32的宽度等于所述第一深掺杂子区31的宽度。在其他实施例中，也能为：所述第二深掺杂子区32的宽度大于所述第一深掺杂子区31的宽度，以降低器件的比导通电阻。或者，所述第二深掺杂子区32的宽度小于所述第一深掺杂子区31的宽度，以改善所述沟道区4的夹断。
本发明第一实施例中，所述SiC外延层2具有不均匀的掺杂浓度且是靠近顶部的表面的掺杂浓度高于靠近底部表面的掺杂浓度，以降低扩散电阻和降低JFET效应。
在其他实施例中，降低JFET效应还能通过采用抗JFET注入区实现，例如：在所述沟道区4底部的所述栅极沟槽和所述第二深掺杂区3之间的所述漂移区中还形成有抗JFET注入区。如图4所示，是图1所示结构中形成的抗JFET注入区的位置示意图；标记102对应的区域为所述抗JFET注入区，所述抗JFET注入区具有第一导电类型掺杂，能防止产生JFET夹断，从而降低所述抗JFET注入区处的电阻。所述抗JFET注入区为从所述SiC外延层2顶部表面垂直注入到所述沟道区4底部形成。或者，所述抗JFET注入区为所述栅极沟槽形成后以及所述栅介质层8形成之前通过带角度注入形成。
本发明第一实施例中，SiC MOSFET器件为N型器件，第一导电类型为N型，第二导电类型为P型。P型掺杂杂质包括铝，N型掺杂杂质包括氮，所述正面金属层11的材料包括TiNiAl。
本发明第一实施例SiC MOSFET器件的器件单元的栅极结构采用沟槽栅，在此基础上设置了位于栅极沟槽底部的第一底部掺杂区9，第一底部掺杂区9连接到源极，这样栅极沟槽底部的栅介质层8的电压由栅极导电材料层7和源极之间的电压差即栅源电压决定，栅源电压在器件导通时为大于阈值电压的较小值以及在器件截止时为0V，和较大的栅漏电压相比，本发明第一实施例能大大降低栅极沟槽底部的栅介质层8所受到的电压，所以能降低栅介质层8的电场强度，这在栅介质层8和SiC外延层2相接触的界面结构中能对栅介质层8形成很好的保护，从而能提高器件的可靠性。
本发明第一实施例同时在SiC外延层2设置有第二深掺杂区3，第二深掺杂区3和栅极沟槽之间具有间距，第二深掺杂区3也连接到源极，第一底部掺杂区9和第二深掺杂区3都为第二导电类型掺杂，这样第一底部掺杂区9和第二深掺杂区3能增加对沟道区4底部的漂移区的耗尽，这样就能减少沟道区4和底部的漂移区之间的耗尽并从而降低短沟道效应；原因为：短沟道效应是由于漂移区对沟道区4进行耗尽时，靠近漏端的沟道区4会产生夹断效应，被夹断的沟道区4的长度相当于不受栅极电压控制，被夹断的沟道区4的长度也就为沟道区4的沟道缩短的长度；本发明第一实施例中，通过第一底部掺杂区9和第二深掺杂区3能增加对沟道区4底部的漂移区的耗尽，沟道区4和底部漂移区的耗尽就会减少，也即沟道区4由于被底部漂移区产生耗尽的区域变小，发生夹断的话也会先通过第一底部掺杂区9和第二深掺杂区3对沟道区4底部的漂移区产生夹断，故能减少沟道区4的夹断区域的长度，从而能降低短沟道效应。
本发明第一实施例由于能降低短沟道效应，故能进一步缩短沟道区4的长度并从而降低沟道电阻；再加上SiC外延层2组成的漂移区能大大降低器件的漂移区电阻，最后能进一步降低器件的比导通电阻。
下面结合具体参数来进一步说明本发明第一实施例器件：
SiC衬底1跟Si衬底不同，目前能够实现的最低电阻率在0.02Ω*cm附近。而目前Si衬底最低可以达到1mΩ*cm以下。此外SiC衬底跟Si衬底相比，更难减薄。所以SiC MOSFET其衬底电阻是大于Si基器件的。
所述栅介质层8通常是二氧化硅，在工艺上可以用高温氧化，温度通常在1150℃～1250℃之间，也可以用CVD沉积。其氧化层的厚度通常在50nm附近。
所述沟道区4通常是用Aluminum离子注入形成的。
重掺杂的所述源区6通常使用Nitrogen离子注入形成的。
所述层间膜10的厚度通常在1μm附近，通常是有两层二氧化硅组成，一个典型的条件是PSG+BPSG。
本发明第一实施例器件的最大特点如下：
有一层所述第二深掺杂区3，为P型时也能称为DP层(Deep P Type Implant)，它需要的Junction深度很深，典型条件在1.6μm，目前的离子注入机台，通常最高注入的能量在900keV，对应的深度在1.0μm。离子注入机台无法实现。因此在工艺上采用离子注入+外延一层外延层+离子注入，来实现的。
在栅极沟槽的底部有一个所述第一底部掺杂区9，为P型时也能称为Bot_P(BottomP Type Implant)。它在版图中是通过所述第二深掺杂区3跟源极相连的。因为所述第二深掺杂区3的结深度比所述第一底部掺杂区9要深，因此在版图上面是能够很好的实现连接。
在栅极沟槽底部增加Bot_P，底部的电位为0，能够很好的降低栅极沟槽底部的电场强度，从而可以很好的保护栅氧。
DP和Bot_P一起组成一个结构，它们都是跟源极相连，随着漏极电压的增加，能够在图3的标记101对应的位置上形成一个很好的Pinch-Off，这个Pinch-off，可以很好的降低漂移区对沟道的耗尽，减小短沟道效应，沟道的长度也可以降低。
原胞即器件单元的设计可以是条形的。条形的好处是工艺实现简单，但是其相同步进(Pitch)，沟道密度低。为此，也可以用方形、六边形等多边形的元胞结构，用来增加沟道密度。
在接下来的介绍中，都是以条形元胞为主进行介绍。
这个器件，一个典型的结构是：
栅极沟槽的深度是0.9μm，栅极沟槽的开口宽度是1.0μm，栅极沟槽和栅极沟槽之间的距离是5.0μm。
所述第一底部掺杂区9所对应的深度到沟槽下方0.2μm。
重掺杂的源区6所对应的深度是0.2μm。
沟道区4所对应的深度是0.6μm，对应的沟道区4长度是0.4μm。
所述第二深掺杂区3的深度是1.6μm，所述第二深掺杂区3的宽度是2.0μm。
下面以一个1200V的SiC MOSFET为例来进行介绍。一个典型的1200V SiC MOSFET，采用的所述SiC外延层2厚度为12μm，所对应的所述SiC外延层2掺杂浓度是8e15cm-3。
本发明第一实施例中，为了形成一个Deep P即所述第二深掺杂区3，因为单纯依靠离子注入，是无法实现的。所以这个Deep P是通过离子注入加外延实现的。因为本发明第一实施例中，Deep P所对应的深度是1.6μm，可以通过一次离子注入+外延+一次离子注入形成。如果希望Deep P的深度更深，或者是离子注入机台单次能够注入的最大能量受限，那么Deep P可能需要二次外延+三次离子注入来形成。
本发明第二实施例SiC MOSFET器件：
本发明第二实施例SiC MOSFET器件和本发明第一实施例SiC MOSFET器件的区别之处为，本发明第二实施例SiC MOSFET器件中具有如下特征：
如图5所示，是本发明第二实施例SiC MOSFET器件的第一底部掺杂区和第二深掺杂区的版图；如图6A所示，是沿图5中AA线的本发明第二实施例SiC MOSFET器件的器件单元的剖面结构示意图；如图6B所示，是沿图5中BB线的本发明第二实施例SiC MOSFET器件的器件单元的剖面结构示意图；所述第二深掺杂子区32呈和所述栅极沟槽平行的条形结构，所述第一深掺杂子区31呈和所述栅极沟槽垂直的条形结构。也即在俯视面上，所述第二深掺杂子区32和所述第一深掺杂子区31的条形结构是垂直的。所述第二深掺杂子区32需要根据所述栅极沟槽的条形结构的设置来设置，所述第二深掺杂子区32的步进即条形结构的宽度和间距和所述栅极沟槽的步进是一致的。但是所述第二深掺杂子区32的条形结构的排列步进和所述第一深掺杂子区31的条形结构的排列步进互相独立。
所述第一深掺杂子区31和所述第二深掺杂子区32的底部横向相交并接触。
所述第一底部掺杂区9和所述第一深掺杂子区31接触并都通过所述第二深掺杂子区32的顶部形成的接触孔连接到所述源极。也即，和本发明第一实施例相比，在器件单元区中就能实现所述第一底部掺杂区9和所述第二深掺杂区3的接触。
如图7A-图7C所示，是本发明第一实施例SiC MOSFET器件的制造方法的第二深掺杂区的形成工艺各步骤中的器件结构示意图。本发明第一实施例SiC MOSFET器件的制造方法中，形成所述第二深掺杂区3的步骤包括：
步骤一、如图7A所示，在所述SiC衬底1上形成第一SiC外延子层21，所述第一SiC外延子层21。
步骤二、如图7A所示，定义出第一深掺杂子区31的形成区域，进行标记202对应的第二导电类型的离子注入在所述第一SiC外延子层21中形成所述第一深掺杂子区31，所形成的所述第一深掺杂子区31如图7B所示。
本发明第一实施例方法中，步骤二中采用光刻胶形成的第一光刻胶图形201定义出第一深掺杂子区31的形成区域，所述第一光刻胶图形201作为所述第一深掺杂子区31的离子注入的掩膜且所述第一光刻胶图形201在所述第一深掺杂子区31的离子注入完成后去除。
在其他实施例方法中也能为：步骤二中采用第一硬掩膜图形定义出第一深掺杂子区31的形成区域，所述第一硬掩膜图形作为所述第一深掺杂子区31的离子注入的掩膜且所述第一硬掩膜图形在所述第一深掺杂子区31的离子注入完成后去除。所述第一硬掩膜图形能先形成第一硬掩膜层如采用氧化硅或氮化硅形成，之后进行光刻定义加对所述第一硬掩膜层进行刻蚀的工艺形成所述第一硬掩膜图形。
步骤三、如图7C所示，在所述第一SiC外延子层21表面形成第二SiC外延子层22。
步骤四、如图7C所示，定义出第二深掺杂子区32的形成区域，进行标记204对应的第二导电类型的离子注入在所述第二SiC外延子层22中形成穿过所述第二SiC外延子层22的所述第二深掺杂子区32。
本发明第一实施例方法中，步骤四中采用光刻胶形成的第二光刻胶图形203定义出第二深掺杂子区32的形成区域，所述第二光刻胶图形203作为所述第二深掺杂子区32的离子注入的掩膜且所述第二光刻胶图形203在所述第二深掺杂子区32的离子注入完成后去除。
在其他实施例方法中也能为：步骤四中采用第二硬掩膜图形定义出第二深掺杂子区32的形成区域，所述第二硬掩膜图形作为所述第二深掺杂子区32的离子注入的掩膜且所述第二硬掩膜图形在所述第二深掺杂子区32的离子注入完成后去除。
根据需要重复步骤三的所述第二SiC外延子层22的形成工艺以及步骤四的所述第二深掺杂子区32的形成工艺形成更多的SiC外延子层和深掺杂子区，由所述第一SiC外延子层21、所述第二SiC外延子层22和所述第二SiC外延子层22顶部的各SiC外延子层叠加形成所述SiC外延层2，由所述第一深掺杂子区31、所述第二深掺杂子区32和所述第二深掺杂子区32顶部的深掺杂子区叠加形成所述第二深掺杂区3。
本发明第一实施例方法中，在形成所述SiC外延层2之后，则进行形成沟槽栅的工艺，所述沟槽栅的形成工艺包括：
在所述SiC外延层2表面形成第三硬掩膜图形，所述第三硬掩膜图形将所述栅极沟槽的形成区域打开以及将所述栅极沟槽的形成区域外覆盖。
以所述第三硬掩膜图形为掩膜进行刻蚀形成所述栅极沟槽。
进行全面离子注入形成在所述栅极沟槽的底部形成所述第一底部掺杂区9。
在所述栅极沟槽的内侧表面形成所述栅介质层8。
在所述栅极沟槽中填充所述栅极导电材料层7。
在形成了所述第一底部掺杂区9和所述第二深掺杂区3的基础上，本发明第一实施例SiC MOSFET或本发明第二实施例SiC MOSFET的后续形成工艺和现有工艺相同。
下面结合具体参数来进一步说明本发明第一实施例器件的制造方法：
第一SiC外延子层21厚度是11.2μm，外延层的电阻率是8e15cm-3。
根据离子注入(Implant)202所对应的温度，如果是常温Implant，图形结构201通常直接用光刻胶。如果是高温Implant，高温Implant可以更好的修复晶格的缺陷，则能采用二氧化硅作为硬质掩膜层替换光刻胶图形201。然后离子注入。
之后，形成的第二SiC外延子层22的厚度是0.8μm，对应的掺杂浓度是8e15cm-3，跟第一层掺杂浓度是一样的。更优选的是为了降低MOSFET的扩散电阻，可以将这一层外延的掺杂浓度提高到2.0e16cm-3。
然后进行第二次光刻和离子注入204。
这样DP是由两次离子注入和外延组成的。而Bot_P的形成就相对简单，在器件栅极沟槽形成好以后，在栅极沟槽的硬质掩膜层依然存在的情况下，通过普注，在平台区(Mesa)通过栅极沟槽的硬质掩膜层的阻挡，形成Bot_P。
注意，这两次离子注入每次都需要用到光刻板。
当形成图1所示的本发明第一实施例器件时，两次离子注入203和204所用的光刻板可以是完全一样且都采用图2对应的所述第二深掺杂区3的版图对应的光刻板。一个可以的方式是所述第二深掺杂区3的宽度是2μm，所述第二深掺杂区3之间的间距是3μm。
离子注入203和204所用的光刻板是不一样的。如希望所述第二深掺杂区3的形成是靠近器件的顶部比较宽，底部比较小。这样可以降低器件的比导通电阻。这样可以让第二深掺杂子区32的宽度大于第一深掺杂子区31的宽度。或者是如果希望DP的形成是靠近器件的底部比较宽，顶部比较小；这样可以更有助于对沟道的夹断，可以让第一深掺杂子区31的宽度大于第二深掺杂子区32。
当然对于条形结构也可以让第一深掺杂子区31和第二深掺杂子区32是在不同的方向，例如：当形成图5-图6B对应的本发明第二实施例器件时，需要采用图5所示的第一深掺杂子区31和第二深掺杂子区32版图的条形结构互相垂直的结构。这个结构有如下几种好处：
Deep P Implant跟Bot_P，在元胞区就可以直接相连，不需要向之前的结构在芯片的过渡区或者是终端将Deep P Implant与Bot_P相连。
因为第一深掺杂子区31在某些位置直接在栅极沟槽的底部，Bot_P注入的剂量可以降低。可以部分降低Bot_P Implant所带来的的JFET效应。
第一深掺杂子区31的光刻板(Mask)的Pitch即版图的条形结构的pitch带来了非常大的灵活度，可以根据需要进行设计。可以比第二深掺杂子区32的Mask的Pitch小，也可以比其大。
这个结构能够很好的降低栅介质层8的电场强度，通过形成pinch-off，降低对沟道区的耗尽，很好的降低短沟道效应。
但是器件也会带来非常严重的JFET效应。
降低JFET效应通常有如下几个方案：
所述SiC外延层2的掺杂浓度不是均匀的，而是靠近顶部掺杂浓度增加。如以1200VSiC MOSFET为例，12μm的所述SiC外延层2，可以其底部10.5μm，采用的是掺杂浓度为8e15cm-3。而其顶部1.5μm，采用的是掺杂浓度为2e16cm-3。
也可以采用高能量抗JFET离子注入(Anti-JFET Implant)注入，就是通过高能量的Nitrogen注入在图4的标记102所示的区域。
Anti-JFET Implant注入的位置在沟道区4的下方。这个可以是带光刻板，也可以是不带光刻板。在实际上，通常需要带光刻板的注入。
也可以是在栅极沟槽形成完以后，在栅极沟槽的底部做P型注入如Aluminum注入形成所述第一底部掺杂区9。之后再在栅极沟槽的侧壁，通过带角度的N型注入如Nitrogen注入，在增加侧壁的掺杂浓度，以降低扩散电阻。
在实际情况下，相应的设计人员可以根据需求，选择合适的方案来降低JFET效应。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (19)

1.一种SiC MOSFET器件，其特征在于，器件单元包括：
具有第一导电类型掺杂的SiC外延层，在所述SiC外延层中形成有沟槽栅；
所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层；
在所述栅极沟槽的底部表面下的所述SiC外延层中形成有第一底部掺杂区，所述第一底部掺杂区具有第二导电类型掺杂，所述第一底部掺杂区的顶部表面和所述栅极沟槽底部表面的所述栅介质层的底部表面接触；
在所述SiC外延层中形成有第二导电类型掺杂的沟道区，所述沟道区从所述SiC外延层的顶部表面向下延伸，所述栅极导电材料层纵向穿过所述沟道区，被所述栅极导电材料层侧面覆盖所述沟道区的表面用于形成导电沟道；
在所述SiC外延层中形成有第二导电类型掺杂的第二深掺杂区，所述第二深掺杂区和所述栅极沟槽之间具有间距；
在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；
所述栅极导电材料层的顶部连接到由正面金属层组成的栅极；
所述源区的顶部连接到由正面金属层组成的源极；
所述第一底部掺杂区连接到源极，使所述栅极沟槽底部表面的所述栅介质层所承受电压由所述源极和所述栅极之间的电压差确定并从而降低所述栅极沟槽底部表面的所述栅介质层所承受的电场强度；
所述第二深掺杂区从所述SiC外延层的顶部表面向下延伸，所述第二深掺杂区的底部表面位于所述第一底部掺杂区的底部表面之下；
所述第二深掺杂区的顶部连接到所述源极；
所述沟道区底部的所述SiC外延层组成漂移区；
所述第一底部掺杂区和所述第二底部掺杂区增加对所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区的耗尽，以减少所述沟道区和底部的所述漂移区之间的耗尽并从而降低短沟道效应。
2.如权利要求1所述的SiC MOSFET器件，其特征在于：所述SiC外延层形成于SiC衬底上，所述SiC衬底具有第一导电类型重掺杂，漏区由减薄后的所述SiC衬底组成或者由减薄后的所述SiC衬底进行背面离子注入之后形成；
所述漏区的背面形成有由背面金属层组成的漏极；
SiC MOSFET器件工作时，随着所述漏极电压的增加，所述沟道区底部的位于所述第一底部掺杂区和所述第二底部掺杂区之间的所述漂移区会形成夹断结构。
3.如权利要求2所述的SiC MOSFET器件，其特征在于：所述第二深掺杂区的深度大于离子注入机台的注入深度；
所述SiC外延层由多层SiC外延子层叠加而成，所述第二深掺杂区由多个形成于各所述SiC外延子层中的通过第二导电类型掺杂的离子注入形成的深掺杂子区连接而成。
4.如权利要求3所述的SiC MOSFET器件，其特征在于：SiC MOSFET器件的器件单元区中由多个所述器件单元并联而成；
在俯视面上，所述器件单元为条形结构或者为多边形结构；
所述多边形结构包括方形或六边形。
5.如权利要求4所述的SiC MOSFET器件，其特征在于：所述SiC外延层由2层SiC外延子层叠加而成，所述第二深掺杂区由2个所述深掺杂子区连接而成；
第二SiC外延子层叠加在第一SiC外延子层的顶部表面上，第一深掺杂子区形成于所述第一SiC外延子层中，第二深掺杂子区形成于所述第二SiC外延子层中并穿过所述第二SiC外延子层。
6.如权利要求5所述的SiC MOSFET器件，其特征在于：所述器件单元为条形结构，所述栅极沟槽呈条形，在所述栅极沟槽的长边对应的两侧面外都形成有所述沟道区，在所述栅极沟槽的长边对应的两侧面外都形成有所述第二深掺杂区。
7.如权利要求6所述的SiC MOSFET器件，其特征在于：所述第一深掺杂子区和所述第二深掺杂子区都呈和所述栅极沟槽平行的条形结构；所述第二深掺杂子区叠加在所述第一深掺杂子区的顶部表面且相接触。
8.如权利要求7所述的SiC MOSFET器件，其特征在于：所述第二深掺杂子区的宽度等于所述第一深掺杂子区的宽度；
或者，所述第二深掺杂子区的宽度大于所述第一深掺杂子区的宽度，以降低器件的比导通电阻；
或者，所述第二深掺杂子区的宽度小于所述第一深掺杂子区的宽度，以改善所述沟道区的夹断。
9.如权利要求6所述的SiC MOSFET器件，其特征在于：所述第二深掺杂子区呈和所述栅极沟槽平行的条形结构，所述第一深掺杂子区呈和所述栅极沟槽垂直的条形结构；
所述第一深掺杂子区和所述第二深掺杂子区的底部横向相交并接触；
所述第一底部掺杂区和所述第一深掺杂子区接触并都通过所述第二深掺杂子区的顶部连接到所述源极。
10.如权利要求9所述的SiC MOSFET器件，其特征在于：所述第二深掺杂子区的条形结构的排列步进和所述第一深掺杂子区的条形结构的排列步进互相独立。
11.如权利要求1至10中任一权项所述的SiC MOSFET器件，其特征在于：所述SiC外延层具有不均匀的掺杂浓度且是靠近顶部的表面的掺杂浓度高于靠近底部表面的掺杂浓度，以降低扩散电阻和降低JFET效应。
12.如权利要求1至10中任一权项所述的SiC MOSFET器件，其特征在于：在所述沟道区底部的所述栅极沟槽和所述第二深掺杂区之间的所述漂移区中还形成有抗JFET注入区。
13.如权利要求12所述的SiC MOSFET器件，其特征在于：所述抗JFET注入区为从所述SiC外延层顶部表面垂直注入到所述沟道区底部形成；
或者，所述抗JFET注入区为所述栅极沟槽形成后以及所述栅介质层形成之前通过带角度注入形成。
14.如权利要求1所述的SiC MOSFET器件，其特征在于：SiC MOSFET器件为N型器件，第一导电类型为N型，第二导电类型为P型。
15.如权利要求14所述的SiC MOSFET器件，其特征在于：P型掺杂杂质包括铝，N型掺杂杂质包括氮，所述正面金属层的材料包括TiNiAl。
16.如权利要求1所述的SiC MOSFET器件，其特征在于：所述第二深掺杂区的深度最大值为1.6微米以上。
17.如权利要求3所述的SiC MOSFET器件的制造方法，其特征在于，形成所述第二深掺杂区的步骤包括：
步骤一、在所述SiC衬底上形成第一SiC外延子层，所述第一SiC外延子层；
步骤二、定义出第一深掺杂子区的形成区域，进行第二导电类型的离子注入在所述第一SiC外延子层中形成所述第一深掺杂子区；
步骤三、在所述第一SiC外延子层表面形成第二SiC外延子层；
步骤四、定义出第二深掺杂子区的形成区域，进行第二导电类型的离子注入在所述第二SiC外延子层中形成穿过所述第二SiC外延子层的所述第二深掺杂子区；
根据需要重复步骤三的所述第二SiC外延子层的形成工艺以及步骤四的所述第二深掺杂子区的形成工艺形成更多的SiC外延子层和深掺杂子区，由所述第一SiC外延子层、所述第二SiC外延子层和所述第二SiC外延子层顶部的各SiC外延子层叠加形成所述SiC外延层，由所述第一深掺杂子区、所述第二深掺杂子区和所述第二深掺杂子区顶部的深掺杂子区叠加形成所述第二深掺杂区。
18.如权利要求17所述的SiC MOSFET器件的制造方法，其特征在于：步骤二中采用光刻胶形成的第一光刻胶图形定义出第一深掺杂子区的形成区域，所述第一光刻胶图形作为所述第一深掺杂子区的离子注入的掩膜且所述第一光刻胶图形在所述第一深掺杂子区的离子注入完成后去除；
步骤四中采用光刻胶形成的第二光刻胶图形定义出第二深掺杂子区的形成区域，所述第二光刻胶图形作为所述第二深掺杂子区的离子注入的掩膜且所述第二光刻胶图形在所述第二深掺杂子区的离子注入完成后去除；
或者，步骤二中采用第一硬掩膜图形定义出第一深掺杂子区的形成区域，所述第一硬掩膜图形作为所述第一深掺杂子区的离子注入的掩膜且所述第一硬掩膜图形在所述第一深掺杂子区的离子注入完成后去除；
步骤四中采用第二硬掩膜图形定义出第二深掺杂子区的形成区域，所述第二硬掩膜图形作为所述第二深掺杂子区的离子注入的掩膜且所述第二硬掩膜图形在所述第二深掺杂子区的离子注入完成后去除。
19.如权利要求17所述的SiC MOSFET器件的制造方法，其特征在于：所述沟槽栅的形成工艺包括：
在所述SiC外延层表面形成第三硬掩膜图形，所述第三硬掩膜图形将所述栅极沟槽的形成区域打开以及将所述栅极沟槽的形成区域外覆盖；
以所述第三硬掩膜图形为掩膜进行刻蚀形成所述栅极沟槽；
进行全面离子注入形成在所述栅极沟槽的底部形成所述第一底部掺杂区；
在所述栅极沟槽的内侧表面形成所述栅介质层；
在所述栅极沟槽中填充所述栅极导电材料层。
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