JP5745954B2 - 半導体装置およびその製造方法 - Google Patents
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Description
(a)リサーフ層の内周部の上方に、Pウェルと同電位(通常は表面電極の電位)のフィールドプレートを配設する手法
(b)リサーフ層をPウェルより深く形成する(Pウェル底端部の曲面をリサーフ層で覆う)手法
などが考えられる。手法(a),(b)とも、定性的には、P型不純物注入層内部の空乏層境界の曲率半径を大きくすることによって、電界集中を緩和するものと理解される。
(c)リサーフ層の外周部もしくは外縁部の上方に、装置端部と同電位(通常は裏面電極電位)のフィールドプレートを配設する手法
がしばしば使用される。手法(c)によれば、リサーフ層の外縁部に形成される空乏層の外側への伸びが抑制される。
以下、本発明の実施の形態1に係る半導体装置の構成および製造方法について説明する。
図1は、実施の形態1に係る半導体装置の終端構造の断面図である。ここではその一例として、縦型MOSFETの終端構造を示している。
図2〜図13は、図1に示した半導体装置の製造工程図である。以下、これらの図を参照しつつ、本実施の形態に係る半導体装置の製造方法を説明する。
図1においては、Pウェル2の不純物が拡散してPウェル2の底端部が第1リサーフ領域11内に入り込んだ構造を示した。この構造によれば、Pウェル2の底端部における電界集中を効率的に緩和することができる。Pウェル2を形成するためのP型不純物として拡散長の短いものを用いた場合や、SiCのように不純物の拡散長が非常に短い半導体材料を半導体基板1として用いた場合には、そのような構成を実現することが困難であるが、少なくとも図14のようにPウェル2の底端部が第1リサーフ領域11に接していれば、電界緩和の効果は若干弱まるものの、図1と同様の効果が得られる。
例えばPウェル2を形成する際の注入マスクの位置ずれなどにより、Pウェル2と第1リサーフ領域11との間が離間し、その間に半導体基板1のN型領域が残った場合には、Pウェル2とリサーフ層10との電気的接続が切断されるため、Pウェル2の外縁部の電界緩和の効果は大きく低下する。ここではその対策を図ったリサーフ層10の変更例を示す。
ここではPウェル2と第1リサーフ領域11との離間を防止する変更例を示す。すなわち、本変更例では、図17のように底面(PN接合)の形状がフラットなPウェル2を、リセス11rの下部にまで延在させて形成する。底面形状がフラットなPウェル2に、底面がリセス11rに似た形状となる第1リサーフ領域11が重ねて形成されるため、Pウェル2の底端部は第1リサーフ領域11内に位置させることも容易に可能である。
実施の形態1では、実際には、第2リサーフ領域12と第3リサーフ領域13とが、それぞれのP型不純物の横方向拡散によりオーバーラップするため、その境界部分に不純物濃度の高い領域が形成される可能性があるが、次の理由により大きな問題とならない。
図21は、実施の形態2に係る半導体装置の終端構造を示す断面図である。同図において、図1に示したものと同様の機能を有する要素には同一符号を付してある。また、ここでも、第1リサーフ領域11のP型不純物の面密度を「第1面密度」、第2リサーフ領域12のP型不純物の面密度を「第2面密度」、第3リサーフ領域13のP型不純物の面密度を「第3面密度」と定義する。
実施の形態2において、第2リサーフ領域12と第3リサーフ領域13との間の第2境界領域202は省略してもよい。第2境界領域202を省略した場合のリサーフ層20の構成を図26に示す。
実施の形態1,2のように3段階の面濃度を有するリサーフ層は、1回のエッチング工程(リセス形成工程)と、2回のイオン注入工程により形成できる。本実施の形態3では、この技術を応用し、1回のリセス形成工程と3回のイオン注入工程を用いて、図29のように、外周領域(Pウェル2)から外側へ向けて低減する7段階の面密度を有するリサーフ層30を形成する。
例えば、図30、図31および図32の工程で、実施の形態3のリサーフ層30と類似の構成を2箇所形成し(ただし、それぞれの注入量は半分にする)、さらに、リサーフ層の内側半分に対して、リサーフ条件と同程度の注入量でイオン注入すると、図29の構成からリサーフ層内のリセスをさらに4個、P型領域をさらに8個増やすことができる。つまり、1回のリセス形成工程と、4回のイオン注入工程で、8個のリセスと15段階の注入量の階調を持つリサーフ層が形成される。
実施の形態4では、実施の形態1のような縦型MOSFETの終端構造における、フィールドプレート5,6の構成例を示す。以下に示す図33〜図38の左端には、活性領域のMOSFETセルが示されている。
実施の形態1〜4では、本発明に係るリサーフ層を、MOSFETのPウェルの外縁部に設けた例を示した。本発明に係るリサーフ層は、それ以外にも、PN接合ダイオードの高濃度P型注入層(アノード層)の外縁部に設けることができるのはもちろんのこと、ショットキーバリアダイオードの終端構造にも適用することができる。
実施の形態1〜5では、N型半導体基板に形成した半導体素子の終端部にP型のリサーフ層を設ける構成を示したが、これらの導電型が全て逆であっても、同様の効果を得ることできる。また、実施の形態1〜5では、縦型デバイスの終端領域への適用例を示したが、本発明に係るリサーフ構造は横型デバイスの終端領域に対しても適用可能である。さらに、本発明は、半導体装置の終端領域に限らず、活性領域内部で電界集中の緩和が必要な半導体装置に適用することもできる。
なお、ゲート電極64が第3リサーフ領域13の端部を少しでも覆っていれば、第3リサーフ領域13とPウェル62の間に注入されない領域(つまり、エピタキシャル層61と同じ不純物濃度のP型領域)があっても良い。このような構成でも、Pウェル62表面のチャネルが開通しないとLDMOSFETのソース−ドレイン間が導通しないため、ゲート閾値電圧は変わらない。
以上の説明では、本発明のリサーフ層を、MOSFET、PN接合ダイオード、ショットキーバリアダイオードおよびLDMOSFETに適用することについて言及したが、その他にもIGBT、BJT(Bipolar Junction Transistor)などのトランジスタや、JBS(Junction Barrier Schottky diode)、MPS(Merged PN-Schottky diode)などのダイオード、およびサイリスタ等に適用してもよく、同様の効果が得られる。
Claims (14)
- 第1導電型の半導体層と、
前記半導体層の上面部に形成された第2導電型の電界緩和層とを備え、
前記電界緩和層は、
第2導電型不純物が第1面密度で注入された第1領域と、
第2導電型不純物が前記第1面密度よりも小さい第2面密度で注入された第2領域と、
第2導電型不純物が前記第2面密度よりも小さい第3面密度で注入された第3領域とを含み、
前記第2領域は、前記第1領域と前記第3領域の間に配設され、
前記第1領域および前記第3領域は、前記半導体層の上面に形成されたリセスの下に形成されており、
前記第2領域は、前記第1領域のリセスと前記第3領域のリセスとに挟まれた前記半導体層の平坦部の下に形成されている
ことを特徴とする半導体装置。 - 前記第1領域と前記第2領域との間に、第2導電型不純物が前記第1面密度の領域と前記第2面密度の領域とが交互に配設された第1境界領域が介在し、
前記第1境界領域において、前記第1面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項1記載の半導体装置。 - 前記第2領域と前記第3領域との間に、第2導電型不純物が前記第2面密度の領域と前記第3面密度の領域とが交互に配設された第2境界領域が介在し、
前記第2境界領域において、前記第3面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項1または請求項2記載の半導体装置。 - 前記第3領域は、前記電界緩和層の最外部に配設されており、
前記第3領域の外縁部に、第2導電型不純物が前記第3面密度の領域と第1導電型の領域とが交互に配設された第3境界領域が配設され、
前記第3境界領域において、前記第3面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項1から請求項3のいずれか一項記載の半導体装置。 - 前記電界緩和層上に形成された絶縁膜と、
前記電界緩和層の少なくとも片方の端部に前記絶縁膜を介して配設されたフィールドプレートをさらに備える
請求項1から請求項4のいずれか一項記載の半導体装置。 - 前記絶縁膜は、前記リセス上の領域を含めて上面が平坦である
請求項5記載の半導体装置。 - 前記電界緩和層は、前記半導体層に形成された半導体素子の外周部に形成されており、
前記半導体素子の外周部から外側へ向けて、前記第1領域、前記第2領域、前記第3領域の順に配設されている
請求項1から請求項6のいずれか一項記載の半導体装置。 - 前記半導体素子の活性領域の外周部に第2導電型の領域をさらに備え、
前記電界緩和層は、前記活性領域の外端に接続するように形成されている
請求項7記載の半導体装置。 - 前記活性領域の外周部は、第2導電型不純物の面密度が前記第1面密度よりも大きく、
前記電界緩和層は、前記活性領域の外周部に備えられた前記第2導電型の領域の外端の底部を含むように形成されている
請求項8記載の半導体装置。 - 前記半導体素子は、第2導電型のウェルに形成されたトランジスタであり、
前記活性領域の外周部に備えられた前記第2導電型の領域は、前記ウェルの一部である
請求項8または請求項9記載の半導体装置。 - 前記半導体素子は、前記半導体層にショットキー接合したショットキー電極を有するショットキーバリアダイオードであり、
前記活性領域の外周部に備えられた前記第2導電型の領域は、前記半導体層における前記ショットキー電極との接合部の端に形成されている
請求項8または請求項9記載の半導体装置。 - 前記半導体層には横型のLDMOSFETが形成されており、
前記LDMOSFETは、
前記半導体層の上面部に形成された第1導電型のウェルと、
前記ウェル内に形成された第2導電型のソース領域と、
前記半導体層の上面部において前記ウェルから離間して形成された第2導電型のドレイン領域とを備え、
前記電界緩和層は、前記ウェルと前記ドレイン領域との間に形成されており、
前記ドレイン領域から前記ウェルへ向けて、前記第1領域、前記第2領域、前記第3領域の順に配設されている
請求項1から請求項6のいずれか一項記載の半導体装置。 - 第1導電型の半導体層の上面部に、それぞれ異なる面密度で第2導電型不純物が注入された第1領域、第2領域および第3領域を含む電界緩和層を備える半導体装置の製造方法であって、
(a)前記第2領域上を覆い、前記第1領域および前記第3領域上が開口された第1マスクを形成する工程と、
(b)前記第1マスクを用いたエッチングにより、前記第1領域および前記第3領域における半導体層の上面にリセスを形成する工程と、
(c)前記工程(b)の後、前記第1マスクを用いたイオン注入により、前記第1および第3領域に、第2導電型不純物を第1面密度で注入する工程と、
(d)前記工程(c)の後、前記第3領域上を覆うと共に前記第1領域および前記第2領域上が開口された第2マスクを形成する工程と、
(e)前記第2マスクを用いたイオン注入により、前記第1および第2領域に、第2導電型不純物を前記第1面密度よりも大きい第2面密度で注入する工程とを備える
半導体装置の製造方法。 - 前記第2領域は、前記第1領域と前記第3領域の間に位置している
請求項13記載の半導体装置の製造方法。
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- 2011-06-29 JP JP2011143912A patent/JP5745954B2/ja active Active
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