CN116454116B - 沟槽型mosfet器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种沟槽型MOSFET器件及其制造方法，涉及半导体器件技术领域。该沟槽型MOSFET器件包括：第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；设置在外延层内的第二掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；设置在外延层内的第二掺杂类型的基区；设置在外延层内的栅极沟槽结构；栅极沟槽结构，包括：设置在外延层内的第一栅极沟槽结构；设置在基区内的第二栅极沟槽结构，第二栅极沟槽结构与第一栅极沟槽结构接触设置。根据本申请实施例，能够提高栅极沟槽结构角部处的氧化层的可靠性，进而提高器件的可靠性。

Description

沟槽型MOSFET器件及其制造方法
技术领域
本申请属于半导体器件技术领域，尤其涉及一种沟槽型MOSFET器件及其制造方法。
背景技术
碳化硅（SiC）功率金属氧化物半导体场效应晶体管（Metal Oxide SemiconductorField Effect Transistor，MOSFET）以击穿电压高、开关速度快、热导率高、低导通电阻、低开关损耗和低驱动功率等特点，成为发展最成熟且最具有应用前景的SiC功率器件。
MOSFET器件可包括平面栅MOSFET器件和沟槽型MOSFET器件。相对于平面栅MOSFET器件，沟槽型MOSFET器件消除了结型场效应管（PN Junction Field Effect Transistor，JFET）电阻，具有更高的导通电阻和更高的功率密度。
相关技术中，沟槽型MOSFET器件的栅极沟槽结构角部处的氧化层电场集中，极易承受巨大的电场强度，导致栅极沟槽结构角部处的氧化层可靠性低，进而影响器件的可靠性。
发明内容
本申请实施例提供一种沟槽型MOSFET器件及其制造方法，能够提高栅极沟槽结构角部处的氧化层的可靠性，进而提高器件的可靠性。
第一方面，本申请实施例提供一种沟槽型MOSFET器件，包括：
第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；
设置在外延层内的第二掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；
设置在外延层内的第二掺杂类型的基区，基区与第二掺杂区接触设置；
设置在外延层内的栅极沟槽结构，栅极沟槽结构与第二掺杂区间隔设置；
栅极沟槽结构，包括：
设置在外延层内的第一栅极沟槽结构；
设置在基区内的第二栅极沟槽结构，第二栅极沟槽结构与第一栅极沟槽结构接触设置；
第一掺杂类型与第二掺杂类型相反。
在一些可选的实施方式中，第一栅极沟槽结构的第一栅极接地。
在一些可选的实施方式中，在平行于衬底的方向上，第二掺杂区的长度小于第一掺杂区的长度。
在一些可选的实施方式中，第二掺杂区位于第一掺杂区远离第一表面的一侧。
在一些可选的实施方式中，第一掺杂区与第二掺杂区接触设置。
在一些可选的实施方式中，沟槽型MOSFET器件还包括：
设置在第一掺杂区与第二掺杂区之间的第二掺杂类型的第三掺杂区。
在一些可选的实施方式中，在平行于衬底的方向上，第三掺杂区的长度小于第一掺杂区的长度，且第三掺杂区的长度大于第二掺杂区的长度。
在一些可选的实施方式中，第三掺杂区与第一掺杂区和第二掺杂区均接触设置。
在一些可选的实施方式中，第一掺杂区位于相邻两个第二掺杂区之间。
在一些可选的实施方式中，第一掺杂区包括至少两个子掺杂区，
在平行于衬底的方向上，至少一个子掺杂区位于第一栅极沟槽结构的一侧，至少一个子掺杂区位于第一栅极沟槽结构的另一侧，相邻两个子掺杂区间隔设置。
在一些可选的实施方式中，在平行于衬底的方向上，子掺杂区对称设置。
在一些可选的实施方式中，在垂直于衬底的方向上，第一掺杂区与第一表面的距离，与第二掺杂区与第一表面的距离相等，且在平行于衬底的方向上，第一掺杂区与第一栅极沟槽结构不接触。
第二方面，本申请实施例提供了一种沟槽型MOSFET晶体管制造方法，包括：
提供第一掺杂类型的衬底，衬底包括第一表面，第一表面上设置有第一掺杂类型的外延层；
在外延层内形成第二掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；
在外延层内形成第二掺杂类型的基区，基区与第一掺杂区接触设置；
在外延层内形成第一栅极沟槽结构，以及在基区内形成第二栅极沟槽结构，以形成栅极沟槽结构，第二栅极沟槽结构与第一栅极沟槽结构接触设置，栅极沟槽结构与第二掺杂区间隔设置。
本申请实施例提供一种沟槽型MOSFET器件及其制造方法，该器件包括内置于外延层的第一掺杂区、第二掺杂区、基区和栅极沟槽结构。由于外延层内设置有第二掺杂类型的第一掺杂区和第二掺杂类型的第一掺杂区，当沟槽型MOSFET器件处于反向偏压状态时，第一掺杂区和第二掺杂区均可扩展形成耗尽区，该耗尽区能够有效降低栅极沟槽结构角部处的氧化层的电场强度，进而提高栅极沟槽结构角部处的氧化层可靠性，从而提高器件的可靠性。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的沟槽型MOSFET器件的一种结构示意图；
图2是本申请实施例提供的沟槽型MOSFET器件的另一种结构示意图；
图3是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图4是本申请实施例提供的沟槽型MOSFET晶体管制造方法的流程示意图；
图5是本申请实施例提供的衬底的截面结构示意图；
图6是本申请实施例提供的形成第一掺杂区的截面结构示意图；
图7是本申请实施例提供的形成第二掺杂区的截面结构示意图；
图8是本申请实施例提供的形成基区的截面结构示意图；
图9是本申请实施例提供的形成沟槽结构的截面结构示意图；
图10是本申请实施例提供的形成部分第一氧化层的截面结构示意图；
图11是本申请实施例提供的形成第一栅极沟槽结构的截面结构示意图；
图12是本申请实施例提供的形成第二氧化层的截面结构示意图；
图13是本申请实施例提供的形成第二栅极沟槽结构的截面结构示意图。
附图标记说明：
1、衬底；11、第一表面；12、第二表面；
2、外延层；21、第一掺杂区；211、子掺杂区；22、第二掺杂区；23、第三掺杂区；24、第四掺杂区；25、第五掺杂区；
3、基区；
4、栅极沟槽结构；41、第一氧化层；42、第一栅极；43、第二氧化层；44、第二栅极；45、介质层；46、沟槽结构；
5、源极结构；
6、漏极结构。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
如背景技术所述，相关技术中，沟槽型MOSFET器件的栅极沟槽结构角部处的氧化层电场集中，极易承受巨大的电场强度，导致栅极沟槽结构角部处的氧化层可靠性低，进而影响器件的可靠性。
具体而言，根据高斯定理，沟槽型MOSFET器件的外延层内的高电场导致栅极氧化层上的电场很高，而在栅极氧化层底部角部处由于电场更加集中，导致电场强度更高，从而在高漏极电压下造成栅极氧化层迅速击穿；严重降低器件对恶劣环境的静电效应以及电路中的高压尖峰的耐受能力，进而影响器件的可靠性。
图1示出了本申请实施例提供的沟槽型MOSFET器件的一种结构示意图。
如图1所示，本申请实施例提供的沟槽型MOSFET器件，可以包括：衬底1、第一掺杂区21、第二掺杂区22、基区3、栅极沟槽结构4。其中，栅极沟槽结构4可包括第一栅极沟槽结构和第二栅极沟槽结构。
第一掺杂类型的衬底1，衬底1可包括第一表面11，第一表面11上可设置有第一掺杂类型的外延层2。衬底1可为碳化硅衬底1，也可以为除碳化硅衬底1以外的其他衬底1，在此不做限定。
可选地，衬底1还可包括与第一表面11相对的第二表面12。第二表面12上可设置有漏极结构6。
设置在外延层2内的第二掺杂类型的第一掺杂区21和第二掺杂类型的第二掺杂区22。第一掺杂类型与第二掺杂类型相反。
第一掺杂类型与第二掺杂类型相反，可以理解为，第一掺杂类型为N型或P型中的一者，第二掺杂类型为N型或P型中的另一者。例如，第一掺杂类型为N型时，第二掺杂类型为P型。又例如，第一掺杂类型为P型时，第二掺杂类型为N型。
本申请实施例以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明。在其他实施例中，第一掺杂类型可以为P型，第二掺杂类型可以为N型。
具体地，外延层2内设置有P型的第一掺杂区21和P型的第二掺杂区22。
在一些可选的实施方式中，在平行于衬底1的方向上，第二掺杂区22的长度可以小于第一掺杂区21的长度。如此，当沟槽型MOSFET器件处于反向偏压状态时，第一掺杂区21和第二掺杂区22均可扩展形成耗尽区，该耗尽区能够进一步有效地降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性。
在另一些可选的实施方式中，在平行于衬底1的方向上，第二掺杂区22的长度也可以大于或等于第一掺杂区21的长度。
设置在外延层2内的第二掺杂类型的基区3，基区3与第二掺杂区22接触设置。具体地，外延层2内可包括与第二掺杂区22接触设置的P型的基区3。
设置在外延层2内的栅极沟槽结构4，栅极沟槽结构4与第二掺杂区22间隔设置。
栅极沟槽结构4与第二掺杂区22间隔设置，可以理解为，栅极沟槽结构4与第二掺杂区22不接触。
栅极沟槽结构4的厚度小于或等于第一掺杂区21的厚度，可以理解为，在垂直于衬底1的方向上，栅极沟槽结构4的长度小于或等于第一掺杂区21的厚度。
栅极沟槽结构4，可以包括：
设置在外延层2内的第一栅极沟槽结构；
设置在基区3内的第二栅极沟槽结构，第二栅极沟槽结构与第一栅极沟槽结构接触设置。
可选地，第一栅极沟槽结构的第一栅极42可以接地。由于第一栅极沟槽结构的第一栅极42接地，一方面，当沟槽型MOSFET器件处于反向偏压状态时，接地的第一栅极42能够使部分漏极结构6电场线终止于第一掺杂区21扩展形成的耗尽区内，从而能够有效降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性；另一方面，第一栅极42能够屏蔽部分栅极沟槽结构4与漏极结构6之间的电容，进而有利于减少米勒（Miller）电容，从而提高器件的开关速度。
可选地，在垂直于衬底1的方向上，第一掺杂区21与衬底1的距离，小于或等于栅极沟槽结构4与衬底1的距离。
可选地，第一栅极沟槽结构可以包括：
设置在外延层2内的第一氧化层41；
设置在第一氧化层41内的第一栅极42。
第一栅极42可以理解为分离栅。
可选地，第二栅极沟槽结构可以包括：
设置在基区3内，且与基区3接触的第二氧化层43；
设置在第二氧化层43之间，且与第二氧化层43接触的第二栅极44。
在一些可选的实施方式中，沟槽型MOSFET器件，还可包括：
设置在第二栅极44远离第一表面11一侧，且与第二栅极44和第二氧化层43均接触的介质层45。
第一氧化物的材料、第二氧化物的材料和介质层45的材料均可以为氧化物。
示例性地，第一氧化层41的材料、第二氧化层43的材料和介质层45的材料均可包括氧化硅（SiO2），第一栅极42的材料和第二栅极44的材料均可包括多晶硅。
可选地，第一氧化层41的厚度可以大于第二氧化层43的厚度。也就是说，在垂直于衬底1的方向上，第一氧化层41的长度大于第二氧化层43的长度。如此，通过增加栅极沟槽结构4角部处的第二氧化层43的厚度，使得栅极沟槽结构4角部处的第二氧化层43可以承受更高的电场而不被击穿，进而能够提高栅极沟槽结构4角部处的氧化层可靠性，从而能够提高器件的可靠性。
可选地，第二栅极44、第二氧化层43可以分别与第一氧化层41接触设置。
可选地，沟槽型MOSFET器件，还可包括：
设置栅极沟槽结构4靠近顶部的侧面外围区域的第一掺杂类型的第四掺杂区24；
设置在基区3内，与第四掺杂区24接触设置，且与栅极沟槽结构4间隔设置的第五掺杂区25。
示例性地，基区3内设置有N型的第四掺杂区24，第四掺杂区24与栅极沟槽结构4靠近顶部的外围区域接触设置。第四掺杂区24设置在栅极沟槽结构4与第五掺杂区25之间。
可选地，沟槽型MOSFET器件，还可包括：
设置在外延层2远离第一表面11的表面上的源极结构5。
在一些可选的实施方式中，栅极沟槽结构4的厚度大于或等于基区3的厚度。如此，在栅极沟槽结构4施加导通电压的情况下，基区3内的P型离子反型成N型离子，基区3和第一氧化层41之间，以及第四掺杂区24与第一氧化层41之间均可以形成垂直沟道，以便电流通过。导通电压可以为能够使得沟槽型MOSFET器件处于导通状态的电压。
在一些可选的实施方式中，第二掺杂区22可以位于第一掺杂区21远离第一表面11的一侧。也就是说，第一掺杂区21可以设置在第二掺杂区22与衬底1之间。第一掺杂区21可以与衬底1接触设置，也可以与衬底1间隔设置，在此不做限定。
在一些可选的实施方式中，第一掺杂区21可以与第二掺杂区22接触设置。
在本实施方式中，由于第一掺杂区21与第二掺杂区22接触设置，第二掺杂区22能够加速电导调制效应而注入的空穴抽离，进而能够提高沟槽型MOSFET器件的反向恢复能力。其中，电导调制效应是指基区3的有效宽度随集电结的反偏电压的变化而变化的效应。
在另一些可选的实施方式中，第一掺杂区21也可以与第二掺杂区22间隔设置。
在一些可选的实施方式中，如图2所示，沟槽型MOSFET器件，还可以包括：
设置在第一掺杂区21与第二掺杂区22之间的第二掺杂类型的第三掺杂区23。
也就是说，P型第一掺杂区21和P型第二掺杂区22之间还设置有P型第三掺杂区23。
在本实施方式中，通过在第一掺杂区21和第二掺杂区22之间设置第三掺杂区23，当沟槽型MOSFET器件处于反向偏压状态时，第一掺杂区21和第三掺杂区23均可扩展形成耗尽区，该耗尽区能够更有效降低栅极沟槽结构4角部处的氧化层的电场强度，进一步提高栅极沟槽结构4角部处的氧化层可靠性，从而进一步提高器件的可靠性。
在一些可选的实施方式中，在平行于衬底1的方向上，第三掺杂区23的长度可以小于第一掺杂区21的长度，且第三掺杂区23的长度大于第二掺杂区22的长度。
在本实施方式中，由于在平行于衬底1的方向上，第三掺杂区23的长度小于第一掺杂区21的长度，且第一掺杂区21的长度大于第二掺杂区22的长度。若将各个掺杂区在平行于衬底1的方向上的长度看作各个掺杂区的宽度，则在垂直于衬底1，且从衬底1至栅极沟槽结构4的方向上，掺杂区的宽度逐渐减小，能够保证正向电流通道的导通，使得在提高栅极沟槽结构4角部处的氧化层可靠性的同时，能够存在较低的导通电阻。
也就是说，在平行于衬底1的方向上，第一掺杂区21的长度最大，第二掺杂区22的长度最小，第三掺杂区23的长度在第二掺杂区22的长度和第一掺杂区21的长度之间。
图2以沟槽型MOSFET器件包括一个第三掺杂区23为例，但并不以此为限。沟槽型MOSFET器件还可以包括至少两个第三掺杂区23，在平行于衬底1的方向上，各个第三掺杂区23的长度可以相等，也可以不相等，在此不做限定。
在一些可选的实施方式中，第三掺杂区23可以与第一掺杂区21和第二掺杂区22均接触设置。
在本实施方式中，由于第三掺杂区23与第一掺杂区21和第二掺杂区22均接触设置，第二掺杂区22能够加速电导调制效应而注入的空穴抽离，进而能够提高沟槽型MOSFET器件的反向恢复能力。
也就是说，第三掺杂区23与第一掺杂区21接触设置，第三掺杂区23还与第二掺杂区22接触设置。
在另一些可选的实施方式中，第三掺杂区23可以与第一掺杂区21和第二掺杂区22均间隔设置。也就是说，第三掺杂区23可以与第一掺杂区21不接触设置，且第三掺杂区23可以与第二掺杂区22不接触设置。
在又一些可选的实施方式中，第三掺杂区23可以与第一掺杂区21接触设置，且第三掺杂区23可以与第二掺杂区22不接触设置。或者，第三掺杂区23可以与第一掺杂区21不接触设置，且第三掺杂区23可以与第二掺杂区22接触设置。
在一些可选的实施方式中，如图3所示，第一掺杂区21可位于相邻两个第二掺杂区22之间。
在本实施方式中，当沟槽型MOSFET器件处于反向偏压状态时，第一掺杂区21和第二掺杂区22均可扩展形成耗尽区，进而可以通过耗尽区有效降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性。
在一些可选的实施方式中，第一掺杂区21可包括至少两个子掺杂区211，在平行于衬底1的方向上，至少一个子掺杂区211位于第一栅极沟槽结构的一侧，至少一个子掺杂区211位于第一栅极沟槽结构的另一侧，相邻两个子掺杂区211间隔设置。
也就是说，第一栅极沟槽结构的两个角部处的第一氧化层41，分别至少对应一个子掺杂区211。当沟槽型MOSFET器件处于反向偏压状态时，通过各个角部处的第一氧化层41分别对应的子掺杂区211扩展形成多个耗尽区，进而可以通过各个耗尽区有效降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性。此外，由于相邻两个子掺杂区211间隔设置，因此不会各个子掺杂区211不会影响正向偏置时的导通通道。
值得注意的是，在平行于衬底1的方向上，第一掺杂区21的长度可以是全部子掺杂区211的长度之和。
可选地，在垂直于衬底1的方向上，各个子掺杂区211均不与第二掺杂区22接触设置。
可选地，在不影响沟槽型MOSFET器件的正向导通面积的情况下，在垂直于衬底1的方向上，至少一个子掺杂区211可以与第二掺杂区22接触设置。
子掺杂区211的数量可以根据实际情况设置，在此不做限定。例如，子掺杂区211的数量可以为2个、3个、4个、5个、6个等。
在一些可选的实施方式中，在平行于衬底1的方向上，子掺杂区211对称设置。
也就是说，在平行于衬底1的方向上，第一掺杂区21是轴对称图形。
在一些可选的实施方式中，在垂直于衬底1的方向上，第一掺杂区21与第一表面11的距离，与第二掺杂区22与第一表面11的距离相等，且在平行于衬底1的方向上，第一掺杂区21与第一栅极沟槽结构不接触。
也就是说，第一掺杂区21和第二掺杂区22并行设置，并且第一掺杂区21的底部与第二掺杂区22的底部平齐。
图1至图3中均以第一掺杂区21的截面图形的形状、第二掺杂区22的截面图形的形状和第三掺杂区23的截面图形的形状为长方形为例，在实际实施过程中，第一掺杂区21至第三掺杂区23的截面图形的形状可以根据实际情况设置，在此不做限定。例如，第一掺杂区21至第三掺杂区23的截面图形的形状可以为正方形、梯形等。
值得注意的是，本实施例以第一掺杂类型为N型，第二掺杂类型为P型为例。但在实际实施时，衬底1不限于N型，也可以为P型。当衬底1为P型时，相应地，外延层2、基区3、第一掺杂区21和第二掺杂区22等结构的导电类型也要发生变化。
基于上述实施例提供的沟槽型MOSFET器件，本申请还提供了沟槽型MOSFET器件制造方法。以下将对沟槽型MOSFET器件制造方法进行说明。
图4示出了本申请提供的沟槽型MOSFET晶体管制造方法的实施例的流程示意图。
如图4所示，沟槽型MOSFET晶体管制造方法可以包括S410至S440。请一并参阅图5至图13，图5至图13是本申请提供的制造方法一系列制程对应的截面结构示意图。
S410、提供第一掺杂类型的衬底，衬底可包括第一表面，第一表面上设置有第一掺杂类型的外延层。
如图5所示，在本实施例中，第一掺杂类型的衬底1为N型的衬底1。衬底1上可包括N型的外延层2。
可选地，首先提供N型的衬底1，然后在衬底1上进行外延，形成N型的外延层2。
可选地，衬底1还可以包括与第一表面11相对的第二表面12。
S420、在外延层内形成第二掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区。
在本实施例中，第二掺杂类型的第一掺杂区21可以为P型的第一掺杂区21，第二掺杂类型的第二掺杂区22可以为P型的第二掺杂区22。
如图6所示，在外延层2内形成第二掺杂类型的第一掺杂区21和第二掺杂类型的第二掺杂区22，可以包括：
在外延层2远离第一表面11的一侧进行第二掺杂类型的离子掺杂，以形成第一掺杂区21和第二掺杂区22。
示例性地，在外延层2远离第一表面11的一侧进行P型的离子掺杂，形成第一掺杂区21；
在第一掺杂区21远离第一表面11的一侧进行P型的离子掺杂，形成第二掺杂区22。
S430、在外延层内形成第二掺杂类型的基区，基区与第一掺杂区接触设置。
在本实施例中，第二掺杂类型的基区3可以为P型的基区3。
如图7所示，在外延层2内形成第二掺杂类型的基区3，可以包括：
在外延层2远离第一表面11的表面上进行第二掺杂类型的离子掺杂，以形成第二掺杂类型的基区3。
示例性地，在外延层2远离第一表面11的表面上进行P型的离子掺杂，以形成P型的基区3。
可选地，在外延层2内形成第二掺杂类型的基区3之前，该方法还可以包括：
在外延层2远离第一表面11的一侧进行第一掺杂类型的离子掺杂，以形成第四掺杂区24；
在第四掺杂区24内进行第二掺杂类型的离子掺杂，以形成第二掺杂类型的第五掺杂区25。
示例性地，在外延层2远离第一表面11的一侧进行N型的离子掺杂，以形成第四掺杂区24；
在第四掺杂区24内进行P型的离子掺杂，以形成第二掺杂类型的第五掺杂区25。
S440、在外延层内形成第一栅极沟槽结构，以及在基区内形成第二栅极沟槽结构，以形成栅极沟槽结构第二栅极沟槽结构与第一栅极沟槽结构接触设置，栅极沟槽结构与第二掺杂区间隔设置。
示例性地，如图9至图11所示，在外延层2内形成第一沟槽结构，可以包括：
在外延层2内形成沟槽结构46；
在沟槽结构内形成部分第一氧化层41；
在部分第一氧化层41远离第一表面11的表面上形成第一栅极42；
在第一栅极42远离第一表面11的表面上形成另一部分第一氧化层41。
示例性地，在外延层2内形成第一沟槽结构，可以包括：
在外延层2远离第一表面11的表面往下进行沟槽刻蚀，以使外延层2内形成沟槽结构46；
对沟槽结构46的表面进行氧化，以形成初始氧化层，并刻蚀部分初始氧化层，以形成部分第一氧化层41；
在部分第一氧化层41远离第一表面11的表面上沉积多晶硅，以形成第一栅极42；
对第一栅极42远离第一表面11的表面上进行氧化，已形成另一部分第一氧化层41。
示例性地，可以利用掩模版在外延层2远离第一表面11的表面往下进行沟槽刻蚀，以使外延层2内形成沟槽结构46。
示例性地，在第一栅极42远离第一表面11的表面上形成另一部分第一氧化层41，也可以是直接在第一栅极42远离第一表面11的表面上沉积一层氧化物，以形成另一部分第一氧化层41。
可选地，如图12至图13所示，在基区3内形成第二栅极沟槽结构，可以包括：
在第一氧化层41远离第一表面11的表面上形成第二氧化层43；
刻蚀部分底部区域的第二氧化层43，并在部分底部区域形成第二栅极44。
示例性地，在基区3内形成第二栅极沟槽结构，可以包括：
对第一氧化层41远离第一表面11的表面进行氧化，以形成第二氧化层43；
刻蚀部分底部区域的第二氧化层43，并在部分底部区域沉积多晶硅，以形成第二栅极44。示例性地，在第一氧化层41远离第一表面11的表面上形成第二氧化层43，也可以是直接在在第一氧化层41远离第一表面11的表面上沉积一层氧化物，以形成第二氧化层43。
在一些可选的实施方式中，刻蚀部分底部区域的第二氧化层43，并在部分底部区域形成第二栅极之后，该方法还可以包括：
在第二栅极44远离第一表面11的表面与第二氧化层43远离第一表面11的表面形成介质层45。
在第二栅极44远离第一表面11的表面与第二氧化层43远离第一表面11的表面形成介质层45，可以是对第二栅极44远离第一表面11的表面与第二氧化层43远离第一表面11的表面进行氧化，形成介质层45；也可以是直接在第二栅极44远离第一表面11的表面与第二氧化层43远离第一表面11的表面沉积一层氧化物，以形成介质层45。
本申请实施例提供一种沟槽型MOSFET器件制造方法，该器件包括内置于外延层2的第一掺杂区21、第二掺杂区22、基区3和栅极沟槽结构4。由于外延层2内设置有第二掺杂类型的第一掺杂区21和第二掺杂类型的第一掺杂区21，当沟槽型MOSFET器件处于反向偏压状态时，第一掺杂区21和第二掺杂区22均可扩展形成耗尽区，该耗尽区能够有效降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性。
在一些可选的实施方式中，第一栅极沟槽结构的第一栅极42接地，由于第一栅极沟槽结构的第一栅极42接地，一方面，当沟槽型MOSFET器件处于反向偏压状态时，接地的第一栅极42能够使绝大部分漏极结构6电场线终止，从而能够有效降低栅极沟槽结构4角部处的氧化层的电场强度，进而提高栅极沟槽结构4角部处的氧化层可靠性，从而提高器件的可靠性；另一方面，第一栅极42能够屏蔽部分栅极沟槽结构4与漏极结构6之间的电容，进而有利于减少米勒（Miller）电容，从而提高器件的开关速度。
在一些可选的实施方式中，在平行于衬底的方向上，第二掺杂区22的长度小于第一掺杂区21的长度。
可选地，在外层内形成第一栅极沟槽结构，以及在基区3内形成第二栅极沟槽结构，以形成栅极沟槽结构4之后，该方法还可以包括：
在外延层2远离第一表面11的表面上沉积金属，以形成源极结构5；
在衬底1的第二表面12上形成漏极结构6。
在一些可选的实施方式中，第二掺杂区22可位于第一掺杂区21远离第一表面11的一侧。
在一些可选的实施方式中，第一掺杂区21可以与第二掺杂区22接触设置。
在一些可选的实施方式中，在外延层2内形成第二掺杂类型的第一掺杂区21和第二掺杂类型的第二掺杂区22，可以包括：
在外延层2内依次形成第二掺杂类型的第一掺杂区21、第二掺杂类型的第三掺杂区23和第二掺杂类型的第二掺杂区22。
在外延层2内依次形成第二掺杂类型的第一掺杂区21、第二掺杂类型的第三掺杂区23和第二掺杂类型的第二掺杂区22，可以包括：
在外延层2远离第一表面11的一侧进行第二掺杂类型的离子掺杂，以依次形成第一掺杂区21、第三掺杂区23和第二掺杂区22。
示例性地，在外延层2远离第一表面11的一侧进行P型的离子掺杂，形成第一掺杂区21；
在第一掺杂区21远离第一表面11的一侧进行P型的离子掺杂，形成第三掺杂区23；
在第三掺杂区23远离第一表面11的一侧进行P型的离子掺杂，形成第二掺杂区22。
在一些可选的实施方式中，在平行于衬底1的方向上，第三掺杂区23的长度小于第一掺杂区21的长度，且第三掺杂区23的长度大于第二掺杂区22的长度。
在一些可选的实施方式中，第三掺杂区23与第一掺杂区21和第二掺杂区22均接触设置。
在一些可选的实施方式中，第一掺杂区21位于相邻两个第二掺杂区22之间。
在一些可选的实施方式中，第一掺杂区21包括至少两个子掺杂区211，
在平行于衬底1的方向上，至少一个子掺杂区211位于第一栅极沟槽结构的一侧，至少一个子掺杂区211位于第一栅极沟槽结构的另一侧，相邻两个子掺杂区211间隔设置。
在一些可选的实施方式中，在平行于衬底1的方向上，子掺杂区211对称设置。
在一些可选的实施方式中，在垂直于衬底1的方向上，第一掺杂区21与第一表面11的距离，与第二掺杂区22与第一表面11的距离相等，且在平行于衬底1的方向上，第一掺杂区21与第一栅极沟槽结构不接触。
值得注意的是，本实施例以第一掺杂类型为N型，第二掺杂类型为P型为例。但在实际实施时，衬底1不限于N型，也可以为P型。当衬底1为P型时，相应地，外延层2、基区3、第一掺杂区21和第二掺杂区22等结构的导电类型也要发生变化。
上述实施例中的沟槽型MOSFET器件制造方法，其中各个结构以及有益效果已经在有关该沟槽型MOSFET器件的实施例中进行了详细描述，此处将不做详细阐述说明。
以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。

Claims (11)

1.一种沟槽型MOSFET器件，其特征在于，包括：
第一掺杂类型的衬底，所述衬底包括第一表面，所述第一表面上设置有所述第一掺杂类型的外延层；
设置在所述外延层内的第二掺杂类型的第一掺杂区和所述第二掺杂类型的第二掺杂区；
设置在所述外延层内的所述第二掺杂类型的基区，所述基区与所述第二掺杂区接触设置；
设置在所述外延层内的栅极沟槽结构，所述栅极沟槽结构与所述第二掺杂区间隔设置；
所述栅极沟槽结构，包括：
设置在外延层内的第一栅极沟槽结构；
设置在所述基区内的第二栅极沟槽结构，所述第二栅极沟槽结构与所述第一栅极沟槽结构接触设置；
所述第一掺杂类型与所述第二掺杂类型相反；
所述沟槽型MOSFET器件还包括：
设置在所述第一掺杂区与所述第二掺杂区之间的所述第二掺杂类型的第三掺杂区；
其中，在平行于所述衬底的方向上，所述第三掺杂区的长度小于所述第一掺杂区的长度，且所述第三掺杂区的长度大于所述第二掺杂区的长度。
2.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第一栅极沟槽结构的第一栅极接地。
3.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，在平行于所述衬底的方向上，所述第二掺杂区的长度小于所述第一掺杂区的长度。
4.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第二掺杂区位于所述第一掺杂区远离所述第一表面的一侧。
5.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第一掺杂区与所述第二掺杂区接触设置。
6.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第三掺杂区与所述第一掺杂区和所述第二掺杂区均接触设置。
7.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第一掺杂区位于相邻两个所述第二掺杂区之间。
8.根据权利要求7所述的沟槽型MOSFET器件，其特征在于，所述第一掺杂区包括至少两个子掺杂区，
在平行于所述衬底的方向上，至少一个所述子掺杂区位于所述第一栅极沟槽结构的一侧，至少一个所述子掺杂区位于所述第一栅极沟槽结构的另一侧，相邻两个所述子掺杂区间隔设置。
9.根据权利要求8所述的沟槽型MOSFET器件，其特征在于，在平行于所述衬底的方向上，所述子掺杂区对称设置。
10.根据权利要求8所述的沟槽型MOSFET器件，其特征在于，在垂直于所述衬底的方向上，所述第一掺杂区与所述第一表面的距离，与所述第二掺杂区与所述第一表面的距离相等，且在平行于所述衬底的方向上，所述第一掺杂区与所述第一栅极沟槽结构不接触。
11.一种沟槽型MOSFET器件制造方法，其特征在于，包括：
提供第一掺杂类型的衬底，所述衬底包括第一表面，所述第一表面上设置有所述第一掺杂类型的外延层；
在所述外延层内形成第二掺杂类型的第一掺杂区和所述第二掺杂类型的第二掺杂区；
在所述外延层内形成所述第二掺杂类型的基区，所述基区与所述第二掺杂区接触设置；
在所述外延层内形成第一栅极沟槽结构，以及在基区内形成第二栅极沟槽结构，以形成栅极沟槽结构，所述第二栅极沟槽结构与所述第一栅极沟槽结构接触设置，所述栅极沟槽结构与所述第二掺杂区间隔设置；
所述在所述外延层内形成第二掺杂类型的第一掺杂区和所述第二掺杂类型的第二掺杂区，包括：
在所述外延层内依次形成所述第二掺杂类型的第一掺杂区、所述第二掺杂类型的第三掺杂区和所述第二掺杂类型的第二掺杂区；
其中，在平行于所述衬底的方向上，所述第三掺杂区的长度小于所述第一掺杂区的长度，且所述第三掺杂区的长度大于所述第二掺杂区的长度。
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