JP6654543B2

JP6654543B2 - 半導体装置の製造方法

Info

Publication number: JP6654543B2
Application number: JP2016202991A
Authority: JP
Inventors: 信也西村; 成雅副島; 建策山本
Original assignee: Denso Corp; Toyota Motor Corp
Current assignee: Denso Corp; Toyota Motor Corp
Priority date: 2016-10-14
Filing date: 2016-10-14
Publication date: 2020-02-26
Anticipated expiration: 2036-10-14
Also published as: JP2018064070A

Description

本明細書は、半導体装置の製造方法に関する技術を開示する。

半導体装置として、ＳｉＣ基板を用いたトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が知られている。特許文献１には、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴにおいて、ゲート酸化膜に印加される電界を緩和するためのｐ型半導体領域（接続領域）を、トレンチの側面に対するイオン注入によって形成する技術が開示されている。

特開２０１５−１１８９６６号公報

特許文献１の技術では、トレンチの側面へのイオン注入時に、半導体基板の表面をマスクで覆う必要がある。マスクにフォトレジストを使用すると、フォトレジストの揮発を回避するために常温でイオン注入を実施する必要があり、トレンチ側面（イオン注入領域）に高密度に結晶欠陥が発生する。常温のイオン注入により形成された結晶欠陥は修復困難であり、問題となる。また、イオン注入時のマスクに酸化膜を使用すれば、比較的に高温でイオン注入を実施することができ、結晶欠陥の問題を抑制することができる。しかしながら、この場合、イオン注入後に酸化膜をエッチングにより除去する際に、トレンチ側面もエッチングされる。トレンチ側面におけるエッチング量の制御が困難であり、トレンチ側面の表面状態にバラツキが生じる問題がある。このように、特許文献１の技術では、トレンチ側面における結晶欠陥および表面状態のバラツキを抑制する観点から改善する余地があった。

本明細書に開示する一形態における半導体装置の製造方法は、ＳｉＣ基板準備工程、マスク形成工程、イオン注入工程、マスク除去工程、アニール工程、トレンチ形成工程、底部半導体領域形成工程、及び、ゲート電極形成工程を有する。前記ＳｉＣ基板準備工程では、ｎ型のドリフト層と、前記ドリフト層上に配置されたｐ型のボディ層と、前記ボディ層上に配置されたｎ型のソース領域を有するＳｉＣ基板を準備する。前記マスク形成工程では、前記ＳｉＣ基板の表面に、前記ソース領域の上に開口部を有するマスクを形成する。前記イオン注入工程では、前記マスクの前記開口部を通じたイオン注入によって、前記ボディ層および前記ドリフト層にわたる注入領域にｐ型不純物を注入する。前記マスク除去工程では、前記イオン注入を行った後に、前記マスクを除去する。前記アニール工程では、アニール処理によって、前記注入領域から前記注入領域の周囲にｐ型不純物を拡散させたｐ型拡散領域を形成する。前記トレンチ形成工程では、前記マスクを除去した後に、前記ＳｉＣ基板の前記表面に、前記ソース領域と前記ボディ層を貫通して前記ドリフト層に達するトレンチを形成することによって、前記注入領域の全域を除去するとともに、前記トレンチの側面に前記ｐ型拡散領域を露出させる。前記底部半導体領域形成工程では、前記トレンチの底面に露出する範囲に、前記ｐ型拡散領域に接続されているｐ型の底部半導体領域を形成する。ゲート電極形成工程では、前記トレンチ内に、ゲート電極とゲート絶縁層を形成する。

なお、マスク除去工程は、アニール工程の前に行っても、アニール工程の後に行ってもよい。

上記形態における半導体装置の製造方法によれば、イオン注入時に形成された注入領域における結晶欠陥を、トレンチを形成する際に除去するため、トレンチの側面における結晶欠陥を抑制できる。また、マスクの除去後にトレンチを形成するため、トレンチの側面における表面状態のバラツキを抑制できる。

半導体装置の概略構成を示す平面図である。半導体装置の概略構成を示す断面図である。半導体装置の概略構成を示す断面図である。半導体装置の製造方法を示す工程図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。半導体装置を製造する様子を模式的に示す断面図である。

図１〜３は、半導体装置１０の概略構成を示している。なお、図１の平面図では、半導体基板１００の上面１０２上に配置されている電極及び絶縁層の図示を省略している。図２には、図１のＦ２−Ｆ２線における半導体装置１０の断面が図示されている。図３には、図１のＦ３−Ｆ３線における半導体装置１０の断面が図示されている。

半導体装置１０は、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴである。半導体装置１０は、半導体基板１００と、ゲート絶縁層３１０と、層間絶縁層３２０と、ソース電極４１０と、ドレイン電極４２０と、ゲート電極４３０とを備える。

半導体基板１００は、ＳｉＣ（炭化ケイ素）を主成分とするＳｉＣ基板である。半導体基板１００は、平板形状であり、上面１０２と下面１０４とを有する。

図１、図２および図３には、相互に直交するＸＹＺ軸が記載されている。Ｘ軸は、上面１０２および下面１０４に平行な軸であり、紙面の手前から奥に向かう。Ｙ軸は、上面１０２および下面１０４に平行な軸であり、紙面の右側から左側に向かう。Ｚ軸は、上面１０２および下面１０４に直交する軸であり、紙面の下方から上方に向かう。

半導体基板１００は、ドレイン層１１０と、ドリフト層１２０と、ボディ層１３０と、ソース領域１４０と、ボディコンタクト領域１５０と、ｐ型拡散領域１６０と、ｐ型底部半導体領域１７０とを備える。

半導体基板１００のドレイン層１１０は、ｎ型半導体である。ドレイン層１１０は、ドリフト層１２０より高いｎ型不純物濃度を有する。図２、３に示すように、ドレイン層１１０は、Ｘ軸およびＹ軸に沿って広がる層である。ドレイン層１１０は、下面１０４を構成する。

半導体基板１００のドリフト層１２０は、ｎ型半導体である。図２、３に示すように、ドリフト層１２０は、ドレイン層１１０の上側に隣接する。ドリフト層１２０は、Ｘ軸およびＹ軸に沿って広がる層である。

半導体基板１００のボディ層１３０は、ｐ型半導体である。図２、３に示すように、ボディ層１３０は、ドリフト層１２０の上側に隣接する。ボディ層１３０は、Ｘ軸およびＹ軸に沿って広がる層である。ボディ層１３０は、ソース領域１４０およびボディコンタクト領域１５０と共に上面１０２を構成する。

半導体基板１００のソース領域１４０は、ｎ型半導体である。図３に示すように、ソース領域１４０は、ボディ層１３０の上側に隣接する。ソース領域１４０は、ボディ層１３０によってドリフト層１２０から分離されている。ソース領域１４０は、ボディ層１３０およびボディコンタクト領域１５０と共に上面１０２を構成する。

半導体基板１００のボディコンタクト領域１５０は、ｐ型半導体である。ボディコンタクト領域１５０は、ボディ層１３０より高いｐ型不純物濃度を有する。図２、３に示すように、ボディコンタクト領域１５０は、ボディ層１３０の上側に隣接する。ボディコンタクト領域１５０は、ボディ層１３０およびソース領域１４０と共に上面１０２を構成する。ボディコンタクト領域１５０は、上面１０２において、ソース領域１４０に隣接する。

半導体基板１００には、トレンチ２００が形成されている。トレンチ２００は、ソース領域１４０とボディ層１３０を貫通してドリフト層１２０に達する溝である。トレンチ２００は、側面２０２と底面２０４とを有する。トレンチ２００の側面２０２は、Ｚ軸およびＸ軸に沿って広がる面である。トレンチ２００の底面２０４は、Ｘ軸およびＹ軸に沿って広がる面である。

半導体基板１００のｐ型拡散領域１６０は、ｐ型半導体である。ｐ型拡散領域１６０は、ドリフト層１２０およびボディ層１３０にｐ型不純物を拡散させた領域である。ｐ型拡散領域１６０のｐ型不純物は、ホウ素（Ｂ）を含む。図２に示すように、ｐ型拡散領域１６０は、トレンチ２００の側面２０２に沿って広がる。ｐ型拡散領域１６０は、トレンチ２００の側面２０２に露出する。ｐ型拡散領域１６０は、ドリフト層１２０、ボディ層１３０およびｐ型底部半導体領域１７０に隣接する。ｐ型拡散領域１６０は、ボディ層１３０とｐ型底部半導体領域１７０との間を接続する。

図１に示すように、ｐ型拡散領域１６０は、Ｘ軸方向においてトレンチ２００の一部に設けられている。図２には、ｐ型拡散領域１６０が設けられている部分の断面が図示されている。図３には、ｐ型拡散領域１６０が設けられていない部分の断面が図示されている。図３に示す位置では、ボディ層１３０の下側で、ドリフト層１２０がゲート絶縁層３１０に接する。

半導体基板１００のｐ型底部半導体領域１７０は、ｐ型半導体である。ｐ型底部半導体領域１７０は、トレンチ２００の底面２０４に露出する範囲にｐ型不純物をイオン注入した領域である。ｐ型底部半導体領域１７０のｐ型不純物は、アルミニウム（Ａｌ）を含む。ｐ型底部半導体領域１７０は、ドリフト層１２０およびｐ型拡散領域１６０に隣接する。

ゲート絶縁層３１０は、電気絶縁性を有する領域である。ゲート絶縁層３１０は、トレンチ２００の側面２０２と底面２０４を覆っている。

ゲート電極４３０は、導体である。ゲート電極４３０は、トレンチ２００内に配置されており、ゲート絶縁層３１０によって半導体基板１００から絶縁されている。

層間絶縁層３２０は、電気絶縁性を有する層である。層間絶縁層３２０は、ゲート電極４３０の上面を覆っている。

ソース電極４１０は、半導体基板１００の上面１０２に形成されている。ソース電極４１０は、ソース領域１４０およびボディコンタクト領域１５０にオーミック接触する。

ドレイン電極４２０は、半導体基板１００の下面１０４に形成されている。ドレイン電極４２０は、ドレイン層１１０にオーミック接触する。

次に、半導体装置１０の動作について説明する。ゲート電極４３０にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁層３１０に接する範囲のボディ層１３０にチャネル（反転層）が形成される。すると、図３に示す範囲において、チャネルによってソース領域１４０とドリフト層１２０が接続され、半導体装置１０がオンする。ゲート電極４３０にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、半導体装置１０がオフする。以下、半導体装置１０の動作についてより詳細に説明する。

半導体装置１０をターンオフさせる場合には、ゲート電極４３０の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、ドレイン電極４２０の電位が上昇する。図２に示すようにｐ型底部半導体領域１７０はｐ型拡散領域１６０、ボディ層１３０及びボディコンタクト領域１５０を介してソース電極４１０に接続されているので、ｐ型底部半導体領域１７０はソース電極４１０と略同電位となっている。ドレイン電極４２０の電位が上昇する過程において、ドレイン層１１０及びドリフト層１２０の電位が上昇する。ドリフト層１２０の電位が上昇すると、ボディ層１３０とドリフト層１２０の間に電位差が生じる。このため、ボディ層１３０からドリフト層１２０に空乏層が広がる。したがって、半導体装置１０がオフする。また、ドリフト層１２０の電位が上昇すると、ｐ型底部半導体領域１７０とドリフト層１２０の間に電位差が生じる。このため、ｐ型底部半導体領域１７０からドリフト層１２０に空乏層が広がる。このようにｐ型底部半導体領域１７０からドリフト層１２０に空乏層が広がることで、ゲート絶縁層３１０に対する電界集中が抑制される。また、ドリフト層１２０の電位が上昇する過程で、ｐ型拡散領域１６０が空乏化される。その結果、ｐ型底部半導体領域１７０の電位がフローティングとなる。これによって、ｐ型底部半導体領域１７０とドリフト層１２０の間の電位差が過大となることが防止される。

半導体装置１０をターンオンさせる場合には、ゲート電極４３０の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、ゲート絶縁層３１０に接する範囲のボディ層１３０にチャネルが形成される。チャネルによって、図３に示す範囲において、ソース領域１４０とドリフト層１２０が接続される。すると、ドリフト層１２０の電位が低下し、ボディ層１３０からドリフト層１２０に広がっていた空乏層が収縮する。このため、電子が、ソース電極４１０から、ソース領域１４０、チャネル、ドリフト層１２０及びドレイン層１１０を介してドレイン電極４２０へ流れる。また、ドリフト層１２０の電位が低下する過程において、ｐ型拡散領域１６０に広がっている空乏層が収縮し、ｐ型拡散領域１６０によってｐ型底部半導体領域１７０がソース電極４１０に電気的に接続される。すると、ソース電極４１０からｐ型拡散領域１６０を介してｐ型底部半導体領域１７０にホールが流れ、ｐ型底部半導体領域１７０の電位がソース電極４１０と略同電位まで低下する。このため、ｐ型底部半導体領域１７０からドリフト層１２０に広がっていた空乏層がｐ型底部半導体領域１７０に向かって収縮する。このため、ドリフト層１２０の抵抗が低下し、ソース電極４１０からドレイン電極４２０に向かって電子が流れ易くなる。このため、ドリフト層１２０で生じる損失が抑制される。

図４は、半導体装置１０の製造方法を示す工程図である。図５から図１３は、半導体装置１０を製造する様子を模式的に示す断面図である。図５から図１３におけるＸＹＺ軸は、図２のＸＹＺ軸に相当する。

まず、製造途中にある半導体装置１０ａとして、図５に示す半導体基板１００（ＳｉＣ基板）を準備する（図４の工程Ｐ１１０）。半導体基板１００は、ドレイン層１１０、ドリフト層１２０、ボディ層１３０、ソース領域１４０およびボディコンタクト領域１５０を備える。ドリフト層１２０は、ドレイン層１１０の上に配置されている。ボディ層１３０は、ドリフト層１２０の上に配置されている。ソース領域１４０およびボディコンタクト領域１５０は、ボディ層１３０の上に配置されている。半導体基板１００は、ｎ型半導体基板に対して各種の不純物をイオン注入することによって作製される。半導体基板１００における少なくとも一部の半導体は、エピタキシャル成長によって形成されてもよい。

半導体基板１００を準備した後に、図６に示すように、半導体基板１００の一方の表面である上面１０２にマスク８００を形成する（図４の工程Ｐ１２０）。これによって、製造途中にある半導体装置として、半導体基板１００の上面１０２にマスク８００を有する半導体装置１０ｂが得られる。半導体装置１０ｂのマスク８００は、ソース領域１４０の上（＋Ｚ軸側）に開口部８０２を有する。マスク８００の主成分は、二酸化ケイ素（ＳｉＯ_２）である。オルトケイ酸テトラエチル（ＴＥＯＳ：Tetra Eth Oxy Silane）を用いた低圧化学気相成長（ＬＰ−ＣＶＤ：Low Pressure Chemical Vapor Deposition）によって２．０μｍのＴＥＯＳ膜を半導体基板１００の上面１０２に形成した後、このＴＥＯＳ膜に対してフォトリソグラフィおよびエッチングを施すことによって、開口部８０２を有するマスク８００を形成する。なお、開口部８０２は、図２に示すようにｐ型拡散領域１６０を形成すべき範囲に形成し、図３に示すようにｐ型拡散領域１６０が不要な範囲には形成しない。

マスク８００を形成した後に、図７に示すように、マスク８００の開口部８０２を通じたイオン注入によって、ドリフト層１２０およびボディ層１３０にわたる注入領域１６０Ｊにｐ型不純物を注入する（図４の工程Ｐ１３０）。これによって、製造途中にある半導体装置として、注入領域１６０Ｊおよびマスク８００を有する半導体装置１０ｃが得られる。注入領域１６０Ｊに注入されるｐ型不純物は、ホウ素（Ｂ）である。なお、上述したようにｐ型拡散領域１６０が不要な範囲には開口部８０２が設けられていないので、ｐ型拡散領域１６０が不要な範囲には注入領域１６０Ｊは形成されない。以下のイオン注入の条件による多段階イオン注入によってホウ素（Ｂ）を注入領域１６０Ｊに注入する。
＜イオン注入の条件＞
・注入エネルギ：６００〜９００ｋｅＶ
・ドーズ量：２．０〜２．５×１０^１５ｃｍ^−２
・深さ：１．３〜１．５μｍ

注入領域１６０Ｊにｐ型不純物を注入した後に、図８に示すように、マスク８００をエッチングすることによって半導体装置１０ｃからマスク８００を除去する（図４の工程Ｐ１４０）。これによって、製造途中にある半導体装置として、マスク８００を除去した半導体装置１０ｄが得られる。

マスク８００を除去した後に、アニール処理（熱処理）によって、注入領域１６０Ｊから注入領域１６０Ｊの周囲にｐ型不純物を拡散させる。これによって、図９に示すように、注入領域１６０Ｊの周囲にｐ型拡散領域１６０を形成する（図４の工程Ｐ１５０）。これによって、製造途中にある半導体装置として、注入領域１６０Ｊの周囲にｐ型拡散領域１６０を有する半導体装置１０ｅが得られる。ｐ型拡散領域１６０に拡散するｐ型不純物は、ホウ素（Ｂ）である。

アニール処理によってｐ型拡散領域１６０を形成した後に、図１０、１１に示すように、半導体基板１００の上面１０２に、ソース領域１４０とボディ層１３０を貫通してドリフト層１２０に達するトレンチ２００を形成する。これによって、注入領域１６０Ｊの全域を除去するとともに、トレンチ２００の側面２０２にｐ型拡散領域１６０を露出させる（図４の工程Ｐ１６０）。より詳細には、トレンチ２００の形成に先立って、半導体装置１０ｅの上面１０２にマスク８１０を形成する。これによって、製造途中にある半導体装置として、半導体基板１００の上面１０２にマスク８１０を有する半導体装置１０ｆが得られる（図１０）。半導体装置１０ｆのマスク８１０は、ソース領域１４０の上に開口部８１２を有する。開口部８１２の幅は、注入領域１６０Ｊの幅より広い。マスク８１０を形成した後、マスク８１０の開口部８１２を通じて上面１０２に対するエッチングを実施することによってトレンチ２００を形成する。これによって、製造途中にある半導体装置として、ｐ型拡散領域１６０の内側にトレンチ２００が形成された半導体装置１０ｇが得られる（図１１）。トレンチ２００を形成した後に残されるｐ型拡散領域１６０（ホウ素（Ｂ）濃度が８．０×１０^１５ｃｍ^−３以上となる部分）の幅は、約０．４μｍである。このような幅が得られるように、上述した工程Ｐ１５０におけるアニール温度およびアニール時間は調整されている（例えば、アニール温度：１７００℃、アニール時間：１０分）。

トレンチ２００を形成した後に、図１２、１３に示すように、トレンチ２００の底面２０４に露出する範囲に、ｐ型底部半導体領域１７０を形成する（図４の工程Ｐ１７０）。より詳細には、ｐ型底部半導体領域１７０の形成に先立って、マスク８１０の表面からトレンチ２００の側面２０２および底面２０４にわたって保護酸化膜８２０を形成する。これによって、製造途中にある半導体装置として、保護酸化膜８２０を有する半導体装置１０ｈが得られる（図１２）。保護酸化膜８２０を形成した後、イオン注入によって保護酸化膜８２０の上からトレンチ２００の底面２０４にｐ型不純物を注入する。これによって、製造途中にある半導体装置として、ｐ型底部半導体領域１７０を有する半導体装置１０ｉが得られる（図１３）。ｐ型底部半導体領域１７０に注入されるｐ型不純物は、アルミニウム（Ａｌ）である。ｐ型底部半導体領域１７０を形成した後、マスク８１０および保護酸化膜８２０を除去する。その後、アニール処理によってｐ型底部半導体領域１７０をｐ型半導体として活性化させる。その際、ｐ型拡散領域１６０におけるｐ型不純物は、更に周囲へと拡散する。

ｐ型底部半導体領域１７０を形成した後に、ゲート絶縁層３１０およびゲート電極４３０を形成するとともに、層間絶縁層３２０、ソース電極４１０およびドレイン電極４２０を形成する（工程Ｐ１８０）。これによって、半導体装置１０が完成する。

以上説明した実施形態によれば、イオン注入時（工程Ｐ１３０）に形成された注入領域１６０Ｊにおける結晶欠陥を、トレンチ２００を形成する際（工程Ｐ１６０）に除去するため、トレンチ２００の側面２０２における結晶欠陥を抑制できる。したがって、半導体装置１０のリーク電流（ソース‐ドレイン間リーク電流）を抑制することができる。また、マスク８００の除去後（工程Ｐ１４０）にトレンチ２００を形成するため、工程Ｐ１４０においてマスク８００をエッチングする際に、トレンチ２００の側面２０２がエッチングに曝されない。したがって、側面２０２にエッチングに起因する凹凸が形成されず、トレンチ２００の側面２０２における表面状態のバラツキを抑制できる。また、この製造方法によれば、一回のボロンの注入（工程Ｐ１３０）によって、トレンチ２００の両側の側面２０２にｐ型拡散領域１６０を形成することができる。したがって、効率的に半導体装置１０を製造することができる。

なお、マスク８００を除去する工程（工程Ｐ１４０）は、アニール処理を実施する工程（工程Ｐ１５０）の前に行ってもよいし、アニール処理を実施する工程（工程Ｐ１５０）の後に行ってもよい。

以上、実施形態を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、上述した実施形態を様々に変形、変更したものが含まれる。また、本明細書または図面において説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載した組合せに限定されるものではない。また、本明細書または図面において説明した技術は、複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０、１０ａ〜１０ｉ：半導体装置
１００：半導体基板
１０２：上面
１０４：下面
１１０：ドレイン層
１２０：ドリフト層
１３０：ボディ層
１４０：ソース領域
１５０：ボディコンタクト領域
１６０：ｐ型拡散領域
１６０Ｊ：注入領域
１７０：ｐ型底部半導体領域
２００：トレンチ
２０２：側面
２０４：底面
３１０：トレンチ絶縁領域
３２０：上面絶縁層
４１０：ソース電極
４２０：ドレイン電極
４３０：ゲート電極
８００：マスク
８０２：開口部
８１０：マスク
８１２：開口部
８２０：保護酸化膜

Claims

半導体装置の製造方法であって、
ｎ型のドリフト層と、前記ドリフト層上に配置されたｐ型のボディ層と、前記ボディ層上に配置されたｎ型のソース領域を有するＳｉＣ基板を準備する工程と、
前記ＳｉＣ基板の表面に、前記ソース領域の上に開口部を有するマスクを形成する工程と、
前記マスクの前記開口部を通じたイオン注入によって、前記ボディ層および前記ドリフト層にわたる注入領域にｐ型不純物を注入する工程と、
前記イオン注入を行った後に、前記マスクを除去する工程と、
アニール処理によって、前記注入領域から前記注入領域の周囲にｐ型不純物を拡散させたｐ型拡散領域を形成する工程と、
前記マスクを除去した後に、前記ＳｉＣ基板の前記表面に、前記ソース領域と前記ボディ層を貫通して前記ドリフト層に達するトレンチを形成することによって、前記注入領域の全域を除去するとともに、前記トレンチの側面に前記ｐ型拡散領域を露出させる工程と、
前記トレンチの底面に露出する範囲に、前記ｐ型拡散領域に接続されているｐ型の底部半導体領域を形成する工程と、
前記トレンチ内に、ゲート電極とゲート絶縁層を形成する工程、
を有する半導体装置の製造方法。